PRCTIC 4

Fco Javier Reolid Arocas

Contenido
Tabla de ilustraciones.................................................................................................................... 1
ndice de tablas ............................................................................................................................. 1
Objetivos de la prctica: ................................................................................................................ 2
E1. PULSE_L ................................................................................................................................... 3
E2. 13-bit TIMER ............................................................................................................................ 5
E3. 10-bit Shift Register ................................................................................................................. 7
E4. Controlador ............................................................................................................................. 9
E5 Transmisor serie asncrono .................................................................................................... 11

Tabla de ilustraciones
Ilustracin 1. Circuito transmisor asncrono ................................................................................. 2
Ilustracin 2. Circuito PULSE_L ...................................................................................................... 3
Ilustracin 3. Cronograma PULSE_L .............................................................................................. 3
Ilustracin 4. Simulacin PULSE_L................................................................................................. 4
Ilustracin 5. Circuito TIMER ......................................................................................................... 5
Ilustracin 6. Simulacin TIMER .................................................................................................... 6
Ilustracin 7. Circuito SHIFT_REG .................................................................................................. 7
Ilustracin 8. Simulacin SHIFT_REG............................................................................................. 8
Ilustracin 9. Diagrama de estados ............................................................................................... 9
Ilustracin 10. Simulacin CONTROLLER ..................................................................................... 10
Ilustracin 11. Transmisor serie asncrono ................................................................................. 11

ndice de tablas
Tabla 1. Recursos PULSE_L ............................................................................................................ 4
Tabla 2. Recursos TIMER ............................................................................................................... 6
Tabla 3. Recursos SHIFT_REG ........................................................................................................ 7
Tabla 4. Valores de las salidas para cada estado .......................................................................... 9
Tabla 5. Recursos CONTROLLER .................................................................................................. 10

Objetivos de la prctica:
-

Modelar FSMs con Verilog HDL.

Controlar data-paths con FSMs.
Disear sistemas RTL.

Para conseguir estos objetivos vamos a disear un transmisor serie asncrono, de manera que
podremos realizar una comunicacin entre la FPGA y el PC.

En la siguiente figura podemos observar el circuito.

Ilustracin 1. Circuito transmisor asncrono

E1. PULSE_L
Diseo de un generador de pulsos que se comportar como indica el siguiente cronograma, el
diseo lo haremos utilizando modelado FSM.

Ilustracin 2. Circuito PULSE_L

Ilustracin 3. Cronograma PULSE_L

Mdulo PULSE_L

Listado de Recursos PULSE_L

LUTs

Elementos lgicos

4 entradas

3 entradas

<=2 entradas

Modo normal

Modo aritmtico

Registros totales

I/O pins

4/529

Tabla 1. Recursos PULSE_L

Test bench PULSE_L

En la simulacin podemos observar que cuando la entrada Pi pasa a 0, despus de dos flancos
positivos de reloj obtenemos un pulso en la salida Po, de duracin un ciclo de reloj.

Ilustracin 4. Simulacin PULSE_L

E2. 13-bit TIMER

Diseo de un contador de 13 bits.

Ilustracin 5. Circuito TIMER

Mdulo TIMER

Listado de Recursos TIMER

LUTs

Elementos lgicos

4 entradas

3 entradas

<=2 entradas

14

Modo normal

Modo aritmtico

12

Registros totales

14

I/O pins

17/529

Tabla 2. Recursos TIMER

Test bench TIMER

Observando la simulacin vemos que con load a 1 se carga el valor de M y estando el enable a
1 se inicia la cuenta decreciente, cuando sta llega a 0 aparece un pulso en la salida Q.

Ilustracin 6. Simulacin TIMER

E3. 10-bit Shift Register

Diseo de un registro de desplazamiento de 10 bits.

Ilustracin 7. Circuito SHIFT_REG

Mdulo SHIFT_REG

Listado de Recursos SHIFT_REG

LUTs

Elementos lgicos

4 entradas

3 entradas

<=2 entradas

Modo normal

12

Modo aritmtico

Registros totales

10

I/O pins

15/529

Tabla 3. Recursos SHIFT_REG

Test bench SHIFT_REG

En la simulacin podemos apreciar como al estar load a 1 se carga el valor de DATA, hemos
elegido el valor 10b1010101010 para poder apreciar ms fcilmente el buen funcionamiento
del circuito. Cuando SHIFT se pone a 1 despus de haber hecho la carga, aparece 1 a la salida
SOUT.

Ilustracin 8. Simulacin SHIFT_REG

E4. Controlador
Diseo del controlador mediante modelado FSM. En la siguiente figura podemos observar el
diagrama de estados.

Ilustracin 9. Diagrama de estados

ESTADO
INIT
CARGA
CUENTA
TRX

LOAD_SR
0
1
0
0

SHIFT_SR
0
0
0
1

BUSY
0
1
1
1

LOAD_TS
0
1
0
0

COUNT_TS
0
0
0
1

LOAD_TB
0
1
0
0

COUNT_TB
0
0
1
1

Tabla 4. Valores de las salidas para cada estado

Mdulo CONTROLLER

Listado de Recursos CONTROLLER

LUTs

Elementos lgicos

4 entradas

3 entradas

<=2 entradas

Modo normal

Modo aritmtico

Registros totales

I/O pins

12/529

Tabla 5. Recursos CONTROLLER

Test bench CONTROLLER

Con la simulacin apreciamos el valor de las salidas para cada estado.

Ilustracin 10. Simulacin CONTROLLER

10

E5 Transmisor serie asncrono

Mediante modelado estructural se realiza el conexionado del circuito que se corresponde con
el transmisor serie asncrono.

Ilustracin 11. Transmisor serie asncrono

Mdule TSA

11

Listado de recursos TSA

LUTs

Elementos lgicos

4 entradas

34

3 entradas

20

<=2 entradas

34

Modo normal

64

Modo aritmtico

24

Registros totales

45

I/O pins

28/529

El test bench no se ha realizado ya que se carg directamente en la placa y se comprob su

correcto funcionamiento haciendo una transmisin entre la FPGA y el PC.

12