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WHEN SELECT.
I
OBJETIVOS:
Objetivo General:
Conocer la sentencia de asignacin WHEN SELECT en VHDL
Objetivos Especficos:
Investigar la sintaxis de las instrucciones en VHDL de Xilinx
Implementar un Mux de 4 a 1 utilizando la sentencia de asignacin WHEN
SELECT en VHDL.
II
MARCO TERICO:
VHDL
WHEN-SELECT-WHEN
Es una sentencia de asignacin denominada concurrente, la cual est representada por la
siguiente sintaxis: [1]
III.
DESCRIPCIN:
F . I . S . E E. INDUSTRIAL
I
FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA
PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
La
tabla
de
verdad
se
muestra
en
la
s I0=1, I1=1, I2=0, I3=1 y S1=1, S0=0 entonces Y=I2=0. [2]
Entradas de seleccin de datos
S1
S0
0
0
0
1
1
0
1
1
tabla
3.6.2.
Por
ejemplo,
Entrada Seleccionada
D0
D1
D2
D3
Salida de datos.
El problema consiste en definir un conjunto de expresiones para construir el circuito lgico. La
ecuacin en cada fila, se obtiene a partir del dato de entrada y la entrada de seleccin de datos:
La salida es Y= I0, s S1=0 y S0=0. Entonces Y = I0S1S0.
La salida es Y= I1, s S1=0 y S0=1. Entonces Y = I1S1S0.
La salida es Y= I2, s S1=1 y S0=0. Entonces Y = I2S1S0.
La salida es Y= I3, s S1=1 y S0=1. Entonces Y = I3S1S0.
Sumando lgicamente las ecuaciones anteriores, se tiene:
Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0 [2]
PASOS PARA PROGRAMAR MUX 4 a 1 EN VHDL
Paso 1:
En la ventana que se muestra a continuacin se pone el nombre de la carpeta interna del Xilinx
identificado con Mux4a1, posteriormente se escoge la ubicacin en el disco local D en una
carpeta donde contenga los proyectos que se vaya a realizar.
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PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
Paso 2:
Dar clic en Next y muestra otra ventana que indica la ubicacin del nombre en la carpeta interna
de xilinx, posteriormente se da clic en Finish.
Paso 3:
Una vez dado click en Finish, se muestra una ventana donde se escoge el tipo de programacin
que se va a utilizar, para el caso hay que elegir VHDL Module, una vez elegido, nuevamente
pide un nombre, el cual indica donde se va a realizar la respectiva programacin y
automticamente la localizacin de la carpeta donde se va a guardar el programa que
previamente se eligio. Se da click en Next.
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Paso 4:
Al haber dado clic en Next, aparece una nueva ventana donde indica el nombre Mux4a1 y los
puertos a los cuales se les va a dar los nombres correspondientes de acuerdo a las entradas y
salida que tiene dicho sistema combinacional.
FIGURA 6: Ventana donde indica el nombre del Proyecto y los puertos respectivos
AUTOR: Estudiantes de Octavo Electrnica A
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PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
Paso 5:
Aparece una nueva ventana indicando el nombre del proyecto que se va a programar y los
nombres asignados tanto como a las entradas como a la salida del Mux4a1.
Paso 6:
Una vez realizado todos estos pasos, aparece una ventana indicando las entradas y salida que se
les asigno previamente y es aqu donde se realiza la respectiva programacin de VHDL
correspondiente utilizando la sentencia de asignacin WITH-SELEC-WHEN, para el mux4a1.
Declaradas con sus respectivas libreras y entradas y salida asignada en forma de vectores
dentro de la entidad y as mismo su salida declarada en la arquitectura.
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Paso 7:
Una vez hecho la programacin, se hace una verificacin si el cdigo realizado esta
correctamente, determinado esto, se procede a verificar su esquema RTL y tecnolgico.
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IV.
CDIGO:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity mux41 is
Port ( ctrl : in STD_LOGIC_vector (0 to 1);
A : in STD_LOGIC_vector (0 to 3);
S : out STD_LOGIC);
end mux41;
architecture Behavioral of mux41 is
begin
with ctrl select
S <= A(0) WHEN "00",
A(1) WHEN "01",
A(2) WHEN "10",
A(3) WHEN "11",
'0' WHEN OTHERS;
end Behavioral;
Conclusiones.
Recomendaciones:
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OBJETIVOS:
Objetivo General:
Generar un programar que permita convertir de NBCD a siete segmentos.
Objetivos Especficos:
Crear una programacin que convierta de NBCD a siete segmentos mediante la
utilizacin de ISE de XILINX
Implementar un conversor NBCD a siete segmentos utilizando la sentencia de
asignacin WHEN SELECT en VHDL.
II.
MARCO TERICO:
VHDL
DESCRIPCIN:
SIETE SEGMENTOS
1111110
0110000
1101101
1111001
0110011
1011011
0011111
1110000
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PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
1111111
1110011
0000000
0000000
0000000
0000000
0000000
0000000
1000
1001
1010
1011
1100
1101
1110
1111
IV.
CDIGO:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity segm is
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PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
Port ( N : in BIT_VECTOR (3 downto 0);
S : out BIT_VECTOR (6 downto 0));
end segm;
architecture Behavioral of segm is
begin
with N select
S <=
end Behavioral;
Conclusiones.
Recomendaciones:
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PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
OBJETIVOS:
Objetivo General:
Generar un programar que permita detectar nmeros pares de 4 bits.
Objetivos Especficos:
Crear una programacin que permita detectar nmeros pares de 4 bits mediante la
utilizacin de ISE de XILINX
Implementar un detector de nmeros pares de 4 bits utilizando la sentencia de
asignacin WHEN SELECT en VHDL.
II.
MARCO TERICO:
VHDL
DESCRIPCIN:
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PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
IV.
CDIGO:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity numerospars is
port(
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PERODO ACADMICO: OCTUBRE/2015 FEBRERO/2016
x: in std_logic_vector (3 downto 0); -----declaracion de la variable de entrada (4 BITS)
s: out std_logic
(CERO O UNO)
);
end numerospars;
architecture Behavioral of numerospars is
begin
with x select
------SENTENCIA WHIT__SELECT
Recomendaciones:
Bibliografa:
[1] Universidad de Cantabria. Introduccin al
http://www.sc.ehu.es/acwarila/LDD/Teoria/VHDL.pdf
Lenguaje VHDL.
2008. Disponible
en: