Informe MODELAMIENTO

UNIVERSIDAD DE
LAS FUERZAS
ARMADAS ESPE
Diseo VLSI
NRC: 2326 (VLSI2)
Tema: Anlisis e diseo de

aplicaciones de electrnica
digital con celdas bsicas
C-Mos.
Integrantes:
Andrs Snchez.
Diego Martnez.
Ricardo Gualavis.
Luis Barreno.
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1
Contenido
1.
PLANTEAMIENTO DEL PROBLEMA...........................................................4
2.
OBJETIVOS............................................................................................... 4
2.1.
OBJETIVO GENERAL..........................................................................4
2.2.
OBJETIVOS ESPECFICOS...................................................................4
MARCO TERICO..................................................................................... 4
3.
3.1.
INTRODUCCIN................................................................................. 4
3.1.1.
ESCALAS DE REDUCCIN DE LOS DISPOSITIVOS.........................5
3.1.2.
AVANCES EN FRECUENCIA...........................................................5
3.1.3.
TENDENCIA DE DISEO................................................................6
3.2.
EQUIPOS Y TECNOLOGA CMOS.........................................................6
3.2.1.
PROPIEDADES DEL SILICIO..........................................................6
3.2.2.
EL SWITCH MOS...........................................................................7
3.2.3.
ASPECTO DE LOS MOS.................................................................7
3.2.4.
DISPOSICIN DE LOS MOS...........................................................8
3.2.4.1.
DISPOSICIN DE LOS NMOS......................................................8
3.2.4.2.
DISPOSICIN DE LOS PMOS......................................................9
3.2.5.
3.2.5.1.
COMPORTAMIENTO NMOS.....................................................10
3.2.5.2.
COMPORTAMIENTO PMOS......................................................11
3.2.6.
3.3.
3.4.
COMPORTAMIENTO DINMICO DE LOS MOS.............................10
CONSIDERACIONES DE DISEO.................................................11
INVERSOR........................................................................................ 11
CONEXIONES...................................................................................... 12
3.4.1.
CAPAS METLICAS....................................................................13
3.4.2.
CONTACTOS Y VAS...................................................................14
3.4.3.
REGLAS DE DISEO...................................................................14
4.
EXPLICACION DE LA ACTIVIDAD...........................................................15
5.
CONCLUSIONES..................................................................................... 33
6.
RECOMENDACIONES.............................................................................. 34
7.
APORTACIONES...................................................................................... 34
8.
APLICACIONES...................................................................................... 34
9.
CRONOGRAMA....................................................................................... 34
..................................................................................................................... 34
10.
BIBLIOGRAFA....................................................................................34
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2
11.
ANEXOS............................................................................................... 35
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3
1. PLANTEAMIENTO DEL PROBLEMA.

Actualmente es ms que evidente el impacto que tienen los dispositivos electrnicos en la vida
diaria a nivel mundial, notamos que con el pasar de tan solo unos meses los sistemas
electrnicos, cambian ya sea reducindose en tamao o aumentando sus prestaciones, y es aqu
donde debemos preguntarnos, Cmo se hace?, que sucede al interior de un Smartphone, una
televisin HD o de un sencillo Pendrive, es importante tener una idea que el proceso de reducir
un sistema y a la vez aumentar sus funcionalidades, implica muchos inconvenientes que a
brevedad pueden ser, diseo con una buena disposicin de las celdas bsicas, una cantidad
adecuada de materiales saturados, distancia de conexiones, tipo de contactos, un buen
aislamiento, menor nmero de celdas. El diseo VLSI es una herramienta que permite la
solucin de estos inconvenientes mediante el uso de software de simulacin de diseo de celdas
y compuertas bsicas CMOS, que adems nos dan la oportunidad de investigar y presentar
nuestras propias ideas de diseo que bajo ciertos parmetros permitirn desarrollar nuevos
mtodos y dispositivos que cumplan con la demanda de sistemas ms eficientes, pequeos y de
bajo costo.
2.
2.1.
OBJETIVOS
OBJETIVO GENERAL
Solucionar los problemas planteados utilizando la tecnologa de celdas bsicas C-Mos.
2.2.
OBJETIVOS ESPECFICOS
Ilustrar los problemas elegidos con Diagramas UML de Casos de Usos y de Secuencia
Construir la tabla de verdad de cada uno de los problemas elegidos.
Deducir la funcin lgica que obedezca a las condiciones de entrada del problema y
expresar en compuertas nand, nor, not.
Realizar el diagrama esquemtico de la funcin lgica determinada.
Disear en Microwind y DSCH el diagrama esquemtico con compuertas bsicas con
transistores C-Mo.
Simular el diseo en Microwind y DSCH de la funcin obtenida y comprobar que
funcione correctamente.
3. MARCO TERICO.
3.1.
INTRODUCCIN
En varios de los dispositivos electrnicos que tenemos a nuestro alrededor podemos
encontrar numerosos circuitos integrados (CI) en una misma placa de circuito impreso. Estas
pueden ser de diferente tamao y complejidad dependiendo del nmero de transistores que
contienen.
Un menor tamao conlleva a un menor consumo de energa pero a una mayor complejidad.
Los CI consisten de una matriz de silicio, montada en un soporte especial y colocado en una
PCB.
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4
Figura. 1. Estructura tpica de un C.I. montado en un arreglo de rejillas semiconductoras
3.1.1. ESCALAS DE REDUCCIN DE LOS DISPOSITIVOS
Tecnologia
scale-down
micron
sub-micron
sub-micron
profunda
sub-micron
ultra muy
profunda
Posee una
escala >
0.8m.
Posee una
escala entre
los 0.8m y los
0.3m.
Posee una
escala entre
los 0,3m y
0,1 m
Posee una
escala
<0,1m.
3.1.2. AVANCES EN FRECUENCIA

Existe una tendencia en la frecuencia de operacin de los CI. Mientras el dispositivo se vuelve
ms complejo y ms compacto en litografa, este debe poder trabajar con una seal de reloj
cada vez ms rpida (por ejemplo los microprocesadores de computadora).
Figura. 2. Incremento de frecuencia de operacin de microprocesadores y micro controladores.
3.1.3. TENDENCIA DE DISEO.

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5
Diseo
Diseo
de capas
capas
de
Nivel
Nivel de
de
sistema
sistema
T
endenc
Tendenc
ia
de
ia de
diseo
diseo
Diseo
Diseo
lgico
lgico
Descripci
Descripci
n de
de
n
alto
alto nivel
nivel
Dependiendo de la categora en que se encuentre el motor se podr incluir ms o menos transistores

en el CI.
3.2.
EQUIPOS Y TECNOLOGA CMOS
Se presenta a los transistores MOS, su diseo, caractersticas estticas y dinmicas. Se proporcionan

detalles sobre los materiales utilizados para construirlos.
Silicio
3.2.1. PROPIEDADES DEL SILICIO.
Propiedades
Propiedades del
del silicio
silicio
El tomo de silicio tiene 14 electrones, de

los cuales 4 de estos son electrones de
valencia
los cuales
cuales sirve
sirve para
valencia los
para crear
crear
enlaces con otros atomos de silicio
formando cristales.
Silicio
Silicio tipo
tipo n
n yy tipo
tipo pp
Si
Si se
se agregan
agregan impurezas
impurezas con
con 55 electrones
electrones
de
valencia
como
fosforo,
de valencia como fosforo, arsenico,
arsenico,
antimonio se convierte al silicio en uno
tipo n.
Si se agregan impurezas con 3 electrones
de valencia como el boro se convierte al
silicio en uno tipo p.
Dixido de silicio
Este es muy usado para separar los

dispositivos y las interconexiones entre los
dispositivos, este es propio de los CMOS y
es simplemente una capa delgada muy
fina
pero muy
fina pero
muy efectiva.
efectiva.
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6
3.2.2. EL SWITCH MOS.
El switch nMOS
Un bajo voltaje (0V o GND)

en la puerta desconecta la
fuente con el drenador y un
alto voltaje (VSS) los
conecta entre s.
El switch pMOS
Un alto voltaje (VSS) en la

compuerta hace que el
transistor se comporte
como un circuito abierto y
con un bajo voltaje (0V) se
comportar como un circuito
cerrado
El switch MOS
3.2.3. ASPECTO DE LOS MOS

Los componentes del CI los podemos identificar como estn distribuidos los materiales de los
transistores, en este caso para los transistores pMOS y nMOS bajo la tecnologa de 0,12 um.
Figura. 3. Aspecto de los MOS
Corte de arriba hacia abajo del dispositivo, para Microwind tambin nos permite tener una visin
ello Simulate -> 2D vertical cross section.
en 3D del proceso final de nuestro CI, para ello
tenemos que dirigirnos a process steps in 3D.
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7
Figura. 5. Visin 3D del proceso final de nuestro

CI
Figura. 4. Corte 2D
Tabla 1. Vistas en Microwind.
3.2.4. DISPOSICIN DE LOS MOS

La tecnologa de litografa es seleccionable desde File -> select Foundry, la litografa actual es
visible en la parte inferior derecha de la ventana de Microwind. La grilla que se presenta para el
diseo se ajusta automticamente con la litografa seleccionada y tiene como unidades la sigla
lambda la cual es equivalente a la mitad del tamao de la litografa.
=
Lmin
2
En la ventana paleta encontramos los diferentes materiales con los que podemos realizar las
conexiones internas de nuestro CI.
Figura. 4. Ventana Microwind
3.2.4.1.
DISPOSICIN DE LOS NMOS
Debemos seguir varios pasos para realizar un transistor nMOS manualmente:

1. Crearemos una capa de polisilicio y una difusin fuertemente dopada para la
compuerta. Seleccionamos el polisilicio en la ventana de paleta y dibujamos una caja
estrecha en la grilla teniendo en cuenta que el ancho no sea menor a 2 .
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8
2. Seleccionamos la difusin N+ en la ventana de paleta y dibujamos un cuadro sobre el

polisilicio colocado anteriormente, la mnima distancia entre la compuerta y el borde de
la difusin N+ debe ser de un mnimo de 4 .
3. Teniendo ya la estructura base del transistor nMOS procedemos a colocar los

terminales metlicos para el acceso de la compuerta, fuente y drenador, para ello
seleccionamos contacto en la ventana de paleta y vamos colocndolos a cada una de
estas regiones. Para el caso de la fuente y drenador de ser posible colocar ms de 1
contacto.
Tabla. 2. Disposicin de los nMOS
CAPAS BSICAS
Nombre de la capa
Cdigo
paleta
en Descripcin
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9
Polisilicio
Difusin N+
Poly
Diffin
Difusin P+
Diffin
Contacto
Contact
Metal de
nivel
n-well
primer Metal1
n-well
Compuerta de los nMOS y pMOS.

Delimita la parte activa de los nMOS, tambin
polariza el n-well.
Delimita la parte activa de los pMOS, tambin
polariza la masa
Permite la conexin entre las difusiones y las lneas
metlicas.
Usado para la conexin de varios elementos.
Usado para invertir el dopado del sustrato.
Tabla. 3. Capas bsicas
3.2.4.2.
DISPOSICIN DE LOS PMOS.
Los pMOS necesitan de manera adicional para su elaboracin una capa n-well y una polarizacin a
VDD para su correcto funcionamiento.
Figura. 5. Disposicin de los pMOS
3.2.5. COMPORTAMIENTO DINMICO DE LOS MOS.
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10
Comportamiento
dinmico de los MOS
3.2.5.1.
Comportamiento del
nMOS.
Comportamiento del
pMOS.
En la prctica ocurre que cuando la compuerta posee un 1

lgico, pasa bien los 0 desde la fuente al drenaje, pero los
1 aparecen con una prdida, por ejemplo si VDD es de
1.2V la salida del 1 lgico ser mximo 0.8V. Los nMOS
son buenos para dejar pasar los 0 lgicos pero malo para
dejar pasar los 1 lgicos.
En la prctica ocurre que cuando la compuerta posee un 0

lgico, pasa bien los 1 desde la fuente al drenaje, pero los
0 aparecen con una ligera tensin remanente, como un
capacitor tiene un efecto en descarga. Los pMOS son
buenos para dejar pasar los 1 lgicos pero malo para dejar
pasar los 0 lgicos.
COMPORTAMIENTO NMOS.
Figura. 6. Comportamiento del nMOS
3.2.5.2.
COMPORTAMIENTO PMOS.
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11
Figura. 7. Comportamiento pMOS
3.2.6. CONSIDERACIONES DE DISEO

Al momento de disear las celdas en Microwind se debe tomar algunas precauciones, por ejemplo si
nuestro diseo est planteado para trabajar posiblemente con corrientes un poco ms altas que lo
normal, se deben colocar varios terminales de contacto en lo que son la fuente y drenador con el fin
de dividir la corriente que pase por ellas y reducir la resistencia de acceso, el no hacerlo podra
provocar daos por exceso de corriente.
3.3.
INVERSOR
El inversor es probablemente la celda lgica bsica ms importante en el diseo de circuitos,

podemos encontrarlo en dos simbologas, la clsica y la simbologa del IEEE.
Figura.8. Simbologa clsica (izquierda), simbologa IEEE (derecha)
Y recordando que el inversor acta segn la siguiente tabla.
Tabla.4. Tabla lgica del inversor.
La seal 0 representa 0.0v y la seal 1 representa 1.2v.

El smbolo X representa indefinido.
Para un mejor diseo existen algunas tcnicas para balancear la movilidad intrnseca de los
electrones:
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12
Incrementand
o la longitud
del canal en
los nMos,
Reduciendo el
ancho del
canal en los
nMos,
La ms
efectiva,
incrementand
o el ancho del
canal del
pMos
Figura. 9. Conexiones necesarias para el diseo de un inversor.
3.4.
CONEXIONES
Las conexiones desempean un papel muy importante dentro de los circuitos integrados,
especialmente en la tecnologa scale- down.
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13
METAL
Es mejor conductor que

el poli-silicio, se lo
ocupa
conexiones
ocupa para
para conexiones
largas
largas
POLI-SILICIO
Presenta
Presenta cierta
cierta
resitencia, por este
motivo se
se lo
motivo
lo usa
usa en
en
conexiones
conexiones cortas
cortas como
como
la
Gates
la conexin
conexin entre
entre Gates
entre un
un
entre
un pMos
pMos y
y un
nMos
nMos
CONEXIONES
CONEXIONES
Aunque por lo general el poli-silicio y el metal no deben tener conexin elctrica hay casos en los
que s, por ejemplo la alimentacin de entrada se hace inicialmente en un metal posteriormente esta
energa entrante debe conectarse con un canal de poli-silicio aqu se debe usar el denominado
contacto que al final es una conexin elctrica, recordemos que si al contrario queremos aislar una
conexin debemos usar una capa de xido (SiO2).
Figura. 10. Contacto elctrica entre metal y Poli-silicio.
Para conexiones de alimentacin tanto para VDD y VSS debemos usar el metal 2, misma conexin
que debe ser larga y ancha dado que por aqu el flujo de corriente es grande.
3.4.1. CAPAS METLICAS
Hasta seis capas de metal estn disponibles para la conexin de seal y para el propsito de
alimentacin. Existe una diferencia significativa entre la tecnologa de capa metlica 0.7 m y la
tecnologa 0.12 m en trminos de eficiencia de interconexin. Para la tecnologa de 0.7 m el
tamao de contacto es de 6 y para la tecnologa de 0.12 m el tamao es de 4. Esto ofrece una
reduccin significativa de la conexin del dispositivo para metal y metal 2, tal como se observa en
la figura. Una cosa muy importante es que un dispositivo MOS generada mediante las reglas de
diseo de 0.7 m es compatible con la tecnologa de 0.12 m, pero un dispositivos generado
mediante las reglas de diseo de 0.12 m no es compatible con la regla de 0.7 m porque violara
varias reglas de diseo de esta ltima.
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14
Figura. 11. Contactos en la tecnologa de 0.7 m requieren ms rea que la tecnologa 0.12 m
En segundo lugar, el apilamiento de los contactos no est permitido en tecnologas micron-range.

Esto significa que un contacto de poli a metal 2 requiere un rea significativa y los contactos tienen
que elaborarse en un lugar separado. En tecnologa deep-submicron los contactos apilados estn
permitidos.
Figura. 12. Las vas apiladas estn permitidas en la tecnologa de 0.12 m
Las capas metlicas estn etiquetados de acuerdo con el orden en el que se fabrican, desde el nivel
inferior 1 (metal 1) hasta el nivel superior (de metal 6 en 0,12 m). Cada capa est incrustado
(embebido) en un xido de silicio (SiO2) que asla las capas entre s. Una seccin transversal de
tecnologa CMOS de 0,12 m se muestra en la siguiente figura.
Figura. 13. Seccin transversal para una tecnologa de 0.12 m
3.4.2. CONTACTOS Y VAS
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15
Figura. 14 Comandos bsicos de la paleta
El material de conexin entre la difusin y el metal se llama "contacto". La misma capa tambin se
utiliza para conectar poli al metal, o poli 2 a metal. El material de conexin entre metal y el metal 2
es llamada "va". Por extensin, el material que se conecta de metal 2 a metal 3 es llamado "via2",
metal 3 a metal 4 "va 3", etc.
3.4.3. REGLAS DE DISEO
Figura. 15. Ancho mnimo y distancia mnima entre dos capas
4. EXPLICACION DE LA ACTIVIDAD
4.1.
TOLDO AUTOMATICO.
Disee el circuito de control para el toldo de una terraza, que tiene la funcin tanto de dar
sombra como de proteger del viento y de la lluvia. El circuito de control tiene las siguientes
entadas:
Seal S: Indica que hay sol.
Seal L: Indica que llueve.
Seal V: Indica que hay mucho viento.
Seal F: Indica que hace frio en el interior de la casa.
Segn los valores de estas entradas se bajar o subir el toldo. Esto se realizar mediante la
seal de salida BT (Bajar Toldo). Si BT='1' indica que el toldo debe estar extendido (bajado)
y si BT='0' indica que el toldo debe estar recogido (subido).
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16
Figura. 16. Esquema de funcionamiento.
El circuito que acciona el toldo que debe funcionar segn las siguientes caractersticas:
Independientemente del resto de seales de entrada, siempre que llueva se debe de
extender el toldo para evitar que se moje la terraza. No se considerar posible que
simultneamente llueva y haga sol.
Si hace viento se debe extender el toldo para evitar que el viento moleste. Sin
embargo, hay una excepcin: aun cuando haya viento, si el da est soleado y hace
fro en la casa, se recoger el toldo para que el sol caliente la casa.
Por ltimo, si no hace viento ni llueve, slo se bajar el toldo en los das de sol y
cuando haga calor en el interior, para evitar que se caliente mucho la casa.
4.1.1. Diagramas UML de Casos de Usos y de Secuencia.
Figura. 17. Diagrama UML de casos de uso.
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17
Figura. 18. Diagrama UML de Secuencia de uso
4.1.2. Tabla de verdad y funcin lgica.

L V S F B
T
0 0 0 0
0
0 0 0 1
0
0 0 1 0
1
0 0 1 1
1
0 1 0 0
1
0 1 0 1
1
0 1 1 0
1
0 1 1 1
1
1 0 0 0
1
1 0 0 1
0
1 0 1 0
1
1 0 1 1
0
1 1 0 0 X
1 1 0 1 X
1 1 1 0 X
1 1 1 1 X
Tabla.5. Tabla de verdad
Tabla.6 Mapa de Karnaug.
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18
BT=L+S`V+SF`
BT= (L` ((S`V) ` (SF`) `)) `
4.1.3. Diagrama esquemtico de la funcin.

U3
U5
U17
L
S
V
F
U4:A
NOT
1
3
0
1
1
1
NOT
74LS00
U4:B
4
U16
6
5
74LS00
NOT
Figura. 19. Diagrama diseado en Proteus.
4.1.4.
Diseo y simulacin en Microwind y DSCH.
Figura. 20. Diagrama diseado en DSCH.
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19
NAND_3
BT
Figura. 21. Diagrama diseado en Microwind
Figura. 22. Simulacin en Microwind.
4.2.
RIEGO AUTOMATICO.
El sistema de automtico mostrado en la figura. 23. Se accionara la bomba solamente
cuando la tierra este seca, pero antes debe comprobar las siguientes condiciones:
Para evitar que la bomba se estropee por funcionar en vaco, nunca se accionar la
bomba cuando el depsito de agua est vaco.
Si hay restricciones en el riego (poca de verano), slo se podr regar de noche.
En el resto del ao (si no hay restricciones) se podr regar de da y de noche (si la
tierra est seca).
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20
Para la implementacin del circuito se dispone de las siguientes entradas.

S: Seal que indica si la tierra est seca.
Tierra seca: S=1; Tierra hmeda: S=0
R: Seal que indica si hay restricciones en el riego (es verano).
Hay restricciones: R=1; No hay restricciones: R=0
D: Seal que indica su es de da o de noche:
Da: D=1; Noche: D=0
V: Seal que indica si el depsito de agua est vaco:
Vaco: V=1; V=0
Y la salida B, que accionara la bomba para regar: Bomba funcionando: B=1; Bomba
apagada B=0.
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21
V
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
S
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
D
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
R+
V S D
R+ V SD R
B=V S D
V S D
R
B=V S R+
D
R)
B=V S ( R+
D)
B=V S ( R+
V S D
B=V S R+
Pgina
22
R
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
B
0
0
0
0
1
1
1
0
0
0
0
0
0
0
0
0

V S D
B=V S R
U4
U1
NOT
U5
NOT
NAND_3
U2
U3
D1
NAND
LED-RED
U6
NAND_3
0
NOT
4.2.4.
R1
50
Pgina
23
Figura. 27. Diagrama diseado en DSCH
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24
4.3.
DETECTOR DE MONEDAS
En la Figura.30. Se muestra un dispositivo empleado para la deteccin de tres tipos de
monedas que, pasan por un plano inclinado. Consta de tres rayos de luz que inciden sobre
tres fotoceldas marcadas como A, B, C. Al incidir un rayo de luz sobre una foto celda de
genera un cero logico a su salida, al interrumpirse un haz de luz la fotocelda genera un uno
logico. El problema es entonces disear un circuito cuyas entradas sean A, B y C y sus
salidas indiquen si pas una moneda de .20, .50 o1.00.
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25

A B C D E F
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 0 0
0 1 1 0 1 0
1 0 0 0 0 0
1 0 1 0 0 0
1 1 0 0 0 0
1 1 1 1 0 0
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26
C
B+
D= A+
C
E= A + B+
C
F= A + B+
DETECTOR DE MONEDAS
U2:C
A 0
U3:A
6
74LS04
1
2
13
B 0
3
4
5
74LS04
U2:E
C 1
74LS27
10
74LS04
U3:C
9
10
11
74LS27
4.3.4.
U3:B
12
11
74LS27
U2:D
13
12
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27
4.4.
ALARMA DE INCENDIOS
Se quiere realizar un circuito para activar la alarma de incendios (A) para la evacuacin de
un edificio. Para ello se tiene un sensor de gases (G), un sensor de humos (H), y dos seales
procedentes de un termmetro que indican si la temperatura es mayor de 45C (T45) y si la
temperatura es mayor de 60C (T60).
Debido a que a veces los sensores detectan humos y gases que no siempre proceden de
incendios (por ejemplo de los cigarrillos o las cocinas), para evitar falsas alarmas, la seal A
se activar cuando se cumplan las siguientes condiciones:
Si la temperatura es mayor de 60C siempre se activar la alarma.
Si la temperatura est entre 45C y 60C se activar la alarma slo si han detectado
gases o humos (o ambos).
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28
Si la temperatura es menor de 45C se activar la alarma slo si se detectan gases y

humos.
Resumiendo, las 4 seales binarias de entrada y la salida:
G: vale '1' si se detecta GAS resultante de la combustin.
H: vale '1' si se detecta HUMO.
T45: vale '1' si la temperatura es superior a 45C
T60: vale '1' si la temperatura es superior a 60C
La seal de salida A (alarma) se activar a nivel alto.

G
T4
5
0
T6
0
0
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29
ALARM
A
0
0
0
0
0
1
1
0
1
0
1
0
0
1
1
0
0
0
1
0
X
0
1
1
0
1
0
1
0
1
0
1
1
0
0
0
1
1
0
X
1
1
1
0
1
1
0
1
0
1
1
1
1
1
1
1
1
0
1
1
1
Tabla.10. Mapa de Karnaug.
Alarma= T60 + G (T45) + H (T45) + G (H)

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30
U1:A
1
3
2
7400
T45
1
2
U1:B
4
6
T60
U3:A
4
5
7420
7400
ALARMA
U1:C
LED-GREEN
10
8
9
7400
U2:A
1
2
7404
4.4.4. Diseo y simulacin en Microwind y DSCH.
Pgina
31
Figura. 42. Simulacin en Microwind
4.5. RESPONDA LAS SIGUIENTE PREGUNTAS.

a) Compare todas las posibles implementaciones de las funciones para determinar la ms
ptima en la utilizacin de transistores?
Problema 1:
Con la siguiente funcin nos dar un total de 24 transistores:

Pgina
32
B=L+ S V +S F
U2
U6
L
S
V
F
U1:A
OR_3
0
1
1
1
BT
NOT
AND_2
U1:B
U7
AND_2
NOT
Figura. 43. Simulacin en Proteus
Con la siguiente funcin nos dar un total de 20 transistores:

U3
U5
U17
NOT
L
S
V
F
U4:A
1
3
0
1
1
1
NOT
NAND_3
BT
74LS00
U4:B
4
U16
6
5
74LS00
NOT
La solucin ms ptima en utilizacin de transistores seria implementar la ecuacin

B=L+S V+S F disponiendo transistores nMOS en serie y pMOS en paralelo, obteniendo
una implementacin con 16 transistores.
Problema 2:
Se puede implementar este circuito de 3 maneras:

Si diseamos esta ecuacin:
V S D
B=V S R+
Mediante la generacin por separado de cada operacin lgica tenemos un diseo

microelectrnico compuesto por 28 transistores.
Una solucin alternativa es expresar la ecuacin lgica en funcin de operadores lgicos

negados, quedando la ecuacin:

B=V S R
VSD
Pgina
33
Implementando esta funcin lgica, modelando cada operacin lgica se obtiene 22

transistores.
La solucin ms ptima en utilizacin de transistores seria implementar la ecuacin
marcada en negrita disponiendo transistores nMOS en serie y pMOS en paralelo,
obteniendo una implementacin con 20 transistores.
Problema 3:
La tabla resultante para la resolucin del problema es el siguiente.

Forma 1
D= ABC
BC
E= A
F= A B C
Forma 2
C
B+
D= A+
C
E= A + B+
C
F= A + B+
Tabla.11. Dos posibles Funciones.
Forma 1.
En este modelamiento necesitaramos:
- 2 transistores por cada NOT.
- 8 transistores por cada NAND.
Entonces en total necesitaramos:
transistores=2 2+ 8 3
transistores=28
Tabla.12. Numero de transistores forma 1.
Forma 2.
Pgina
34
En este modelamiento necesitaramos:

- 2 transistores por cada NOT.
- 6 transistores por cada NOR.
Entonces en total necesitaramos:
transistores=2 3+ 6 3
transistores=24
Tabla.13. Numero de transistor forma 2.
Por lo tanto la forma ms eficiente de modelar el circuito resulta la forma 2, ya que

necesitamos 4 transistores menos que la forma 1.
Problema 4:
Con la funcin obtenida de la tabla de verdad nos da un total de 28 transistores para su
diseo.
F= T60 + G (T45) + H (T45) + G (H)
G
T45
U1:A
1
T60
2
7408
U1:B
2
3
U2:A
6
5
1
4
5
7408
74HC4072
ALARMA
LED-GREEN
U1:C
9
8
10
7408
Con la siguiente funcin nos da un total de 22 transistores para su diseo ms ptimo.
U1:A
1
3
2
7400
T45
1
2
U1:B
6
T60
U3:A
6
4
5
4
5
7420
7400
ALARMA
U1:C
LED-GREEN
10
8
9
7400
U2:A
1
2
7404
Pgina
35
La solucin ms ptima en utilizacin de transistores seria implementar la ecuacin F=

T60 + G (T45) + H (T45) + G (H), disponiendo transistores nMOS en serie y pMOS en
paralelo, obteniendo una implementacin con 14 transistores.
b) Cuntos circuitos integrados comerciales utilizara para implementar las funciones?
Problema 1:
Para el diseo real se puede visualizar que se necesita emplear 3 compuertas not, 2
compuertas nand de dos entradas y una compuerta nand de 3 entradas que para el diseo
ms ptimo por lo tanto necesitaramos 3 CI comerciales.
Problema 2:
Para diagrama electrnico ms simplificado posible, es necesario utilizar 2 tipos de

compuertas: 3 compuertas NOT y 3 compuertas NAND. El CI que contiene las NOT es
el 74LS04, el cual contiene un total de 6 compuertas, y el CI que contiene las NAND es
el 74LS11, el cual contiene justamente 3 compuertas. Por lo tanto necesitaramos 2 CI
comerciales.
Problema 3:
Para diagrama electrnico ms simplificado posible, es necesario utilizar 2 tipos de

compuertas: 3 compuertas NOT y 3 compuertas NOR de 3 entradas. El CI que contiene
las NOT es el 74LS04, el cual contiene un total de 6 compuertas, y el CI que contiene las
NOR de 3 entradas es el 74LS27, el cual contiene justamente 3 compuertas. Por lo tanto
necesitaramos 2 CI comerciales.
Problema 4:
Para el diseo real se puede visualizar que se necesita emplear 1 compuertas not, 3
compuertas nand de dos entradas y una compuerta nand de 4 entradas que para el diseo
ms ptimo por lo tanto necesitaramos 3 CI comerciales.
c) Investigue el procedimiento para determinar la forma de calcular la potencia consumida
para cada una de las aplicaciones seleccionadas, implementadas por transistores.
El consumo total de potencia de circuito integrados CMOS est dado por la siguiente
frmula:
P_TOTAL=P_estatica+P_fugas+P_dinamica+P_cortocircuito
Consumo de potencia disipada en esttica (P_estatica)
Es la potencia consumida en condiciones estticas de algn camino conductor de baja

impedancia entre VDD y Vss. Viene dado por la siguiente frmula:
Pgina
36
P_estatica=I_estatica V_DD
En tecnologa CMOS, la corriente de consumo en esttica siempre es nula, ya que en
condiciones estticas nunca hay una conexin entre VDD y Vss.
Consumo por corrientes de fuga (P_fugas)
Es el consumo por corrientes de fuga, la corriente de fuga es la corriente que circula

cuando el transistor no presenta conduccin entre fuente y drenaje. Viene dada por la
frmula:
P_fuga=I_fuga V_DD
La corriente de fuga viene dada por la siguiente formula la cual est formado por dos
competentes:
I_fuga=I_pn+I_subumbral
La primera se debe a las corrientes que circulan por las uniones pn
polarizadas
inversamente la segunda es la corriente de subumbral.
Consumo de potencia dinmica (P_dinamica)
El consumo de potencia dinmica se debe a las continuas conmutaciones de los nodos

circuitales.
Las capacitancias parasitas generan retardos en las conmutaciones de los circuitos
integrados CMOS consumiente energa, como sabemos la energa de un capacitor viene
dada por:
E=1/2 CV_DD^2
Esta energa es un factor importante en el clculo de la potencia dinmica.
Consumo de potencia de corto circuito (P_cortocircuito)
Se debe a los tiempos de transicin entre bajo y alto (y viceversa) de un transistor

CMOS, como sabemos las transiciones en el momento de conmutacin de un transistor
no son instantneas si no que existe un tiempo de subida y bajada.
4.6.
INSTALACION DE PREREQUISITOS.
Se necesita tener en la PC el ejecutable de DSCH y Microwind, no es necesario

instalacin ya que estos son portables y solo se los ejecutan.
Para representar los problemas en diagramas UML necesitamos tener instalado en
nuestra PC el software IBM Rational Rose.
5. CONCLUSIONES
Pgina
37
6.
La litografia nos permite colocar ms celdas en un mismo espacio pero consecuentemente el

proceso de fabricacin se vuelve ms complejo y costoso por la necesidad de una mayor
precisin en escala atmica.
Optimizando el diseo el costo disminuye y el CI se vuelve ms robusto y fiable.
Tanto Microwind como DSCH poseen una interfaz poco moderna, por lo que es complicado
manejar la navegacin y las herramientas del mismo.
Microwind y DSCH tienen una interfaz no tan cmoda en el proceso de edicin y una pobre
modificacin propensa a errores no recuperables por parte del usuario.
RECOMENDACIONES
Es preferible para una rpida adaptacin al modelado el tener conocimientos bsicos en

sistemas digitales.
Manejar con cuidado los programas Microwind y DSCH ya que estos permiten nicamente
un paso de retroceso (CTRL+Z).
DSCH es un programa un nivel ms alto que Microwind, as que el manejo mutuo de ambos
facilita el trabajo de modelado.
Se recomienda que cuando se requiera poner n transistores en serie nos ayudemos de la
interface de Microwind que automticamente nos configurara el nmero de transistores en
serie que nosotros necesitemos.
7. APORTACIONES
Se realiz el diseo real en protoboard de uno de problemas para comprobar el funcionamiento
de ellos se anexara fotos de la practica real.
8. APLICACIONES
Existe un alto alcance dentro de las aplicaciones posibles al modelamiento de CMOS,
Microwind y DSCH son las tecnologas ms bsicas las cuales nos permiten generar los CI ms
comerciales existentes como son compuertas lgicas, multiplexores, demultiplexores, flip-flops,
buffers, entre otros, los cuales tienen una enorme demanda en el mbito educacional. Los CI
posibles con esta tecnologa a pesar de ser bastante simples a comparacin con otros realizados
en leguajes de alto nivel como VHDL o SistemC no pasaran de ser fundamentales para casi toda
placa electrnica existente en el mercado.
9. CRONOGRAMA.
Pgina
38
Figura. 49. Cronograma
10. BIBLIOGRAFA.
E. Sicard, S. Delmas. (2007). Basic of CMOS Cell Desing. McGraw-Hill. Cap 1-6.
11. ANEXOS.
Figura. 50. Circuto real
Pgina
39

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UNIVERSIDAD DE

Tema: Anlisis e diseo de

PLANTEAMIENTO DEL PROBLEMA...........................................................4

ESCALAS DE REDUCCIN DE LOS DISPOSITIVOS.........................5

EQUIPOS Y TECNOLOGA CMOS.........................................................6

PROPIEDADES DEL SILICIO..........................................................6

ASPECTO DE LOS MOS.................................................................7

DISPOSICIN DE LOS MOS...........................................................8

DISPOSICIN DE LOS NMOS......................................................8

DISPOSICIN DE LOS PMOS......................................................9

COMPORTAMIENTO DINMICO DE LOS MOS.............................10

1. PLANTEAMIENTO DEL PROBLEMA.

Figura. 1. Estructura tpica de un C.I. montado en un arreglo de rejillas semiconductoras

3.1.1. ESCALAS DE REDUCCIN DE LOS DISPOSITIVOS

3.1.2. AVANCES EN FRECUENCIA

Figura. 2. Incremento de frecuencia de operacin de microprocesadores y micro controladores.

3.1.3. TENDENCIA DE DISEO.

Dependiendo de la categora en que se encuentre el motor se podr incluir ms o menos transistores

EQUIPOS Y TECNOLOGA CMOS

Se presenta a los transistores MOS, su diseo, caractersticas estticas y dinmicas. Se proporcionan

3.2.1. PROPIEDADES DEL SILICIO.

El tomo de silicio tiene 14 electrones, de

Este es muy usado para separar los

3.2.2. EL SWITCH MOS.

Un bajo voltaje (0V o GND)

Un alto voltaje (VSS) en la

3.2.3. ASPECTO DE LOS MOS

Figura. 3. Aspecto de los MOS

Figura. 5. Visin 3D del proceso final de nuestro

Tabla 1. Vistas en Microwind.

3.2.4. DISPOSICIN DE LOS MOS

Figura. 4. Ventana Microwind

DISPOSICIN DE LOS NMOS

Debemos seguir varios pasos para realizar un transistor nMOS manualmente:

2. Seleccionamos la difusin N+ en la ventana de paleta y dibujamos un cuadro sobre el

3. Teniendo ya la estructura base del transistor nMOS procedemos a colocar los

Tabla. 2. Disposicin de los nMOS

Compuerta de los nMOS y pMOS.

DISPOSICIN DE LOS PMOS.

Figura. 5. Disposicin de los pMOS

3.2.5. COMPORTAMIENTO DINMICO DE LOS MOS.

En la prctica ocurre que cuando la compuerta posee un 1

En la prctica ocurre que cuando la compuerta posee un 0

Figura. 6. Comportamiento del nMOS

Figura. 7. Comportamiento pMOS

3.2.6. CONSIDERACIONES DE DISEO

El inversor es probablemente la celda lgica bsica ms importante en el diseo de circuitos,

Figura.8. Simbologa clsica (izquierda), simbologa IEEE (derecha)

Y recordando que el inversor acta segn la siguiente tabla.

Tabla.4. Tabla lgica del inversor.

La seal 0 representa 0.0v y la seal 1 representa 1.2v.

Figura. 9. Conexiones necesarias para el diseo de un inversor.

Es mejor conductor que

Figura. 10. Contacto elctrica entre metal y Poli-silicio.

En segundo lugar, el apilamiento de los contactos no est permitido en tecnologas micron-range.

Figura. 12. Las vas apiladas estn permitidas en la tecnologa de 0.12 m

Figura. 13. Seccin transversal para una tecnologa de 0.12 m

3.4.2. CONTACTOS Y VAS

Figura. 14 Comandos bsicos de la paleta

Figura. 15. Ancho mnimo y distancia mnima entre dos capas

Figura. 16. Esquema de funcionamiento.

Figura. 17. Diagrama UML de casos de uso.

Figura. 18. Diagrama UML de Secuencia de uso