Captulo 13

Interfaz de comunicacin serial (S12SCIV2)

Bloque de descripcin
Introduccin
Este bloque gua provee una vista general del mdulo de la interfaz por comunicacin serial. El SCI
permite comunicacin serial asncrono con otros dispositivos perifricos u otras PCs.

Glosario
IRQ Solicitud de interrupcin
LSB Bit menos significativo
MSB Bit ms significativo
NRZ Sin retorno a cero
RZI Retorno a cero, invertido
RXD Recibe Pin
SCI Interfaz de comunicacin serial
TXD Transmite Pin

Caractersticas:
EL SCI posee diversas caractersticas:
Operacin de tipo Full-Duplex
Estndar mark/space con formato sin retorno a cero NRZ
Una velocidad de transmisin de 13-bit
Formato programable de 8-bit o 9-bit de datos
Encendido del transmisor y receptor por separado
Programacin de la paridad de la salida del transmisor
Dos mtodos para encendido del receptor:
Linea inactiva wake-up
Marca de direccin wake-up
Operacin dirigida por interrupciones con 8 banderas:
Transmisor vaco

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Transmisor completo
Receptor lleno
Entrada de receptor inactivo
Trabajo excesivo del receptor
Error por ruido
Error de tramas
Error por paridad
Error de deteccin por enrutamiento en el receptor
Revisin de la paridad en el Hardware
Deteccin de ruido 1/16 bit-tiempo

Modos de Operacin:

La operacin del SCI es independiente tanto de los dispositivos con recursos de mapeo o de los modos
de interfaz de bus.
Hay diversos mtodos disponibles para facilitar el ahorro de energa.

Modo de ejecucin:

Es el modo normal o convencional de operacin:

Modo de espera:
La operacin del SCI en modo de espera depende del estado del bit del SCISWAI en el control
de registro 1 (SCICR1).
Si el SCISWAI est limpio, la SCI opera de manera normal cuando la CPU se encuentra en el
modo de espera.
Si el SCIS est configurado o establecido, el generador de pulsos de la SCI se detiene y el
modula de la SCI entra a un estado de conservacin de energa donde la CPU se encuentra en un
modo de espera. La configuracin de del SCISWAY no afecta el estable de encendido del bit del
receptor, RE, o el encendido del bit del transmisor, TE.
If SCIS WAI is set, SCI clock generation ceases and the SCI module enters a powerconservation state when the CPU is in wait mode. Setting SCISWAI does not affect the state of
the receiver enable bit, RE, or the transmitter enable bit, TE.
Si la SCISWAY est configurada, cualquier tipo de transmisin o recepcin en ejecucin se
detiene una vez que entra en el modo de espera. La transmisin o recepcin se ejecutan cuando
ambas partes tanto internas como externas, hacen que la CPU salga del modo de espera. El salir
del modo de espera, ocasiona la absorcin de cualquier tipo de transmisin o recepcin en
ejecucin y reinicia la SCI.

Modo de pausa

La SCI estar inactiva durante el proceso de pausa ya que as se reduce el consumo de energa. La
instruccin STOP no afecta los estados de los registros de la SCI, pero el mdulo de reloj de la SCi se
deshabilitar. La operacin de la SCi se realizar a partir del punto donde se dej luego de una
interrupcin causada por un medio externo, la cual lleva a la CPU fuera del modo de pausa. Salir del
modo de pausa por medio de un reinicio, aborta cualquier tipo de transmisin o recepcin en ejecucin
y reinicia la SCI.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Diagrama de bloque
Figure 13-1. Se ilustra un diagrama de bloque de alto nivel de la SCI, la cual muestra la interaccin de
diversos bloques funcionales.

RECEIVE SHIFT REGISTER

BUS CLOCK
RECEIVE & WAKE UP CONTROL

IRQ

RX DATA IN

GENERATION

SCI DATA REGISTER

IDLE IRQ

RDR/OR IRQ

BAUD
GENERATOR

16

ORING

IRQ
DATA FORMAT CONTROL

TRANSMIT SHIFT REGISTER

IRQ GENERATION

TRANSMIT CONTROL

TO CPU

TDRE IRQ

TC IRQ

SCI DATA REGISTER

TXDATA OUT

Figure 13-1. Diagrama de bloque de la SCI.

Descripcin de seales externas:

La SCI tiene un total de dos pines externos.

Ping de transmisin TXD-SCI

Este Pin funciona como una salida de transmisin de datos de la SCI.

Pin de recepcin RXD-SCI

Este Pin funcinoa como una entrada de transmisin de datos de la SCI.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Mapa de la memoria y registros:

Esta seccin provee una descripcin detallada de toda la memoria y sus registros.

Mdulo de mapa de la memoria:

El mapa de la memoria de la SCI est ilustrado a continuacin, en la Figura 13-2. La direccin asignada
para cada registro es la direccin de compensacin. La direccin total de los registros es la suma de la
direccin base del mdulo de la SCI y la direccin de compensacin para cada registro.
Direcci

Nombre

0x0000

SCIBDH

0x0001

SCIBDL

0x0002

SCICR1

0x0003

SCICR2

0x0004

SCISR1

0x0005

SCISR2

0x0006

SCIDRH

0x0007

SCIDRL

R
W
R
W
R
W
R

Bit 7
0

6
0

5
0

Bit 0

SBR12

SBR11

SBR10

SBR9

SBR8

SBR7

SBR6

SBR5

SBR4

SBR3

SBR2

SBR1

SBR0

LOOPS

SCISWAI

RSRC

WAKE

ILT

PE

PT

W
R

TIE

TCIE

RIE

ILIE

TE

RE

RWU

SBK

TDRE

TC

RDRF

IDLE

OR

NF

FE

PF

W
R

W
R

BRK13

TXDIR

R8

W
R

R7

R6

R5

R4

R3

R2

R1

R0

T7

T6

T5

T4

T3

T2

T1

T0

T8

RAF

= Unimplemented or Reserved

Figure 13-2. SCI Register Summary

Descripcin de los registros

Esta seccin consta de ladescripcion de los registros por orden de direccin. Cada descripcin incluye
un diagrama de registro estndar, asociado con un nmero de imagen. Los detalles del bit de registro y
campo de funcin, van de acuerdo con el diagrama de registro, en orden de bit.

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Velocidad de transmisin de los registros de la SCI (SCIBDH y SCHBDL)

Module Base + 0x_0000

SBR12

SBR11

SBR10

SBR9

SBR8

SBR7

SBR6

SBR5

SBR4

SBR3

SBR2

SBR1

SBR0

W
Reset

Module Base + 0x_0001

R
W
Reset

= Unimplemented or Reserved

Figure 13-3. Velocidad de transmisin de los registros de laSCI (SCIBDH y SCIBDL)

El registro de la velocidad de transmisin de la SCI es utilizado para determinar su velocidad de

transmisin. La ecuacin para calcular dicha velocidad viene dada por:
Velocidad de transmisin de SCI = Modulo de reloj de la SCI / (16 x BR)
Donde:
BR es el contenido de los registros de la velocidad de trasmisin, cuyos bits van de SBR12 hasta
SBR0. Los registros de la velocidad de trasmisin pueden contener valores que van de 1 a 8191.
Lectura: En cualquier momento. Si solamente SCIBDH est escrito, la lectura correcta no ser
efectuada hasta que la SCIBDL tambin este escrita.
Write: Cualquier momento.
Table 13-1. SCIBDH AND SCIBDL Field Descriptions
Field

Descripcin

40

SCI Baud Rate Bits La velocidad de transmisin para el SCI est determinado por estos 13 bits.
Nota: El generador de velocidad de transmisin se desactiva hasta que el bit TE o el bit ER se establece por
70
primera vez despus de la reposicin.
SBR[12:0]
El generador de velocidad de transmisin se desactiva cuando BR = 0.
Escribir a SCIDBH no tiene efecto a menos que se escribe a SCIDL.

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Registro de control 1 de la SCI (SCICR1)

Modulo Base + 0x_0002

7

R
W
Reset

LOOPS
0

SCISWAI
0

RSRC
0

M
0

WAKE
0

ILT

PE

PT

Figure 13-4. Registro de control 1 de la SCI (SCICR1)

Lectura: Cualquier momento

Escritura: Cualquier momento
Tabla 13-2. Descripciones del campo de la SCICR1
Field

LOOPS
6
SCISWAI

Descripcin
Loop Select Bit permite la operacin del lazo. En el funcionamiento de bucle, el pasador RXD est
desconectado de la SCI y la salida del transmisor est conectada internamente a la entrada del receptor. Tanto el
transmisor como el receptor deben estar activados para utilizar la operacin de lazo.
0 Operacin normal activada
1 Operacin de lazo activada
Note: La entrada del receptor eta determinada por el bit da la SCI.
SCI Stop in Wait Mode Bit La SCISWAI desactiva la SCi en modo de espera.
0 SCI activada en modo de espera
1 SCI desactivada en modo de espera.
Receiver Source Bit Cuando el LOOPS = 1, el bit de RSRC determina la Fuente para la entrada del
registro de cambio.
RSRC
0 Receiver input internally connected to transmitter output
1 Receiver input connected externally to transmitter

4
M

Data Format Mode Bit MODE determina si la longitud de bits de datos es de 8 o 9 bits.
0 Un bit de inicio, ocho bits de datos, un bit de pausa.
1 Un bit de inicio, nueve bits de datos, un bit de pausa.

Wakeup Condition Bit WAKE determina que condicin active la SCI.

0 Idle line wakeup
1 Address mark wakeup

WAKE

ILT

PE

PT

Idle Line Type Bit ILT determina cuando el receptor inicia a contar 1s lgicos, as como tambin caracteres
inactivos. El conteo inicia aun despus del bit de inicio o despus del bit de pausa. Si el conteo inicia despus
del bit de inicio, se podra producir un falso reconocimiento de algn carcter inactivo. Por otro lado, si el
conteo inicia despus del bit de pausa, evitar que haya un falso reconocimiento de algn carcter inactivo; lo
nico que requiere de transmisiones sincronizadas.
0 Conteo del bit de carcter inactivo inicia despus del bit de inicio.
1 Conteo del bit de carcter inactivo inicia despus del bit de pausa.
Parity Enable Bit PE activa la funcin de paridad. Una vez que esta activada, la funcin de paridad inserta
un bit de paridad en la posicin de bit ms significativa.
0 Funcin de paridad desactivada
1 Funcin de paridad activada
Parity Type Bit PT determina si el SCI genera y comprueba la paridad par o paridad impar. Con paridad par, un
nmero par de 1s borra el bit de paridad y un nmero impar de 1s establece el bit de paridad. Con paridad impar,
un nmero impar de 1s borra el bit de paridad y un nmero par de 1s establece el bit de paridad.
0 Paridad par
1 Paridad impar

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Tabla 13-3. Loop Functions

LOOPS

RSRC

Funcin

Operacin normal

Bucle con la entrada Rx conectado internamente a la salida de Tx

Modo de un solo alambre con entrada Rx conectado a TXD

Registro de control 2 de la SCI (SCICR2)

Modulo Base + 0x_0003
7

R
W
Reset

TIE
0

TCIE
0

RIE

ILIE

TE

RE

RWU
0

SBK
0

Figure 13-5. SCI Control Register 2 (SCICR2)

Lectura: Cualquier momento

Escritura: Cualquier momento
Tabla 13-4. SCICR2 Field Descriptions
Field
7

TIE

TCIE

RIE
4
ILIE

TE
2
RE

Descripcin
Transmitter Interrupt Enable Bit La TIE habilita la transmisin del registro de datos a la bandera TDRE, la
cual genera solicitudes de interrupcin.
0 Solicitud de interrupciones de TDRE inhabilitadas
1 Solicitud de interrupciones de TDRE habilitadas
Transmission Complete Interrupt Enable Bit La TCIE habilita la transmisin completa de la bandera TC, la
cual genera solicitudes de interrupcin.
0 Solicitud de interrupciones de TC inhabilitadas
1 Solicitud de interrupciones de TC habilitadas
Receiver Full Interrupt Enable Bit RIE habilita la transmisin completa de la bandera RDRF, o el exceso de
funcionamiento de la bandera OR, para generar solicitudes de interrupcin.
0 Solicitudes de interrupcin RDRF y OR deshabilitadas
1 Solicitudes de interrupcin RDRF y OR habilitadas
Idle Line Interrupt Enable Bit ILIE habilita la lnea inactiva IDLE, para generar solicitudes de interrupcin.
0 Solicitud de interrupcin IDLE deshabilitada
1 Solicitud de interrupcin IDLE habilitada
Transmitter Enable Bit TE habilita el transmisor de SCI y configura el pin de TXD una vez que es
controlado por la SCI. El bit TE puede ser utilizado en un prembulo de la cola.
0 Transmisor inhabilitado
1 Transmisor habilitado
Receiver Enable Bit RE habilita el receptor de la SCI.
0 Receptor deshabilitado
1 Receptor habilitado

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Tabla 13-4. Descripcin de campo de la SCICR2

Field
1
RWU

SBK

Descripcin
Receiver Wakeup Bit Estado de espera
0 Operacin normal
RWU habilita la funcin de activacin e inhibe futuras solicitudes de interrupcin.
1 Normalmente, el hardware active el receptor mediante un borrado automtico de la RWU.
SBK enva un carcter de salto (10 o 11 0s lgicos, respectivamente, 13 o 14 0s lgicos si se establece
BRK13). Alternar implica borrar el bit de SBK antes de que el carcter de salto haya terminado de transmitir.
Una vez que se establece SBK, el transmisor contina enviando caracteres de salto completo (10 o 11 bits,
respectivamente 13 o 14 bits).
0 No hay caracteres inactivos
1 Transmite caracteres inactivos

Estado de registro 1 de la SCI (SCISR1)

Los registros SCISR1 y SCISR2 hacen aportaciones a la MCU para la generacin de interrupciones de la
SCI. Adems, estos registros pueden ser consultados por la MCU para comprobar el estado de estos bits.
Los procedimientos de limpieza y eliminacin de la bandera requieren que el registro de estado sea
ledo, seguido de una lectura o escritura de datos de la SCI. Tambin permite ejecutar otras instrucciones
entre las dos etapas, siempre que no ponga en peligro el manejo de la E / S.
Module Base + 0x_0004
7

TDRE

TC

RDRF

IDLE

OR

NF

FE

PF

W
Reset

= Unimplemented or Reserved

Figure 13-6. SCI Status Register 1 (SCISR1)

Lectura: Cualquier momento

Escritura: No tiene valor, ni efecto
Table 13-5. SCISR1 Field Descriptions
Field

TDRE

Descripcin
Transmit Data Register Empty Flag El TDRE se establece cuando el registro de desplazamiento de
transmisin recibe un byte del registro de datos SCI. Cuando el TDRE es 1, el registro de datos de transmisin
(SCIDRH / L) est vaca y puede recibir un nuevo valor para transmitir. Se puede limpiar el TDRE mediante la
lectura del registro de estado 1 de la SCI (escena 1), y luego por escrito a travs del bajo registro de la
SCI ( SCIDRL).
0 No hay bytes transferidos para transmitir al registro de desplazamiento
Byte transferido para transmitir al registro de desplazamiento; transmiten el
1 registro de datos vaco.

TC

Transmit Complete Flag

TC establece como baja cuando hay una transmisin en curso o cuando un prembulo o ruptura de carcter. TC
est establecido como alto, cuando se establece el indicador TDRE y no hay datos, prembulo, o ruptura de
carcter est siendo transmitida. Cuando TC se establece, la seal TXD se encuentra fuera del modo de espera
(1 lgico). TC se borra automticamente cuando los datos, prembulo, o ruptura permanecen en la cola y listo
para ser enviados. TC se borra en el caso de un conjunto de banderas TC (transmisin no completa).
0 Transmisin en progreso
1 No hay transmisin en progreso

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Registro de estado 2 de la SCI (SCISR2)

Module Base + 0x_0005

W
Reset

BK13
0

TXDIR

RAF

= Unimplemented or Reserved

Figure 13-7. SCI Status Register 2 (SCISR2)

Read: Anytime
Write: Anytime; writing accesses SCI status register 2; writing to any bits except TXDIR and BRK13
(SCISR2[1] & [2]) has no effect
Tabla 13-6. SCISR2 Field Descriptions
Field

BK13

TXDIR

RAF

Descripcin
Break Transmit Character Length Este bit determina si el carcter de salto de transmisin es de 10 o 11
bits respectivamente 13 o 14 bits de longitud. La deteccin de un error de trama no se ve afectada por este bit.
0 El carcter inactive es de 10 u 11 bits de longitud
1 El carcter inactive es de 13 u 14 bits de longitud
Transmitter Pin Data Direction in Single-Wire Mode. Este bit determina si el pin TXD va a
ser usado como una entrada o salida, en el modo de un solo alambre de operacin. Este bit slo es relevante
en el modo de operacin de Single-Wire.
modo de operacin.
0 El pin TXD es utilizado como entrada en el modo de operacin Single-Wire
1 El pin TXD es utilizado como salida en el modo de operacin Single-Wire
Receiver Active Flag RAF se establece cuando el receptor detecta un 0 lgico durante el perodo de
tiempo RT1. La RAF se borra cuando el receptor detecta un carcter inactivo.
0 No hay recepcin en progreso
1 Recepcin en progreso

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Registro de datos de la SCI (SCIDRH and SCIDRL)

Module Base + 0x_0006
7

R7

R6

R5

R4

R3

R2

R1

R0

T7

T6

T5

T4

T3

T2

T1

T0

R8

T8

W
Reset

Module Base + 0x_0007

Reset

= Unimplemented or Reserved

Figure 13-8. SCI Data Registers (SCIDRH and SCIDRL)

Lectura: Cualquier momento. La SCI recibe los registros de datos.

Escritura: Cualquier momento; La SCI recibe los registros de datos; escribir en R8 no tiene efecto
alguno.
Table 13-7. SCIDRH AND SCIDRL Field Descriptions

Field
7
R8
6
T8
70
R[7:0]
T[7:0]

Descripcin
Received Bit 8 R8 es el noveno bit de datos recibido cuando la SCI est configurada para el formato de
datos de 9 bits (M = 1).
Transmit Bit 8 T8 es el noveno bit de datos transmitido cuando la SCI est configurada para el formato de
datos de 9 bits (M = 1).
Received Bits Los bits recibidos van de 7-0 para formatos de datos de 9 u 8 bits.
Transmit Bits Transmite bits de 7-0 para formato de datos de 9 u 8 bits.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Descripcin funcional
Esta seccin proporciona una descripcin funcional completa del bloque de SCI, que detalla el
funcionamiento del diseo desde la perspectiva del usuario final en una serie de subsecciones.
La Figura 13-9 muestra la estructura del mdulo SCI. El SCI permite funcionamiento Full-Duplex,
asncrono, comunicacin serial NRZ entre la CPU y los dispositivos remotos, incluyendo otras CPU.
El transmisor y el receptor SCI funcionan de forma independiente, a pesar de que utilizan el mismo
generador de velocidad de transmisin. La CPU controla el estado de la SCI, escribe los datos a
transmitir, y los procesos de los datos recibidos.
SCI DATA
REGISTER

R8

RECEIVE
SHIFT REGISTER

NF

BUS
CLOCK

LOOPS

RAF

RSRC

IDLE

BAUD RATE
GENERATOR

DATA FORMAT
CONTROL

PF

WAKE

ILIE

RDRF
OR
RIE

ILT
PE

16

TE
LOOPS
SBK
RSRC

T8

TRANSMIT
SHIFT REGISTER

IRQ
TO CPU

PT
TRANSMIT
CONTROL

IDLE IRQ

SBR12SBR0

RWU

TIE

TC IRQ

RECEIVE
AND WAKEUP
CONTROL

RDRF/OR IRQ

RE

FE

TDRE IRQ

RXD

TDRE
TC
TCIE

SCI DATA
REGISTER

TXD

Figure 13-9. Diagrama de bloques de la SCI

11

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Formato de datos de la SCI

El SCI utiliza la norma de formato de datos de marca / espacio NRZ, la cual ilustra en la Figura 13-10 a
continuacin.
8-BIT DATA FORMAT

START
BIT

PARITY

BIT M IN SCICR1 CLEAR

BIT 0

BIT 1

BIT 2

BIT 3

BIT 4

BIT 5

BIT

BIT 6

BIT 7

9-BIT DATA FORMAT

START

BIT

BIT 1

BIT 2

BIT 3

BIT 4

BIT 5

START

STOP

BIT

PARITY
BIT

OR DATA

BIT M IN SCICR1 SET

BIT 0

NEXT

OR DATA

BIT 6

NEXT

BIT

BIT 7

BIT 8

STOP
BIT

START

BIT

Figure 13-10. Formato de datos de la SCI

Cada carcter de datos est contenido en un marco que incluye un bit de inicio, ocho o nueve bits de
datos y un bit de parada. Para poder despejar el bit M en el registro de control 1 de la SCI, se debe
configurar el SCI para operar con el marco de caracteres. El establecimiento del bit M configura el SCI
de datos de nueve bits. Un marco con nueve bits de datos tiene un total de 11 bits.
Table 13-8. Example of 8-Bit Data Formats
Start
Bit

Data
Bits

Address
Bits

Parity
Bits

Stop
Bit

1
7
0
1
1(1)
El bit de direccin identifica la trama como un carcter de direccin. See Section 13.4.4.6,
Receiver Wakeup.

Cuando el SCI est configurado para caracteres de datos de 9 bits, el bit de datos es el noveno bit T8 en
datos de alto registro de la SCI (SCORE). Se mantiene sin cambios despus de la transmisin y se
puede utilizar varias veces sin volver a escribir. Un marco con nueve bits de datos tiene un total de 11
bits.
Table 13-9. Example of 9-Bit Data Formats

Start
Bit

Data
Bits

Address
Bits

Parity
Bits

Stop
Bit

1
8
0
1
1(1)
El bit de direccin identifica la trama como un carcter de direccin. See Section 13.4.4.6,
Receiver Wakeup.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Generacin de la velocidad de trnasmisin

Un contador de mdulo de 13 bits en el generador de velocidad en baudios deriva la velocidad de
transmisin, tanto para el receptor y el transmisor. El valor de 0 a 8191 determina el mdulo del
divisor de reloj. Los bits de SBR estn en los registros del SCI (SCRIBD termina SCRIBD). El reloj de
velocidad de transmisin est sincronizado con el reloj del bus y acciona el receptor. El reloj de
velocidad de transmisin est dividido por 16 unidades. El receptor tiene una velocidad de adquisicin
de 16 muestras por tiempo de bit.
La generacin de velocidad de transmisin est sujeta a una fuente de error:
La Tabla 13-10 enumera algunos ejemplos de velocidades de transmisin de destino con una
frecuencia de reloj de 25 MHz
SCI baud rate = SCI module clock / (16 * SCIBR[12:0])
Table 13-10. Baud Rates (Example: Module Clock = 25 MHz)

13

Bits
SBR[12-0]

Receiver
Clock (Hz)

Transmitter
Clock (Hz)

Target Baud
Rate

Error
(%)

41

609,756.1

38,109.8

38,400

.76

81

308,642.0

19,290.1

19,200

.47

163

153,374.2

9585.9

9600

.16

326

76,687.1

4792.9

4800

.15

651

38,402.5

2400.2

2400

.01

1302

19,201.2

1200.1

1200

.01

2604

9600.6

600.0

600

.00

5208

4800.0

300.0

300

.00

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Transmisor

BAUD DIVIDER

16

SCI DATA REGISTERS

TSTAR

BUS
CLOCK

INTERNAL BUS

STOP

SBR12SBR0

8
MSB

11-BIT TRANSMIT SHIFT REGISTER

T8
PE
PT

PARITY
GENERATION

TXD

BRE AK(AL L0 s )

PREAMBLE(ALLONES)

SHIFT EN ABL E

LOA DFRO MSCIDR

LOOP
CONTROL

TO
RXD
LOOPS
RSRC

TRANSMITTER CONTROL

TDRE
TIE

TDRE INTERRUPT REQUEST

TE

SBK

TC
TCIE

TC INTERRUPT REQUEST

Figure 13-11. Transmitter Block Diagram

Transmisor de longitud de caracteres:

El transmisor de la SCI puede acomodar caracteres de datos ya sea de 8 bits o 9 bits. El estado del bit M
en el registro de control 1 de la SCI (SCR1) determina la longitud de caracteres de datos. Cuando se
transmiten datos de 9 bits, el bit T8 en el registro de datos alta de la SCI (SIDE) es el noveno bit (bit 8).

Transmisin de caracteres:
Para transmitir datos, la MCU escribe los bits de datos de los registros de datos SCI SCI (DRH / SCI
DRL), que a su vez se transfieren al registro de desplazamiento transmisor. El registro de
desplazamiento de transmisin se desplaza una trama a travs de la seal de salida Tx, despus de que
se les ha precedido de un bit de inicio y les anexa con un bit de parada. Los registros de datos de SCI
(SCIDRH y SCIDRL) son los tampones de slo escritura entre el bus de datos interno y el registro de
desplazamiento de transmisin.
El SCI tambin establece un indicador, el registro de datos de transmisin de pabelln vaco (TDRE), cada
vez que transfiere los datos de la memoria intermedia (SCIDRH / L) para el registro de desplazamiento
transmisor.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

La rutina del controlador de transmisin puede responder a esta bandera escribiendo otro byte a la
memoria intermedia del transmisor (CDRH / SDRL), mientras que el registro de desplazamiento todava
se est desplazando el primer byte.
Para iniciar una transmisin en la SCI:
Configurar la SCI:
Seleccione una velocidad de transmisin. Escriba este valor en los registros de la SCI
(SCRIBD /
para iniciar el generador de velocidad de transmisin. Recuerde que el
generador de velocidad de transmisin se desactiva cuando la velocidad de transmisin es
igual a cero. Escribir el guin no tiene ningn efecto. Escriba en la SCICR1 para configurar
la longitud de palabra, paridad, y otros bits de configuracin (bucles, RSRC, M, estela, ILT,
PE, PT). Active el transmisor, interrupciones, recibir y activacin como sea necesario,
escribiendo en los bits del registro de SCICR2 (TIE, TCIE, RIE, Ilie, TE, RE, Rwu, SBK).
Procedimiento de transmisin para cada byte:
Sondear la bandera TDRE mediante la lectura de la SCISR 1 o responder a la interrupcin
TDRE. Tenga en cuenta que el bit TDRE se restablece a uno. Si la bandera TDRE se
establece, escriba los datos que han de transmitirse a SCIDRH / L, en el que el noveno bit se
escribe en el bit T8 en SCIDRH si el SCI est en formato de datos de 9 bits. Una nueva
transmisin no tendr lugar hasta que la bandera TDRE haya sido borrada.
Repite el Segundo paso para cada transmisin subsecuente.
NOTA
El indicador TDRE se establece cuando el registro de desplazamiento se
carga con los siguientes datos para ser transmitidos desde SCIDRH / L, lo
que ocurre, en general, un poco ms de la mitad de camino a travs del bit
de parada de la trama anterior. Especficamente, esta transferencia se
produce 9 / 16ths de un tiempo de bit despus del inicio del bit de parada
de la trama anterior.
Escribir el bit TE de 0 a 1 carga automticamente el registro de desplazamiento de transmisin con un
prembulo de 10 1s lgicos (si M = 0) 1s u 11 de lgica (si M = 1). Despus de que la exposicin
de motivos se desplaza hacia fuera, la lgica de control transfiere los datos a partir de los datos que la
SCI registra en el registro de desplazamiento de transmisin. Un 0 lgico, indica el bit de inicio que se
pone automticamente en la posicin del bit menos significativo del registro de desplazamiento de
transmisin. Una lgica de 1, indica que el bit de parada entra en la posicin del bit ms significativo.
El registro de transmisin de datos de pabelln vaco, TDRE, se establece cuando el registro de datos
dela SCI transfiere un byte al registro de desplazamiento. La bandera de TDRE indica que el registro de
datos de la SCI puede aceptas datos nuevos de buses de datos internos. Si el bit interrupcin de
transmisin, TIE, en el registro de control 2 de la SCI tambin est establecido, la bandera de TDRE
genera una solicitud de interrupcin de transmisin.
Cuando el registro de desplazamiento de transmisin no est transmitiendo una trama, la seal de salida
Tx va a la condicin de reposo, la lgica 1. Si en cualquier software de tiempo se borra el bit de TE en
control de registro 2 de la SCI (SCLCR2), el transmisor de seal de habilitacin pasar a un nivel bajo y
la transmisin de la seal estar inactiva.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Si el software borra TE mientras que una transmisin est en curso (TC = 0), el marco en el registro de
desplazamiento de transmisin seguir desplazndose hacia fuera. Para evitar que un corte accidental en
el ltimo fotograma de un mensaje, espere siempre que la bandera TDRE se eleve despus de la ltima
trama antes de limpiar la bandera TE. Para separar los mensajes con los prembulos con el mnimo
tiempo de inactividad de lnea, utilice esta secuencia entre los mensajes: Escribir el ltimo byte del
primer mensaje a SCIDRH / L. Espere a que el indicador se active TDRE, lo que indica la transferencia
de la ltima trama al registro de desplazamiento de transmisin. Cola de un prembulo en la limpieza y
lueg1o ajustando el bit de TE. Escribir el primer byte de la segunda mensaje a SCIDRH / L.

Break Characters
Escribir un 1 lgico en el bit de interrupcin de envo, SBK, en el registro de control 2 de la SCI
(SCLCR2) carga el registro de desplazamiento de transmisin con un carcter de salto. Un conjunto de
caracteres contiene todos 0s lgicas y no tiene inicio, parada o bit de paridad. La longitud del carcter
de salto depende del bit M en el control de registro 1 de la SCI (SCI R1). Mientras SBK es un 1 lgico,
la lgica transmisor-carga contina rompiendo caracteres en el registro de desplazamiento de
transmisin. Despus de que software borra el bit de SBK, el registro de desplazamiento termina la
transmisin del ltimo carcter de salto y luego se transmite al menos una lgica 1. La lgica
automtica de 1 al final de un carcter de salto garantiza el reconocimiento del bit de inicio de la
siguiente trama.
El SCI reconoce un carcter de salto cuando un bit de comienzo es seguido por ocho o nueve 0s
lgicos de bit de datos y 0 lgico en el bit de parada. La recepcin de un carcter de salto tiene los
siguientes efectos en los registros de la SCI:
Activa el indicador de error de trama, FE
Establece la recepcin del registro de datos de bandera completa, RDRF
Borra los registros de datos SCI (SCIDRH / L)
Puede establecer el indicador de desbordamiento, o de, bandera de ruido, NF, bandera de error
de paridad, PE, o la bandera activa del receptor, RAF (ver Seccin 13.3.2.4, "registro de estado 1 de la
SCI (SCISR1)" y Seccin 13.3.2.5, "SCI Registro de Estado 2 (SCISR2) ".

Caracteres inactivos
Un carcter inactivo contiene todos los 1 lgicos y no tiene bit de inicio, parada o bit de paridad. Las
longitudes de los caracteres de inactividad dependen del bit M en el registro de control 1 de la SCI
(SCR1). El prembulo es un carcter inactivo de sincronizacin que comienza la primera transmisin
despus de escribir el bit TE 0-1.
Si el bit de TE se borra durante una transmisin, la seal de salida Tx queda libre despus de la
finalizacin de la transmisin en curso. Borrando y luego ajustando el bit de TE durante una
transmisin en cola un carcter inactivo que se enviar despus de la trama que se est transmitiendo.

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NOTA
Cuando se tenga en cola a un carcter inactivo, devuelva el bit TE a la
lgica 1 antes de que el bit de parada de la trama actual se desplace a
travs de la seal de salida Tx. Configurar la bandera TE despus de que
el bit de parada aparece en la seal de salida Tx hace que los datos
escritos con anterioridad en los registros de la SCI puedan perderse.

Receptor
INTERNAL BUS

DATA
RECOVERY

FROM TXD

LOOPS
RSRC

LOOP
CONTROL

H
ALLONES

RXD

11-BIT RECEIVE SHIFT REGISTER

STOP

BAUD DIVIDER

5 4

MSB

BUS
CLOCK

SCI DATA REGISTER

STA
RT

SBR12SBR0

RE
RAF
FE

M
WAKE
ILT
PE
PT
IDLE INTERRUPT REQUEST

NF

WAKEUP
LOGIC

RWU

PE

PARITY
CHECKING

R8

IDLE
ILIE
RDRF

RDRF/OR INTERRUPT REQUEST

RIE

OR

Figure 13-12. SCI Receiver Block Diagram

Longitud del carcter del receptor

El receptor SCI puede acomodar caracteres de datos ya sea de 8 bits o 9 bits. El estado del bit M en el
registro de control 1 de la SCI (SCR1) determina la longitud de caracteres de datos. Cuando se recibe 9
bits de datos, el bit R8 en el registro de datos SCI (SIDE) es el noveno bit (bit 8).

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Recepcin de caracteres
Durante una recepcin de SCI, el registro de desplazamiento se desplaza recibir una trama a partir de la
seal de entrada Rx. El registro de datos SCI es el bfer de slo lectura entre el bus de datos interno y el
registro recibir turno. Despus de que una trama se desplaza en el registro de desplazamiento, una
porcin de datos se transfiere al registro de datos SCI. Si la interrupcin de recepcin bit de habilitacin,
RIE, en el registro de control 2 de la SCI (SCLCR2) tambin est ajustado, la bandera RDRF genera una
solicitud de interrupcin RDRF.

Muestreo de datos
Las muestras del receptor de la seal de entrada Rx en la frecuencia de reloj RT. El reloj RT es una seal
interna con una frecuencia de 16 veces la velocidad de transmisin. Para ajustar al desfase de velocidad
de transmisin, el reloj RT (ver Figura 13-13) es re-sincronizado: Despus de cada bit de inicio Despus
de que el receptor detecta un cambio de bits de datos de 1 lgico a un 0 lgico (despus de que la
mayora de las muestras de bits de datos a RT 8, 9 RT y RT 10 vuelve una lgica vlida 1 y la mayora
de la siguiente RT8, RT 9, y RT 10 muestras devuelve una lgica vlida 0) Para localizar la lgica del bit
de inicio, la recuperacin de datos hace una bsqueda asncrona para un 0 lgico precedido por tres1s
lgicos.
START BIT

Rx Input Signal
SAMPLES

1 1

START BIT
QUALIFICATION

START BIT
VERIFICATION

LSB

DATA
SAMPLING

RT4

RT3

RT2

RT1

RT16

RT15

RT14

RT13

RT12

RT11

RT9

RT8

RT7

RT6

RT5

RT4

RT3

RT1

RT2

RT1

RT1

RT1

RT1

RT1

RT1

RT1

RT1

RT CLOCK COUNT

RT10

RT CLOCK

RESET RT CLOCK

Figure 13-13. Mustreo de datos del receptor

Para verificar el bit de inicio y para detectar el ruido, la lgica de recuperacin de datos toma
muestras a RT3, MR5 y RT7. En la Tabla 13-11 se resumen los resultados de las muestras de
verificacin de bit de inicio.
Table 13-11. Verificacin de bit de inicio
RT3, RT5, and RT7 Samples

Start Bit Verification

Noise Flag

000

Yes

001

Yes

010

Yes

011

No

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Table 13-11. Verificacin de bit de inicio

RT3, RT5, and RT7 Samples

Start Bit Verification

Noise Flag

100

Yes

101

No

110

No

111

No

Si la verificacin bit de inicio no tiene xito, el reloj RT se restablece y una nueva bsqueda de un bit de
inicio comienza.
Para determinar el valor de un bit de datos y para detectar el ruido, la lgica de recuperacin toma
muestras a TA 8, RT 9, y RT 10. En la Tabla 13-12 resumen los resultados de las muestras de bits de
datos.
Table 13-12. Recuperacin de bit de datos
RT8, RT9, and RT10 Samples

Data Bit Determination

Noise Flag

000

001

010

011

100

101

110

111

NOTA
Las muestras de RT8, RT 9, y RT 10 no afectan al iniciar la verificacin
de bits. Si alguna o todas las muestras de bit de RT8, RT 9, y RT son 1s
lgicos despus de una verificacin exitosa bit de inicio, el indicador de
ruido (NF) se establece y el receptor asume que el bit es un bit de inicio
(0 lgico).
Para verificar un bit de parada y para detectar el ruido, la lgica de recuperacin toma muestras a TA 8,
RT 9, y RT 10. En la Tabla 13-13 resumen los resultados de las muestras de bit de parada.
Table 13-13. Stop Bit Recovery

18

RT8, RT9, and RT10 Samples

Framing Error Flag

Noise Flag

000

001

010

011

100

101

110

111

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

En la Figura 13-14 las muestras de verificacin RT3 y RT5 determinan que el primer bajn detectado
fue ruido y no el comienzo de un bit de inicio. El reloj RT es cero y el bit de inicio de bsqueda
comienza de nuevo. La bandera de ruido no se establece porque se produjo el ruido antes de que se
encontrara el bit de inicio.
START BIT
Rx Input Signal
SAMPLES

RT CLOCK
RT CLOCK COUNT
RESET RT CLOCK

0 0

LSB

RT3

RT2

RT1

RT16

RT15

RT14

RT13

RT12

RT11

RT10

RT9

RT8

RT7

RT6

RT5

RT4

RT3

RT2

RT1

RT1

RT5

RT4

RT3

RT2

RT1

RT1

RT1

RT1

Figure 13-14. Bsqueda de bit de incio, ejemplo 1

En la Figura 13-15, muestra de verificacin en el RT3 es alta. La muestra RT3 establece el indicador de
ruido. Aunque el tiempo de bit percibido est desalineado, las muestras de datos RT8, RT 9, 10 y RT
estn dentro del tiempo de bit y la recuperacin de datos es satisfactoria.
PERCEIVED START BIT

RT1

RT1

RT1

RT1

Rx Input Signal

RT1

ACTUAL START BIT

1

0 0

LSB

RT7

RT6

RT5

RT4

RT3

RT2

RT1

RT16

RT15

RT14

RT13

RT12

RT11

RT10

RT9

RT8

RT7

RT6

RT5

RT4

RT3

RT2

RT CLOCK

RT1

SAMPLES

RT CLOCK COUNT
RESET RT CLOCK

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Figure 13-15. Bsqueda de bit de incio, ejemplo 2

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

En la Figura 13-16, una gran rfaga de ruido es percibida como el comienzo de un bit de inicio, aunque la
muestra de ensayo en RT5 es alta. La muestra MR5 establece el indicador de ruido. Aunque se trata de una
mala alineacin del peor caso de tiempo de bit percibido, las muestras de datos RT8, RT 9, y RT 10 estn
dentro del tiempo de bit y la recuperacin de datos es satisfactoria.
PERCEIVED START BIT

LSB

ACTUAL START BIT

1

RT1

RT2

RT9

RT10

RT1

SAMPLES

RT1

Rx input Signal
0

RESET RT CLOCK

RT8
RT9

RT7

RT6

RT5

RT4

RT3

RT2

RT1

RT16

RT15

RT14

RT13

RT12

RT11

RT8

RT7

RT6

RT5

RT4

RT3

RT CLOCK COUNT

RT1

RT CLOCK

Figure 13-16. Bsqueda de bit de incio, ejemplo 3

La Figura 13-17 muestra el efecto de ruido temprano en el tiempo bit de inicio. A pesar de que este
ruido no afecta a la sincronizacin adecuada con el tiempo de bit de inicio, no establece el indicador de
ruido.
PERCEIVED AND ACTUAL START BIT
Rx Input Signal
SAMPLES

RT CLOCK
RT CLOCK COUNT
RESET RT CLOCK

LSB

Figure 13-17. Bsqueda de bit de incio, ejemplo 4

RT3

RT2

RT1

RT16

RT15

RT14

RT13

RT12

RT11

RT10

RT9

RT8

RT7

RT6

RT5

RT4

RT3

RT2

RT1

RT1

RT1

RT1

RT1

RT1

RT1

RT1

RT1

RT1

Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

La Figura 13-18 muestra una rfaga de ruido cerca del principio del bit de inicio que restablece el reloj
RT. La muestra despus de la reposicin es baja, pero no es precedido por tres muestras altas que
calificaran como un flanco de bajada. Segn el momento de la bsqueda y el bit de inicio de los datos,
el marco se puede perder por completo o se puede establecer el indicador de error de trama.
START BIT

LSB

NO START BIT FOUND

Rx Input Signal

SAMPLES

RT CLOCK
RT CLOCK COUNT
RESET RT CLOCK

0 0

0 0

RT1

RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT2 RT3 RT4 RT5 RT6 RT7 RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT1 RT1

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Error en la trama
Si la lgica de la recuperacin de datos no detecta un 1 lgico en el lugar en el que el bit de detenida debera
estar, entonces se establece un error proveniente de la trama mediante la bandera FE e la SCI. Un carcter
inactive tambin establece el error a travs del uso la bandera FE ya que un carcter inactive no tiene bit de
detenida. La bandera FE se configure al mismo tiempo que se configure la bandera RDRF.

Tolerancia de la velocidad de transmisin

Un dispositivo transmisor debera operar con una velocidad de transmisin inferior o superior a la
velocidad de transmisin del receptor. A transmitting device may be operating at a baud rate below or
above the receiver baud rate. Una des alineamiento en el tiempo de bit puede afectar a uno de los res
bits de parada, as como tambin hacer que caigan fuera de este. Un error por ruido ocurre si las
muestras de RT8, RT9, RT10 no tienes los mismos valores lgicos. Un error en la trama ocurrir cuando
el reloj del receptor esta desalineado, de modo que las muestra de R8, R9 y R10 poseen un 0 lgico
como valor.
Tolerancia con la baja velocidad
La figura 13-20 muestra que tanto una trama lenta pueda estar desalineada sin causar ruido o error en la
trama. El bit de parada lenta comienza en RT8 en lugar de RT1 pero llega a tiempo para las muestras de
datos bit de parada en RT8, RT 9, 10 y RT.
MSB

STOP

RT16

RT15

RT14

RT13

RT12

DATA
SAMPLES

RT11

RT10

RT9

RT8

RT7

RT6

RT5

RT4

RT3

RT2

RT1

RECEIVER
RT CLOCK

Figure 13-20. Data lenta

Establezcamos a RTT como receptor de reloj RT y a RTT como reloj del transmisor RT. Para un carcter
de datos de 8 bits, al receptor le toma 9 veces bits x 16 ciclos RTR RTR = +7 ciclos 151 ciclos RTR para
iniciar el muestreo de datos del bit de parada. Con el carcter desalineado que se muestra en la Figura 13
a 20, el receptor cuenta 151 ciclos RTR cuando el recuento del dispositivo de transmisin es
de 9 tiempos de bit x 16 ciclos RTT = 144 ciclos de RTT.
La diferencia mxima entre el receptor por ciento recuento y el recuento de transmisor de carcter lento
de datos de 8 bits sin errores es: ((151 - 144) / 151) x 100 = 4,63% Para un carcter de datos de 9 bits, se
necesita el receptor 10 tiempos de bit x 16 ciclos RTR + 7 = 167 ciclos RTR RTR ciclos para iniciar el
muestreo de datos del bit de parada.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Con el carcter desalineado que se muestra en la Figura 13 a 20, el receptor cuenta 167 ciclos RTR
cuando el recuento del dispositivo de transmisin es de 10 bits, los tiempos x 16 ciclos RTT = 160
ciclos de RTT. La diferencia mxima entre el receptor por ciento recuento y el recuento de transmisor de
un carcter lento 9 bits sin errores es: ((167 - 160) / 167) x 100 = 4,19%.
Tolerancia de datos rpidos
La figura 13-21 muestra cuanto una trama rpida puede esta desalineada. El bit de parada rpida
termina en RT10 en lugar de la RT 16, pero todava se muestrea a RT8, RT 9, y RT10.
STOP

IDLE OR NEXT FRAME

RT16

RT15

RT14

RT13

RT12

RT11

RT10

RT9

RT8

RT7

RT6

RT5

RT4

RT3

RT2

RT1

RECEIVER
RT CLOCK
DATA
SAMPLES

Figure 13-21. Fast Data

Para un carcter de datos de 8 bits, al recepetor le toma 9 veces bits x 16 ciclos RTR + 10 ciclos RTR =
154 ciclos RTR para terminar el muestreo de datos del bit de parada. Con el carcter desalineado que se
muestra en la Figura 13 a 21, el receptor cuenta 154 ciclos RTR cuando el recuento del dispositivo de
transmisin es de 10 bits, los tiempos x 16 ciclos RTT = 160 ciclos de RTT. La diferencia mxima entre
el receptor por ciento recuento y el recuento de transmisor de un carcter rpido 8 bits sin errores es:
((160 - 154) / 160) x 100 = 3,75%.
Para un carcter de datos de 9 bits, al receptor le toma 10 tiempos de bit x 16 ciclos RTR + 10 ciclos
RTR = 170 ciclos RTR para terminar el muestreo de datos del bit de parada. Con el carcter desalineado
que se muestra en la Figura 13-21, el receptor cuenta 170 ciclos RTR en el punto en que el conteo del
dispositivo de transmisin es de 11 bits, los tiempos x 16 ciclos RTT = 176 ciclos de RTT. La diferencia
mxima entre el receptor por ciento recuento y el recuento de transmisor de un carcter rpido 9 bits sin
errores es: ((176 - 170) / 176) x 100 = 3,40%.

Receptor de activacin
Para permitir que el SCI haga caso omiso a transmisiones destinadas nicamente a otros receptores en
sistemas de mltiples receptores, el receptor se puede poner en un estado de espera. El establecimiento del
bit de activacin del receptor, RWU, en el registro de control 2 de la SCI (SCLCR2) pone el receptor en
estado de espera durante el cual las interrupciones del receptor estn desactivadas. La SCI continuar
cargando los datos para la SCIDRHL/L, pero no configurar la bandera RDRF.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

El dispositivo de transmisin puede dirigir mensajes a los receptores seleccionados mediante la

inclusin de informacin de direccionamiento en el marco o los marcos de cada mensaje inicial. El bit
de la estela en el registro de control 1 de la SCI (SCI CR1) determina el modo en el SCI se lleva a cabo
del estado de espera para procesar un mensaje entrante. El bit WAKE activa ya sea la activacion de la
linea inactiva reposo o la activacin de la marca de direccin.
Activacin de la entrada de lnea inactiva (WAKE = 0)
En este mtodo de activacin, una condicin de inactividad en la seal de entrada Rx borra el bit RWU
y se despierta el SCI. El marco o marcos de cada mensaje inicial contiene informacin de
direccionamiento. Todos los receptores evalan la informacin de direccionamiento, para los que el
mensaje se dirija a sus respectivos procesos de las tramas que siguen. Cualquier receptor para el cual un
mensaje no este direccionado, entonces podra establecer su bit de RWU y regresar al modo de espera. El
bit RWU permanece establecido y el receptor permanece en estado de alerta hasta que aparezca otro
caracter de inactividad en la seal de entrada Rx. La activacin de lnea inactiva requiere que los
mensajes estn separados por al menos un carcter inactivo y que ningn mensaje contenga caracteres
inacactivos.
Activacin de la direccin de marca (WAKE = 1)
En este mtodo de activacin, un 1 lgico en la posicin del bit ms significativo (MSB) borra el bit de
RWU y se activa a la SCI. La lgica 1 en la posicin del bit ms significativo marca una trama como
una trama de direccin que contiene la informacin de direccionamiento. Todos los receptores evalan
la informacin de direccionamiento. Cualquier receptor para el cual un mensaje no haya sido
direccionadom podr establecer su bit de RWU y regresar al modo de espera. El bit RWUpermanece
establecido y el receptor permanece en estado de alerta hasta que aparezca otra trama de direccin de la
seal de entrada Rx.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Operacin de un solo cable

Normalmente, el SCI utiliza dos pines para transmitir y recibir. En el funcionamiento de un solo cable,
el pasador RXD est desconectado de la SCI. El SCI utiliza el pin RXD tanto para recibir como para
transmitir.
TRANSMISOR

RECEPTOR

Tx SEAL DE
SALIDA
Tx SEAL DE
ENTRADA
RXD

Figure 13-22. Operacin de un solo cable (LOOPS = 1, RSRC = 1)

Habilite el funcionamiento de un solo cable activando el bit de bucles y el bit fuente de receptor, RSRC, en el
control de registro 1 de la SCI (escena 1). El establecimiento del bit LOOPS desactiva el camino de la seal
de entrada Rx al receptor. El ajuste del bit RSRC conecta la entrada del receptor a la salida del controlador de
pin TXD. Tanto el transmisor como el receptor deben estar activados (TE = 1 y RE = 1). El bit TXDIR
(SCISR 2,1]) determina si el pin TXD va a ser utilizado como una entrada (TXDIR = 0) o una salida
(TXDIR = 1) en este modo de operacin.

Operacin con bucle

En la operacin con bucle la salida del transmisor va a la entrada del receptor. La seal de entrada Rx
se desconecta de la SCI
.

TRANSMISOR

RECEPTOR

Tx SEAL DE
SALIDA

RXD

Figure 13-23. Operacin con bucle (LOOPS = 1, RSRC = 0)

Habilite la operacin de bucle activando el bit de bucles y despeje el bit RSRC en el registro de control
SPI 1 (escena 1). El establecimiento del bit LOOPS desactiva el camino de la seal de entrada Rx al
receptor. Despejar el bit RSRC conecta la salida del transmisor a la entrada del receptor. Tanto el
transmisor como el receptor deben estar habilitados (TE = 1 y RE = 1).

Informacin de inicializacin
Inicializacin del reinicio
El estado de reinicio de cada bit individual se lista en la Seccin 13.3, "Mapa de memoria y los
registros", que detalla los registros y sus campos de bits. Todas las funciones especiales o modos que se
inicializan durante o justo despus del restablecimiento se describen en esta seccin.

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Chapter 13 Serial Communications Interface (S12SCIV2) Block Description

Operacin con interrupcin

System Level Interrupt Sources
Hay cinco fuentes de interrupcin que pueden generar una interrupcin de SCi en el ordenador.
Estn enlistados en la Tabla 13-14.
Table 13-14. Fuente de interrupcin de la SCI
Fuente de interrupcin

Bandera

Habilitacin local

Transmisor

TDRE

TIE

Transmisor

TC

TCIE

Receptor

RDRF

RIE

OR
Receptor

26

IDLE

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ILIE

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Chapter 13 Serial Communications Interface (S12SCIV2) Block

Description

Descripcin de interrupciones
El SCI solamente origina solicitudes de interrupcin. La siguiente es una descripcin de cmo el SCI
realiza una solicitud y cmo la MCU debe reconocer la solicitud. El vector de interrupcin offset y
nmero de interrupcin son chips dependientes. El SCI tiene una sola lnea de interrupcin (SCI de
interrupcin de la seal, alta operacin activa) y todas las alarmas.

Descripcin TDRE
La interrupcin TDRE se establece como alto cuando registro de desplazamiento recibe un byte
del registro de datos de la SCI. Una interrupcin TDRE indica que el registro de datos de
transmisin (SCI DRH / L) est vaco y que un nuevo byte se puede escribir en el SCI DRH / L
para transmisin.
Descripcin TC
La interrupcin TC esta fijada por el SCI cuando una transmisin se ha completado. Una
interrupcin TC indica que no hay transmisin en curso. La TC se fija como alto, cuando se
establece el indicador TDRE y no hay datos, prembulo, o ruptura del caracter que se est
transmitiendo. Cuando se establece la TC, el pin TXD est inactivo (1 lgico). La TC se borra
automticamente cuando los datos, prembulo, o ruptura permanecen en la cola y estn listos para
ser enviados.
Descripcin OR

La interrupcin RDRF se establece cuando los datos de los registros de desplazamiento se

transfieren a los datos de registro de la SCI. Una interrupcin RDRF indica que los datos
recibidos se han transferido al registro de datos SCI y que el byte ahora puede ser ledo por la
MCU. La interrupcin RDRF se elimina mediante la lectura de la situacin de registro 1 de la
SCI (SCISR 1) y luego la lectura de datos de registros bajos de la SCI (SDRL).
Descripcin OR
La interrupcin OR se establece cuando el software no puede leer los datos de registro de SCI
antes de que el registro de desplazamiento reciba la siguiente trama. Los datos recientemente
adquiridos en el registro de desplazamiento se perdern en este caso, pero los datos de los
registros de datos de SCI no se vern afectados. La interrupcin se elimina mediante la lectura
de la situacin de registro nico de la SCI (SCISR 1) y entonces la lectura de los datos de bajos
registros de la SCI (SDRL).

Descripcin IDLE
La interrupcin IDLE se establece cuando la lgica 10 1s consecutivos (si M = 0) o 11 1s
lgicos consecutivos (si M = 1) aparece en la entrada del receptor. Una vez que se borre el
IDLE, una trama vlida debe ajustar de nuevo la bandera RDRF ante un estado de reposo para
que pueda establecer el indicador de marcha en vaco.

Recuperacion desde el modo de espera

La solicitud de interrupcin SCI se puede utilizar para sacar a la CPU de modo de espera.

Freescale Semiconductor
Family

MC9S12C-Family / MC9S12GC27

Rev 01.24