Neurona:

El propsito del sistema es simular la sinapsis de un mdulo neuronal que posee

cuatro entradas en paralelo, en donde se espera una respuesta de un 1 lgico al
cumplirse que:
N

W nX n=S
n=1

La respuesta
un

deber ingresar a un comparador, si esta llegase a ser menor a

establecido, la respuesta final del sistema ser un cero, de lo contrario esta

ser un uno lgico.

En trminos generales la caja negra del sistema se ver de la siguiente manera:

El modelo del sistema en su totalidad ser el siguiente:

Se denotan las 4 entradas del sistema, en donde se iniciar el proceso de

multiplicacin de ambos pares de seales en un mdulo distinto, seguido a esto se
realizar el concatenado de:

Suma.
Comparacin.
Asignacin.
Salida final del sistema.

Se realiz un debido banco de pruebas, donde se probaron todas las respectivas

combinaciones de X 1 , X 2 ,W 1 y W 2 , lo anterior nos confirma que en un solo caso
se obtendr un 1 como una respuesta a la seal de salida:

Solamente cuando:
X 1=11
X 2=11
W 1=11
W 2=11
Se obtendr un valor lgico a la salida, esto debido a que en decimales:

W nX n=18> =15
n=1

Con lo anterior, se hubiese podido asignar una compuerta AND con 8 bits de
entradas, donde cada par de bits representaran las 4 entradas del sistema,
simplificando de manera considerable el trabajo realizado. Lo anterior se puede
verificar con la siguiente tabla de verdad:
X_11

X_10

X_21

X_20

W_11

W_10

W_21

W_20

0
0
..

Led_ou
t
0
1

Implementacin de cada mdulo:

Multiplicador:
El multiplicador de dos por dos bits, permite multiplicar dos variables, hasta
obtener una salida de cuatro bits. Este dispositivo posee la siguiente tabla de
verdad:

De este modo se tiene cada uno de los bits de salida:

X 3= ABCD

X 2= AC BD
X 1= AD BC

X 0 =BD
Se realiz el multiplicador utilizando la funcin producto de Verilog, se debieron
definir una par de entradas de dos bits, y una salida de 4 bits. Para realizar las
respectivas pruebas del sistema, se debi generar un banco de pruebas donde se
le variaran las entradas al mdulo, para de esta manera comparar la respuesta
dada por este, con el valor esperado segn la entrada.

Sumador:
Las salidas de ambos mdulos multiplicativos debern ser sumadas. El par de
entradas del sumador constan de caracteres numricos de 4 bits, siendo la suma
resultante, una salida de 5 bits. Se utiliz la funcin de adicin existente ya en
Verilog, este consta de un sumador completo, por lo que se incluir acarreo,
dndonos la salida correspondiente a la suma de ambas entradas.
Viendo el problema de manera general, siendo A y B las entradas del sumador,
siendo estas ltimas informaciones binarias de n bits:
A= A n1 A n2 .. A 2 A1 A 0
B=Bn1 Bn2 .. B2 B1 B 0
La adicin de A+B ser un proceso de n sumas parciales, donde se comienza por
los bits de menores pesos. Se debe comenzar con A 0 y B0 dando esto un S 0
y un bit de carrier

C0 , este ltimo ser el elemento integrante de la suma, en los

siguientes dos bits en orden ascendente de peso. Por lo anterior, el resultado de

todas las operaciones de suma incluir un acarreo Ci con cada suma S i , el

elemento de acarreo ser un factor integrante en los dos bits siguientes, y as

hasta terminar el proceso de suma:

S=C n1 S n1 S n2 .. S2 S 1 S0
Verilog utiliza sumadores completos en cadena, de forma que desde bit menos
significativo, hacia el bit ms significativo, el acarreo de entrada del bit i, est
conectado al acarreo de salida del bit j 1 . El primer bit requerir de un semisumador, los dems si requerirn un sumador completo.
Se prob el sumador implementado utilizando un banco de pruebas, donde se
debi realizar una variacin de ambas entradas, para verificar la salida del mismo:

Comparador:
Nuestro comparador debe realizar una discriminacin entre la salida que
obtenemos del sumador, con el valor de nuestro establecido. Para lograr lo
anterior, se debi utilizar condiciones para asignarle el respectivo valor a la salida
segn el caso. Si el valor dado por la salida de la suma, fuese mayor a 15, se
obtendr un 1 lgico, de lo contrario se asignar un cero. Lo ltimo sera asignar
la respectiva salida de un bit a la salida del sistema.

Implementacin en VERILOG:

Sumador:

Multiplicador:

Comparador:

Mdulo Neurona:

Bancos de pruebas:
Sumador_tb:

Se ingres una serie de entradas segn el tiempo, esto con el fin de ver el
resultado del mdulo en cada variacin de tiempo.

Comparador_tb:

Se debi utilizar el mtodo anterior para poder aadirle un bit en cada

tiempo a la entrada inicial del comparador, esto con el fin de evidenciar el
cambio realizado por este cuando es ingresada una entrada mayor a
1510 .

Multiplicador_tb:

En este caso se ingresaron todas las combinaciones de ambas entradas de

dos bits, verificndose la salida del sistema.
Neurona_tb: