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LES COMPOSANTS DE L'ELECTRONIQUE NUMERIQUE

----------------------------------------------------------------------------------------------------------------Les circuits numriques travaillent avec des signaux binaires c'est dire ne possdant que
deux tats dsigns le plus souvent par 0 et 1. ( Bas/Haut -Vrai /Faux - True /False ) Ce sont le plus
souvent des tensions que nous noterons V(0) et V(1) . Si V(1) >V(0) on dit que la logique est
positive.
Ces circuits effectuent sur ces signaux les oprations de base de l'algbre de Boole;
oprations ET OU et Complment. A ces oprations de base on ajoute en gnral les fonctions
incluant une inversion : NAND , NOR ainsi que le OU Exclusif XOR .
Les deux niveaux logiques n'ont pas de valeur dfinie de faon exacte mais acceptent une
certaine tolrance , par exemple un niveau est considr comme bas (zro ) s'il est infrieur 1 volt
et comme haut s'il est suprieur 2,5V . La largeur de la zone de tolrance ainsi que leur cart dfini
l'immunit au bruit des circuits .
La notion d'impdance d'entre n'est pas adapte aux circuits logiques , on parle plutt
d'entrance. C'est le courant d'entre ncessaire pour placer le circuit dans un tat logique donn. Ce
courant n'est pas forcment le mme pour les 2 niveaux , ni de mme signe.
Si pour imposer un niveau il faut extraire du courant l'entre du circuit (sens ngatif des
lectroniciens ) on parle de logique extraction de courant .
Si au contraire le courant d'entre est positif il s'agit d'une logique injection de courant .
La sortance n'est pas le courant disponible en sortie mais le nombre maximum d'entres que l'on
peut relier une sortie sans que son niveau ne sorte de la zone autorise .

LES FAMILLES LOGIQUES BIPOLAIRES

Une famille logique est un ensemble homogne de composants susceptible de matrialiser
les oprations logiques de base. La famille la plus ancienne mais aussi la plus simple est la logique
diodes.

LA LOGIQUE A DIODES
Les deux montages de base sont reproduits ci contre. A l'entre le niveau 0 correspond 0V
le niveau 1 5V .(logique positive ) Pour le circuit de gauche si l'une des entres A,B,C est au
niveau bas , la diode correspondante est conductrice et le
+5
OU
ET
point P se trouve au potentiel 0,7V que l'on peut considrer
R
comme un niveau bas . Le circuit obt donc la relation
A
A
B
B
P=ABC produit logique des 3 entres.
S
P
C
C
Sur le circuit de droite la sortie S est au niveau haut
R
4,3V si l'une des entres est porte +5V , c'est donc un OU
logique S=A+B+C.
Ces montages ont l'avantage d'autoriser un nombre quelconque d'entres mais ont de pitres
performances. Le niveau de sortie est dgrad par la chute de tension dans les diodes et il est
dconseill de placer plusieurs circuits en srie. Le ET est extraction de courant, le OU injection
de courant, Il est donc impossible d'associer les deux . De plus la fonction complment n'est pas
ralisable avec des diodes.
On notera qu'en logique ngative le rle des deux circuits est invers.

LA FAMILLE DTL
L'association d'un transistor avec l'un des deux circuits prcdents permet de raliser un
systme complet , c'est dire susceptible de matrialiser toutes les oprations boolennes .
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Lorsque les deux entres A et B sont au niveau haut 5V les 2 diodes

+5
NAND
sont bloques et T est satur par le courant circulant dans R1 et D3, le
DTL
R1
potentiel de sortie est donc nul. Si au contraire l'une (ou les 2 ) des entres
R2
est la masse (niveau bas ) , le point C est port 0,7V, la diode D3 est
C
A
D3
ncessaire sinon le transistor ne serai pas bloqu mais la limite de
B
conduction.T tant bloqu la sortie est au niveau haut via R2. L'ensemble
ralise donc la fonction NAND.
En utilisant le OU diodes on peut matrialiser de la mme faon un
NOR.
La famille DTL pratiquement disparu pour faire place la famille TTL .

FAMILLE TTL
Le schma de base est identique au prcdent mais les 3 diodes
constituent un transistor multi-metteur. Le circuit ci contre est un NAND
NAND
+5
DTL
2 entres.
R1
R2
Les deux diodes d'entre sont les
B E1
E2
E3
C
A
diodes base metteur du transistor, la
B
diode base collecteur est la diode D3 du
montage prcdent.
Ce montage de base prsente un
Structure TTL de
dfaut important qui est la dissymtrie de
base
sa rponse. En effet il existe toujours une
capacit parasite de sortie ; lors du passage de ltat 1 ltat 0
Transistor multi mett
cette dernire est dcharge trs vite par le courant du transistor, par
contre pour la transition inverse , le condensateur ne peut se recharger qua travers la rsistance ce
qui prend un temps de lordre de R2C .
Pour acclrer cette recharge on remplace la rsistance R2 par un transistor comme le
montre le schma ci contre. Ce montage est appel TOTEM POLE .
Si les entres A et B sont au niveau haut les transistors T2 et T3 sont saturs par le courant
circulant dans la rsistance R1 .T2 tant satur son collecteur se trouve au potentiel de son metteur
soit 0,7V ( cause de T3 ) , la sortie est 0 et T4 ne peut pas
R3
R2
conduire car il faudrait sur sa base une tension dau moins 1,4V (
R1
T4
cause de la diode D ) .
T1
Si lune des entres est au niveau bas T1 est satur, la
D
T2
A
tension sur son collecteur nulle ce qui bloque T2 et T3.Alors T4
T3
devient conducteur, la tension de sortie est de lordre de 4V ( cause
B
de la chute de tension dans la diode D et dans R3. Cest ce
Le totem ple
transistor T4 qui est charg de fournir le courant au condensateur de
sortie lors dune transition bas haut .
Le schma prcdent est celui de lun des NANDs du 7400N , premier reprsentant de la
famille TTL. ( schma de base modifi dans les circuits les plus rcents ) .
Cette famille est une logique extraction de courant .Le courant dentre est faible au
niveau haut (les diodes dentre sont bloques ) et dtermin par la valeur de R1 au niveau bas. Ce
courant I1(0) est typiquement de 1,6mA , cette valeur est appele charge TTL .
Le transistor T3 doit absorber le courant extrait des entres qui lui sont connectes. Son
gain est tel que sans lvation gnante du niveau 10 entres
peuvent tre attaques Les circuits de la famille TTL ont une
Vs
sortance de 10 .
N

La caractristique entre sortie dun 7400N est prsente ci

contre. Pour une tension dentre nulle la tension de sortie est
typiquement de 3,5V ,elle commence baisser pour une tension
dentre de 0,6V elle tombe 2V5 pour 1,2V ,puis chute ensuite
0,1V en moins de 200mV. Cette limite de 1,2V est rduite 1V
pour une temprature de 125.
On admet en gnral comme limite suprieure du niveau bas
0,8V .

3
LS

Ve
0,6

1,2

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La tension de sortie est de lordre de 0,1V pour une tension dentre suprieure 1,7V ,il est
prudent cependant de limiter 2,5V la limite infrieure du niveau haut.
Ve(0) <0,8V
Ve(1)>2,5V

Les diffrentes familles TTL

Le circuit prcdent fait partie de la srie dite normale N , dailleurs en voie de disparition.
Ces circuits exigent un courant dentre max de 1,6mA ,dissipent environ 10mW par Nand et ont un
temps de transit de 10nS .
Pour diminuer la consommation il faut augmenter les rsistances , en particulier R1 , mais
cest au dtriment de la vitesse. La famille LP (Low Power ) ainsi un courant dentre I(0) rduit
0,2mA et une consommation de 1mW seulement mais
Dfinition des temps de transit
un temps de transit de plus de 30nS .Cette famille
Entree
nexiste plus avec lapparition des familles MOS elle na
plus dintrt.
La diminution des rsistances namliore que
faiblement le temps de transit car celui ci est surtout
Sortie
limit par la saturation des transistors. Pour viter cette
saturation il suffit de placer en parallle sur la jonction
base collecteur des transistors une diode Schottky dont
tLH
tHL
le seuil de conduction est de 0,4V . La famille TTL-S
exploite la fois une baisse des rsistances et des transistors Schottky. Le courant dentre passe
alors 2mA , la consommation 20mW pour un temps de transit de 3nS.
Pour retrouver les 10nS de la famille N tout en rduisant la
Diode
consommation il est possible daugmenter les rsistances mais dviter la
Schottky
saturation avec des transistors Schottky. Cest la famille TTL-LS (Low
power Schottky ) laquelle font partie la grande majorit des circuits TTL
utiliss. Le courant dentre est dans ce cas de 0,4mA (Un quart de charge
TTL N) la consommation de 2mW et le temps de transit de 9,5nS. La
caractristique dentre dune porte LS est lgrement diffrente de celle
Transistor Schottky
dune porte N comme le montre la figure ci dessus.
De nombreuses amliorations ont t apportes aux circuits TTL , les familles ainsi
dveloppes sont en principe toutes compatibles entre elles .Le tableau ci dessous regroupe les
caractristiques les plus
Ie(0)
Ie(1)
Frquence de
Famille
Temps de
importantes
de
ces
mA
A
fonctionnement
transit
diverses familles.
max MHz
nS
74N
10
-1,6
40
35
74S
3
-2
50
125
Circuits
74LS
9,5
-0,4
20
45
spciaux
pour
74AS
1,5
-2,4
200
200
74ALS
4
-0,2
20
50
BUS
Dans les schmas complexes on appelle BUS un ou un ensemble de plusieurs conducteurs
auxquels sont connects de nombreuses entres ou sortie de circuits. Cette configuration nest
possible que si des conflits ne se produisent pas entre les
diverses sorties relies, pour les viter deux solutions sont
NAND
+5
envisageables.
O C

R1

Circuits collecteur ouvert ( OPEN COLLECTOR)

Lun des niveaux de sortie est dominant. Cest le
cas de circuits se terminant par un seul transistor (Figure ci
contre ) .Si plusieurs sorties sont relies une seule rsistance est
place entre ces sorties et le +5V .Le niveau de sortie nest haut
(5V) que si tous les transistors sont bloqus, un seul transistor

A
B

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conducteur force la sortie au zro. On a ralis un ET cbl .

Le niveau bas tant dominant est le niveau actif ,il est le plus souvent not 1., la logique est alors
ngative. On rencontre cette configuration dans le bus RS232 reliant deux ordinateurs .
Sortie trois tats ( Three State)
Les circuits possdent une entre supplmentaire de validation que lon peut
assimiler la commande dun interrupteur en srie avec la sortie dune porte classique .
Le commande de slection active au niveau bas (/CS) ou au
A
niveau haut (CE) ferme cet interrupteur. La sortie S peut se trouver
S
dans trois tats possibles 0 ou 1 lorsque le circuit est valid, (
interrupteur ferm ), ou haute impdance si linterrupteur est ouvert.
B
En TTL
une structure possible est la suivante : Deux
/CS
transistors et une diode ont t ajouts au schma de base.
Si /E=1 T0 est conducteur ce qui sature T1 donc bloque T2
et T3 , mais par la diode D la base de T4 est porte 0,6V tension insuffisante pour faire conduite
T4 et T5 en srie. Les deux transistors du
+5V push pull de sortie sont bloqus. La sortie
NAND TS
R3
est dans ltat haute impdance.
R2
Si au contraire /E=0 T0 est bloqu
R1
T4
, le montage fonctionne normalement et
T5
T1
effectue lopration NAND .
T2

T3

B
T0

Utilisation des portes TTL

dans
des
circuits
analogiques .

Notons dabord que les circuits TTL ne fonctionnent que dans des limites troites de tension
dalimentation 5V5% avec un maximum de 7V.
Ils sont souvent utiliss dans des schmas analogiques , monostables , oscillateurs
commande de LEDs etcDans ces montages on peut leur demander non seulement dabsorber du
courant par leur sortie , fonction pour laquelle ils ont t prvus , mais aussi den fournir. Pour prvoir
leur comportement dans ces conditions il faut tudier leur caractristique de sortie Vs=f(Is) .
Les courbes ci contre sont les caractristiques de sortie des diffrentes familles .On notera
que le courant de court circuit dune porte LS est de lordre de 15mA , 25 mA pour une TTL N .Une
diode lectroluminescente rouge place directement la sortie dune porte LS est parcourue par une
dizaine de milliampres, elle est par contre dtruite si la porte est une S ou AS .

Vs
3,5V

Is
N

AS

ALS

LS

- Is mA
0

15

25

120

70

Vs
+5
3V
LS

Is
S

Is mA

0,4
0

10

40

50

100

La figure ci dessous montre comment attaquer une LED avec une porte logique TTL le montage 1
n'est acceptable qu'avec une porte de la famille LS (10mA) ou N (20mA), il en est de mme du
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montage 3 ( un circuit N risque de surcharger la LED ) .Les montages 2 et 4 sont conseills ,surtout
le 4 ,dans ce cas le niveau de sortie reste compatible avec l'entre d'une porte aval. Malgr tout il
vaut
mieux
viter
d'utiliser
la
sortie
+5
comme niveau logique .
Note importante : Une
Attaque d'une LED par une porte TTL
330
+5
entre TTL laisse en
lair est quivalente
un niveau haut, mais il
vaut mieux placer entre
330
entre et +Vcc une
rsistance dont la valeur
3
4
1
2
peut tre quelconque,
valeur typique 15k.Pour
dfinir un niveau 0 il faut , soir cbler lentre la masse soit placer entre entre et masse une
rsistance telle que R.I(0) <0,8V soit au plus 500 en TTLN 2k en LS .

FAMILLE I2L
Cette famille qui est construite avec des transistors bipolaires n'a jamais t prsente sous
forme de circuits individuels mais seulement utilise dans la structure interne de circuits intgrs
complexes. Ce n'est pas une logique deux niveaux mais d'tats. L'tat 0 correspond un contact
ferm l'tat 1 un contact ouvert.
L'inverseur lmentaire est reprsent ci contre. La source de courant I0
est ralise avec un transistor PNP latral. . Si l'entre est court-circuite
Io
(niveau 0 ) le transistor est bloqu et la sortie sur le collecteur est en haute
impdance (Niveau 1) .Inversement si l'entre est laisse en l'air (Niveau 1) le
transistor est satur par I0 et court-circuite la sortie
NOR I2L
(Niveau 0) .Le montage est bien un inverseur.
Io
Le NOR est construit avec deux transistors en
parallle .
La sortie est un court circuit si l'un ou l'autre des transistors est satur
c'est dire que l'une ou l'autre des entres est en l'air. (niveau 1) Ce qui
correspond la table de vrit ci contre d'un
Io
NOR .
A
B
S
S=/(A+B)
0
0
1
La logique I2L est de moins en moins
1
0
0
utilise , elle laisse la place aux technologies MOS
0
1
0
plus performantes.
1
1
0

LA FAMILLE ECL (LOGIQUE A EMETTEURS COUPLES)

Cette famille t dveloppe essentiellement par MOTOROLA. C'est une famille rapide qui
exploite un tage diffrentiel 2 transistors ( Long Tail Pair ) prsentant l'avantage d'viter toute
saturation., la courbe de rponse est en effet une
+E
tangente hyperbolique .
Les circuits de la famille ECL prsentent
E
toujours
deux sorties complmentaires , le circuit
VC1 VC2
de base est le ET /NOR ci dessous .Pour
V1
V2
T2
T1
permettre la liaison entre plusieurs circuits sans
que les capacits parasites ne dgradent les
VC1
VC2
V1-V2
performances la sortie s'effectue grce deux
collecteur commun. De plus pour des raisons
Montage LTP
technologiques le montage est aliment entre 0
et -5,2 volts. Une alimentation classique 0 5V est possible au prix d'une lgre augmentation du
temps de transit. .
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Vout
-2
Vin

NOR

OR

A
-1,15V
B
-2

-5,2V
Les niveaux logiques sont trs diffrents de ceux de la TTL et proches l'un de l'autre. Les
temps de transit obtenus vont de 3nS pour la famille MECL II moins d'une nS pour la MECLIII.
Mais ces circuits consomment beaucoup d'nergie (50mW par porte pour la MECL III) et , n'ayant
jamais eu une grande diffusion , sont trs coteux.

LES FAMILLES LOGIQUES MOS

CIRCUITS LOGIQUES N MOS
Un transistor MOS canal N canal induit constitue un inverseur logique parfait. Pour une
tension de grille nulle ou infrieure la tension de seuil il est bloqu et la tension sur le drain , en
absence de charge extrieure , est gale la tension d'alimentation (pas de courant dans RD ) Pour
une tension de grille de 5V il est conducteur
+5V
et la tension sur le drain est faible , mais
IDS
surtout infrieure la tension de seuil. Ce
Vgs=5V
Rd
niveau de sortie constitue bien un niveau 0
pour l'tage suivant .
A
Droite de charge
Un des inconvnients de ce
montage
est la surface occupe par la
A
rsistance sur le circuit intgr. Surface
d'autant plus gnante que le MOS est petit
VDs
puisque un MOS petit correspond un
Vgs-Vs=3V
5V
courant faible donc une rsistance grande
Pour y remdier on remplace la rsistance
par un second MOS comme le montre le schma suivant.
La tension Vgs du MOS 2 est
VCC=5V
Ids
gale sa tension drain source et vaut
Vgs=5
(5V-VDS1 )
Pour dterminer le courant de ce MOS il
M2
suffit
donc
de
retourner
horizontalement
son
rseau
de
S
Vgs=4
caractristiques
(en rouge sur la figure ci contre ) .Pour
Vgs=3
chaque valeur de Vds1 on dtermine
M1
ainsi le VDS2=VGS2 de M2 et l'on reporte
le courant sur le rseau . Les points
V1
5V
Vds1
(bleus ) se placent sur une courbe qui
Vds2
est la charge non linaire de M1. Pour
V1=0 et V1=5V
les points de
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fonctionnement sont marqus en jaune sur la figure . Ce montage constitue bien un inverseur
logique .
Cet inverseur prsente l'avantage d'avoir
une impdance d'entre infinie ce qui simplifie
grandement les liaisons. Sur le mme principe en
associant plusieurs MOS il est trs facile de
concevoir des portes NOR ou NAND . Les MOS sont
en parallle pour le NOR et en srie pour le NAND .
Des fonctions plus complexes sont ralises
avec un nombre trs limit de composants , ceci en
grande partie cause de limpdance dentre et de
la facilit pour raliser des ET cbls. Le schma ci
dessous ralise la fonction OU exclusif avec
NOR et NAND N MOS
VCC=5V

VCC=5V

M2

M2

S=A+B

P=AB

+5V

seulement 5 MOS plus 2 pour constituer les

charges actives.(en rouge ) M1 et M2 effectuent
lopration /(A+B) qui est inverse par M5.
M3 M4 effectuent le NAND et un OU cbl est
ralis sur le drain de M5 , soit :
(A+B)./(AB)=(A+B).(/A+/B)=A/B+B/A=AB

M7

M6

(A+B).AB

A+B
M5
M1

M2

A
B

M4
AB

Les circuits logiques NMOS ont t utiliss pour

construire des circuits intgrs complexes, ils
prsentent linconvnient de dissiper de la
puissance (au niveau bas ) .Ils nont jamais t
fournis sous forme de botiers discrets .

M3
OU Exclusif N MOS

LES FAMILLES CMOS

Ce sont actuellement les familles les plus rpandues, elles ont remplac presque partout la
TTL .
+5V

+5V

ronP
P MOS

out

KP
out

in

+5

out

in
KN

N MOS

in

ronN

Substrat P

Caisson d'isolement

Le circuit de base est l'inverseur CMOS associant deux MOS canal induit N et P La figure
ci-dessus montre comment sont intgrs les deux MOS , le MOS N directement dans le substrat P,
le MOS P dans une inclusion N appele caisson d'isolement .
Ce circuit est un inverseur presque parfait de consommation nulle , en effet :.
Plaons un niveau 0 l'entre in .Le MOS N dont la tension grille est nulle est bloqu, par
contre le MOS P dont la source est au +5V a une tension grille source de -5V , il est conducteur (si sa
tension de seuil est suprieure 5V ) Tout se passe comme si la sortie tait relie au +5V via la
rsistance ron du MOS P .La sortie est au niveau logique 1 .

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Si au contraire le niveau d'entre est 5V , le MOS N est conducteur mais le MOS P dont grille
et source sont au mme potentiel est bloqu. La sortie est relie la masse par la rsistance ron du
MOS N.Le niveau de sortie est 0.
Mais dans l'un ou l'autre cas l'un des MOS est bloqu, l'alimentation 5V ne fournit donc
aucun courant .
En absence de charge extrieure les niveaux logiques de sortie sont rigoureusement 0 et
+Vcc La tension d'alimentation n'est pas
+5
+5
critique , elle doit seulement tre infrieure
Ialim
la tension de
Vout
claquage
des
CMOS
Vcc
MOS
et
suprieure

TTL
+5C
+5C
leur tension de
C
C
seuil.

Vin=0

Vin=+5V

Vin

En
Vcc/2
Vcc
ralit
la
consommation n'est nulle qu' la frquence zro. En effet lorsque le niveau de sortie monte +5V le
condensateur parasite de sortie se charge, il se dcharge lorsque la sortie revient au niveau bas .
Ainsi pour un signal rectangulaire en sortie une charge CVcc est transfre du +5V au zro
chaque priode .Ce qui quivaut un courant i =CVccf ou f est la frquence de travail . La
consommation d'une porte CMOS augmente donc avec la frquence laquelle elle commute, alors
que celle d'une porte TTL est pratiquement constante . Il existe ainsi une frquence F0 au dessus
de laquelle une porte TTL consomme moins qu'une porte CMOS .Cette frquence n'tait que de
quelques mgahertz il y a 20 ans ,elle dpasse maintenant les 100Mhz.
La caractristique de transfert d'un inverseur CMOS est beaucoup plus symtrique que celle
du circuit TTL correspondant . La transition haut - bas se produit trs brutalement pour une tension
d'entre voisine de Vcc/2 .(figure ci contre ) .
La technologie CMOS permet galement de construire des NAND ou NOR moindre cot .
Les schmas sont trs voisins de ceux rencontrs en logique N MOS
Pour le circuit
de
+Vcc
gauche
si l'une des deux
+Vcc
entres A ou B est au zro l'un
des deux MOS du bas est
A
bloqu alors que l'un des 2 du
haut est conducteur. La sortie
s
est au potentiel haut . C'est un
B
NAND .
A
Pour le circuit de droite
s
si l'une des entres est au 1
l'un des MOS du bas est
B
conducteur et l'un de ceux du
haut bloqu, la sortie est au
niveau bas , c'est un NOR .

NAND

Fo

NOR

Pour un inverseur CMOS la pente de la caractristique autour de Vcc/2 n'est pas trs grande
, pour l'augmenter et se rapprocher de l'inverseur parfait on associe en srie avec la sortie 3
inverseurs successifs.
+5V
On parle alors de
Vout
circuits buffriss , un
B termine en gnral
leur
nom (Exemple
out
in
CD4011B ) Le schma
de l'inverseur buffris
est donn ci contre .
Vin
La
caractristique
2,5V
5V
possde alors une
Inverseur Buffris
partie presque verticale
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pour une tension voisine de Vcc/2 .(Elle n'est rigoureusement gale Vcc/2 que si les MOS P et N
sont rigoureusement symtriques ).

LES FAMILLES CMOS

La famille 4000.
La premire famille CMOS a t mise sur le march en 1973 par RCA , ce sont les circuits
CD4xxx Ils sont peu performants , leur temps de transit tant suprieur 100nS ,mais ils acceptent
une alimentation entre 3 et 18V .Sous 5V leur courant maximal de sortie est de l'ordre de 0,5mA alors
qu'il est 10 fois plus grand sous 15V .Le Ron est voisin de 500 sous 5V .Un tel circuit accepte un
court circuit accidentel si l'alimentation est de 5V alors qu'il est dtruit si l'alimentation est de 15V .Le
CD4011 est le quadruple NAND qui rempli la mme fonction que le 7400 en TTL, mais attention le
brochage du botier n'est pas le mme.

+Vcc

+Vcc

La famille 74C

Trs
rapidement
aprs
RCA
NATIONAL
SEMICONDUCTORS
commercialise une famille de
performances identiques mais dont
le brochage est la mme que celui
Gnd
Gnd
7400
des botiers de la famille 74xx Ainsi
CD 4011
le 74C00 le mme botier que le
74LS00 mais les performances du 4011. Ces circuits comme ceux de la famille 4000 peuvent tre
aliments entre 3 18V .
Si les botiers 74C ont le mme
TTL LS
CMOS 4000
brochage
que ceux de la srie TTL , ils ne leur
En entre
Ie(0)
-0,4mA
0
sont
pas
quivalents ,le remplacement d'un
V1(0)
<0,8V
<2V
botier
74xx
par un 74Cxx n'est en gnral pas
Ie(1)
0
0
possible
car
le circuit MOS ne peut pas
V1(1)
>2,5V
>3,5V
dlivrer
ou
absorber
un courant suprieur
En sortie
IS(0)
+4mA
Ron1k
0,5mA,
il
est

peine
capable d'attaquer une
VS(0)
<0,4V
0
porte 74LS. .Le tableau suivant compare les
IS(1)
-10mA
Ron1k
niveaux et tensions des deux types de circuits
VS(1)
>2,5V
+5V
aliments sous 5V . Il est plus facile d'attaquer
un botier CMOS partir d'un TTL que l'inverse , bien que le niveau haut de sortie du TTL soit un peu
juste . Pour y remdier on ajoute souvent une rsistance de l'ordre de 15k entre la sortie et le +5V
(Figure ) .Inversement une sortie CMOS peut
+5
piloter au maximum une entre LS ; par scurit
TTL LS
1seul
R pull up
on peut utiliser deux botiers CMOSen parallle.
TTL

La famille 74HC

CMOS 4011

Liaison TTL

CMOS

0,4mA
CMOS 4011
Liaison

CMOS

TTL

Cette famille a t conue pour tre totalement compatible avec la TTL LS tour en conservant
l'impdance d'entre infinie des MOS. Cependant cela n'a t possible
Vs
qu'en restreignant la zone de tension d'alimentation, la famille 74HC ne
5V
HCT
fonctionne qu'entre 4,5 et 6V , le courant maximal de sortie (positif ) est de
4mA (sortance 10 pour la TTL LS ) , le Ron est de 40., le temps de
HC
transit 10nS et la frquence maximale de travail 45MHz. En entre la
caractristique est celle de la famille 74C ou 4000 (transition Vcc/2 )
Vin
alors que pour les circuits 74HCT cette transition est infrieure 1,5V
1,4 2,5
5V
pour augmenter encore la compatibilit avec la TTL .

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