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MULTIVIBRADORES II

Escuadra Galindo, Flor; Imn Jaramillo, Marie; Hurtado Centeno, Alonso.


Universidad Ricardo Palma - Per
Abstract In this experiment we will observe the
behavior of a biestable multivibrator when we
insert a square signal. The implemented system is
symmetric and we applied it two frequencies for
his respective observation, a 10KHz and 1KHz
signal, We can see the output signal and also the
condensators signal to see how they vary and we
observe that this two output signal are different,
we mean they vary according to the input
frequency.

Palabras claves Biestable, RS, D, T, JK., Flip-flop,


Discriminador.

I.

INTRODUCCIN

Multivibrador biestable
Un biestable, tambin llamado bscula (flipflop en ingls), es un multivibrador capaz de
permanecer en un estado determinado o en el
contrario durante un tiempo indefinido. El paso
de un estado a otro se realiza variando sus
entradas[1].
Cuando V1 se pone a conducir en el instante
t1 debido a un pulso positivo de tensin
aplicada (UCE1=0V). Este estado permanece
estable hasta que no llegue un pulso negativo
U1 al transistor V1 y lo ponga al corte.
Ahora el divisor de tensin R2, R4 quedar
sometido a la tensin UCE1=UB) y UBE2 se
har positiva. Entonces V2 se pondr a
conducir y UCE2 se reducir en el instante t2
prcticamente prcticamente a cero. Esto har
que tambin UBE1 se anule prcticamente y
que V1 quede al corte hasta que un nuevo
pulso positivo U1, lo vueleve a poner en
conduccin.
El multivibrador biestable proporciona una
seal de salida rectangular.
Posee dos estados estables. Para pasar del uno
al otro se precisa una seal de entrada
adecuada.[2]

Figura 1.- Multivibrador biestable con 2 entradas y


2 salidas.

El multivibrador biestable puede bascular de


una posicin estable a la otra mediante la
aplicacin de impulsos externos a las bases de
los transistores. Si cuando T1 esta cortando y
T2 saturado, aplicamos un impulso positivo a
la base de T1, ste se pone a conducir y hace
que se corte T2, con lo cual se ha pasado a la
otra posicin de equilibrio estable.
Un flip-flop es bsicamente un multivibrador
biestable, esto es un circuito que tiene dos
posiciones de equilibrio estable y que,
mediante la aplicacin de impulsos exteriores,
puede bascular de la una a la otra. El circuito
bsico de un flip-flop construdo con
componentes discreto est representado en la
figura 2 en la que se indican sus entradas y
salidas.
Si llamamos salida Q del discuto al colector de
T2, entonces el colector de T1 ser la salida
(Q complemento). Un impulso positivo
aplicado en la entrada S a la base de T1 pondr
un nivel bajo en Q y un nivel alto en , por lo
que esta entrada S se llama set o preset (puesta
a uno). Un impulso positivo aplicado en la
entrada R a la base de T2 pondr un nivel bajo
en Q y un nivel alto en , por lo que esta
entrada R se llama reset o clear (puesta a
cero).[3]

podr determinar el estado en el que quedara


la salida. Por eso, en las tablas de verdad, la
activacin de ambas entradas se contempla
como caso no deseado (N. D).

Figura 2.- El circuito bsico de un flip-flop

Dependiendo del tipo de dichas entradas los


biestables se dividen en:
Asncronos: slo tienen entradas de control. El
ms empleado es el biestable RS.
Sncronos: adems de las entradas de control
posee una entrada de sincronismo o de reloj. Si
las entradas de control dependen de la de
sincronismo se denominan sncronas y en caso
contrario asncronas. Por lo general, las
entradas de control asncronas prevalecen
sobre las sncronas.
La entrada de sincronismo puede ser activada
por nivel (alto o bajo) o por flanco (de subida o
de bajada). Dentro de los biestables sncronos
activados por nivel estn los tipos RS y D, y
dentro de los activos por flancos los tipos JK,
T y D.

Figura 3.- Cronograma del biestable RS

Biestable RS asncrono
Slo posee las entradas R y S. Se compone
internamente de dos puertas lgicas NO-Y
(NAND) o NO-O (NOR), segn se muestra en
la siguiente figura:

Biestable RS
Cronograma del biestable RS dispositivo de
almacenamiento temporal de dos estados (alto
y bajo), cuyas entradas principales, R y S, a las
que debe el nombre, permiten al ser activadas:
R: el borrado (reset en ingls), puesta a 0
nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel
alto de la salida
Si no se activa ninguna de las entradas, el
biestable permanece en el estado que posea
tras la ltima operacin de borrado o grabado.
En ningn caso deberan activarse ambas
entradas a la vez, ya que esto provoca que las
salidas directa (Q) y negada (Q') queden con el
mismo valor: a bajo, si la bscula est
construida con puertas NO-O (NOR), o a alto,
si con puertas NO-Y (NAND). El problema de
que ambas salidas queden al mismo estado est
en que al desactivar ambas entradas no se

Figura 4.- a) Biestables RS con puertas, c) NO-O,


NO-Y, b) y d) y smbolos normalizados respectivos.

Su tabla de verdad es la siguiente (Q representa


el estado actual de la salida y q el estado
anterior a la ltima activacin):
Tabla de verdad biestable RS
R S Q (NO-O) Q' (NO-Y)
0 0

N. D.

0 1

1 0

1 1

N. D.

N. D.= Estado no determinado


Tabla I.- Biestable RS asncrono

Biestable RS sncrono
Circuito Biestable RS sncrono a) y
esquema normalizado b).Adems de las
entradas R y S, posee una entrada C de
sincronismo cuya misin es la de permitir o no
el cambio de estado del biestable. En la
siguiente figura se muestra un ejemplo de un
biestable sncrono a partir de una asncrona,
junto con su esquema normalizado:

Figura 6.- Smbolos normalizados: Biestables D a)


activo por nivel alto y b) activo por flanco de
subida.

La ecuacin caracterstica del biestable D que


describe su comportamiento es:
(1)
Y su tabla de verdad:
Figura 5.- a) Circuito Biestable RS sncrono y b)
esquema normalizado

D Q Qsiguiente

Su tabla de verdad es la siguiente:


C R S Q (NO-O)
0 X X

N. D.

X=no importa
Tabla II.- Biestable RS sncrono

X 0

X 1

X=no importa
Tabla IV.- Biestable D

Esta bscula puede verse como una primitiva


lnea de retardo o una retencin de orden cero
(zero order hold en ingls), ya que los datos
que se introducen, se obtienen en la salida un
ciclo de reloj despus. Esta caracterstica es
aprovechada para sintetizar funciones de
procesamiento digital de seales (DSP en
ingls) mediante la transformada en z.
Biestable T

Biestable D

Dispositivo de almacenamiento temporal


de dos estados (alto y bajo), cuya salida
adquiere el valor de la entrada D cuando se
activa la entrada de sincronismo, C. En
funcin del modo de activacin de dicha
entrada de sincronismo, existen dos tipos
de biestables D:

Activo por nivel (alto o bajo), tambin


denominado registro o cerrojo (latch
en ingls).
Activo por flanco (de subida o de
bajada).

Figura 7.- Smbolo normalizado: Biestable T activo


por flanco de subida.

Dispositivo de almacenamiento temporal de


dos estados (alto y bajo). El biestable T cambia
de estado ("toggle" en ingls) cada vez que la
entrada de sincronismo o de reloj se dispara. Si
la entrada T est a nivel bajo, el biestable

retiene el nivel previo. Puede obtenerse al unir


las entradas de control de un biestable JK,
unin que se corresponde a la entrada T.
La ecuacin caracterstica del biestable T que
describe su comportamiento es:

La ecuacin caracterstica del biestable JK que


describe su comportamiento es:
(3)
Y su tabla de verdad es:

(2)

J K Q

Y la tabla de verdad:

Qsiguiente

T Q Qsiguiente
0

0
X=no importa

Tabla V.- De la ecuacin caracterstica del


biestable T
Biestable JK
Dispositivo de almacenamiento temporal de
dos estados (alto y bajo), cuyas entradas
principales, J y K, a las que debe el nombre,
permiten al ser activadas:

Tabla VI.- De la ecuacin caracterstica del


biestable JK

Una forma ms compacta de la tabla de verdad


es (Q representa el estado siguiente de la salida
en el prximo flanco de reloj y q el estado
actual):
J K Q

J: El grabado (set en ingls), puesta a 1


nivel alto de la salida.
K: El borrado (reset en ingls), puesta
a 0 nivel bajo de la salida.

0 0

0 1

1 0

1 1

Si no se activa ninguna de las entradas, el


biestable permanece en el estado que posea
tras la ltima operacin de borrado o grabado.
A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida
adquirir el estado contrario al que tena.

Tabla VII.- estado siguiente de la salida en el


prximo flanco de reloj

Biestable JK activo por flanco

Figura 9.- Smbolos normalizados: Biestables JK


activo a) por flanco de subida y b) por flanco de
bajada

Figura 8.- Cronograma de la bscula JK

Junto con las entradas J y K existe una entrada


C de sincronismo o de reloj cuya misin es la

de permitir el cambio de estado del biestable


cuando se produce un flanco de subida o de
bajada, segn sea su diseo. Su denominacin
en ingls es J-K Flip-Flop Edge-Triggered. De
acuerdo con la tabla de verdad, cuando las
entradas J y K estn a nivel lgico 1, a cada
flanco activo en la entrada de reloj, la salida
del biestable cambia de estado. A este modo de
funcionamiento se le denomina modo de
basculacin (toggle en ingls).

Biestable JK Maestro-Esclavo

Figura 10.- Smbolos normalizados: Biestable JK


Maestro-Esclavo a) activo por nivel alto y b) activo
por nivel bajo

Aunque an puede encontrarse en algunos


equipos, este tipo de biestable, denominado en
ingls J-K Flip-Flop Master-Slave, ha quedado
obsoleto ya que ha sido reemplazado por el
tipo anterior.
Su funcionamiento es similar al JK activo por
flanco: en el nivel alto (o bajo) se toman los
valores de las entradas J y K y en el flanco de
bajada (o de subida) se refleja en la salida.
Otra forma de expresar la tabla de verdad del
biestable JK es mediante la denominada tabla
de excitacin:
q Q J K
0
0
1
1

0 0 X
1 1 X
0 X 1
1 X 0

Tabla VIII.- Biestable JK

Siendo q el estado presente y Q el estado


siguiente. [4]

Discriminador ventana de amplitud

Comparadores de nivel
La parte central de un discriminador de
ventana la constituyen los comparadores
de nivel por lo que es importante saber la
manera cmo funcionan estos.
Un comparador analiza una seal de
voltaje en una entrada respecto a un
voltaje de referencia en la otra entrada. El
amplificador operacional de propsito
general se utiliza como sustituto de los CI
diseados
especficamente
para
aplicaciones de comparacin.
Desafortunadamente, el voltaje de salida
del amplificador operacional no cambia
con mucha velocidad. Adems su salida
cambia, entre los limites fijados por los
voltajes de saturacin, +Vsat y Vsat,
alrededor de 13 V. Por tanto, su salida
no puede alimentar dispositivos, como los
CI de lgica digital TTL, que requieren
niveles de voltaje entre 0 y +5 V. Estas
desventajas se eliminan con un circuito
integrado diseado especficamente para
actuar como comparador. Un dispositivo
de este tipo es el comparador 311.
Tanto el amplificador operacional de
propsito general como el comparador no
operan con propiedad si hay ruido en
cualquier entrada. Para resolver este
problema, se utiliza la retroalimentacin
positiva.
Obsrvese
que
la
retroalimentacin positiva no elimina el
ruido; pero, hace que el amplificador
operacional responda menos a l.

En la figura 11 se muestra el diagrama a


bloques del discriminador de ventana que se
construyo para la deteccin de espigas
(potencial de accin). El discriminador de
ventana se divide en 10 bloques que son:
1. Acondicionamiento de la seal.
2. Amplificacin o derivacin de la seal.
3. Control de niveles de referencia (alto y
bajo).
4. Visualizador de niveles
5. Comparador A (alto).
6. Comparador B (bajo).
7. Lgica digital (generador de pulsos
arriba y adentro).
8. Reloj del multiplexor.
9. Multiplexor.
10. Buffer.

Todos estos alimentados por una fuente de


voltaje regulada de 5V. [5]

Figura 13.- Entrada VT versus salida Vo a 100KHz

Figura 11.- Diagrama a bloques del discriminador


de ventana (discriminador de amplitud de dos
niveles) para la deteccin de los potenciales de
accin en la actividad elctrica neuronal.

II.

En la figura 13 podemos ver como varia la


salida con respecto a la entrada, y podemos
decir que la frecuencia influye en esto, ya
que las pendientes que posee la salida
pertenece a los condensadores que no
logran cargar rpido debido a la velocidad
de la frecuencia y que tambin la
frecuencia de salida es la mitad que el de la
entrada.

RESULTADOS

Figura 12.- Circuito astable

Al implementar el circuito de la figura 12


se pudo ver que es simtrico el sistema si
se parte por la mitad, en caso si se quisiera
hacer un anlisis, sera un poco ms simple
ya que solo sera cuestin de partirlo por la
mitad y analizarlo.

Figura 14.- Entrada VT versus salida VCT2 a


100KHz

En la figura 14 podemos ver como es el


proceso de carga del condensador, y
tambin como su curva es afectada, esto
puede deberse a los diodos que tiene el
circuito.

III.

CONCLUSIONES

El circuito multivibrador biestable


(estable en dos sentidos), se puede
hacer pasar de uno a otro estado de
servicio, por medio de impulsos de
entrada. Se necesitan dos impulsos
de entrada, para poder invertir el
circuito una vez en cada sentido.

Figura 15.- Entrada VT versus salida Vo a 1KHz

Como en la figura 15 la frecuencia de


entrada es 10 veces menor que el de la
figura 12, podemos ver que el proceso de
carga del condensador hace que ya no se
vea nada debido a que la frecuencia es
lenta comparada con la otra, pero todava
se mantiene que la frecuencia sigue siendo
la mitad que el de la entrada.

La relacin de frecuencia que existe


en un multivibrador biestable entre
la salida y la entrada es de , es
decir, la frecuencia de la seal de
salida es la mitad de la de la seal
de entrada.
La forma de onda de la salida
depende de la frecuencia, ya que
esta afecta tambin la carga y
descarga del condensador, a menor
frecuencia la onda de salida es
igual a la de la entrada pero con la
mitad de la frecuencia inicial.
El circuito multivibrador biestable
est
implementado
en
este
experimento
a
base
de
componentes
discretos,
pero
tambin existen multivibradores
biestables implementados en forma
de circuitos integrados, conocidos
como flip-flops.

Figura 16.- Entrada VT versus salida VCT2 a 1KHz

En la figura 16 podemos ver que el


condensador carga de una manera extraa,
parece mas una onda cuadrada, casi no se
nota debido a la lentitud de la frecuencia
pero se puede ver una ligera curva en la
parte de bajada de la seal y que tambin
existen unos picos en las partes centrales
de los dos estados de la seal, pero aun se
mantiene la frecuencia del sistema.

Este tipo de multivibradores


biestables se utiliza en los
microordenadores y en muchos
esquemas puede sustituirse la
accin de los diodos por la
introduccin de diodos Zener.
Este circuito se emplea como etapa
reductora, en circuitos contadores
electrnicos.

IV. REFERENCIAS
Libros:
-

[2] Wolfgang Mller: Electrotecnia de


potencia. Editoral: Reverte, pp 263

[3] Eduardo Santamara: Electrnica


digital y microprocesadores. Editorial:
ilustrada - Volumen 4 pp 109-110

Enlaces:
-

[1] y [4] Wikipedia [sede web] *.EE.UU:


Wikimedia Foundation, Inc. [actualizado
24 de setiembre 2009; acceso 2 de octubre
del 2009]. Biestable [aproximadamente 7
pantallas]. Disponible en:
http://es.wikipedia.org/wiki/Biestable

[5] Benemerita Universidad Autnoma de


Puebla [Sede web] * Mxico: Enrique Soto
Eguibar; Febrero del 2001 [acceso 4 de
octubre 2009]. Discriminador de ventana
[aproximadamente 20 pantallas].Disponible
en: http://www.fisio.buap.mx/online/Tesis/
tesisam/-samtesis.htm

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