INFORME PREVIO

CARACTERISTICA

CUADRATICA

1. OBJETIVO:
El estudio de circuitos de caracterstica cuadrtica, tericamente mediante
el diseo y simulacin de sus componentes, y experimentalmente a travs
de procedimientos para obtener la frecuencia de resonancia, ancho de
banda y caractersticas de la bobina.

2. FUNDAMENTO TEORICO:
Amplificador sintonizado de caracterstica cuadrtica ideal
El amplificador sintonizado a ser considerado primero usa un modelo
de transistor idealizado como el de la figura 2.1 con una caracterstica de
entrada lineal por partes. Se parece a un FET con punto de ruptura en el
voltaje umbral Vp, y donde las capacitancias de entrada, salida y de
realimentacin son ignoradas. El circuito de amplificador es mostrado en la
figura 2.2. En el lado de entrada, el transistor no presenta carga a las
fuentes de voltaje de excitacin y polarizacin, Vg1coswt y Vg0
respectivamente. Se supone que el transistor esta polarizado y excitado de
modo que ni se satura ni se invierte. La suposicin simplifica el modelo del
transistor considerablemente, ya que se requiere que la salida permanezca
dentro de la regin 0 Vds Vd max, 0 Id Id max. En el lado de salida del
amplificador, la bobina de choque de RF LCHK separa la corriente de drenaje
Id en el componente DC Id0, el cual viene de la batera, y los componentes
armnicos, los cuales fluyen a travs del capacitor de acoplo Ccpl. La
sintonizacin de L y C a la frecuencia de operacin 0 cortocircuita todas
menos la componente fundamental de corriente, la cual queda como la
nica para excitar la carga. Consecuentemente, el voltaje de drenaje Vds es
dominado por la componente de frecuencia fundamental adems de su
valor DC. En situaciones estacionarias no puede haber un voltaje DC a
travs de la bobina de choque LCHK, de esta forma el amplificador tiene una
componente DC de Vds que es igual al voltaje VDD de la batera. Debe
notarse que la polarizacin a travs de un conductor implica un voltaje de
drenajes, el cual oscila simtricamente arriba y abajo del voltaje de la
batera.

Figura 1. Modelo simplificado de gran seal de un FET. El transistor es polarizado y

excitado para permanecer dentro del rea de c donde 0 Vds Vd max, 0 Id Id max.

Figura 2. Amplificador sintonizado de caracterstica idealizada en la figura 1. La

sintonizacin en paralelo cortocircuita al segundo armnico y superiores de la
corriente de drenaje.

Eligiendo el tiempo de origen provee formas de onda simtricas de

corriente de drenaje y voltaje drenador-fuente, la expansin de Fourier
mantiene slo trminos de coseno. Se expresan como:

I d I d 0 I d 1 cos 0t I d 2 cos 20t I d 3 cos 30t ...

Vd Vd 0 Vd 1 cos 0t Vd 2 cos 20t Vd 3 cos 30t ...
Vd 0 Vd 1 cos 0t (sintonizacion en paralelo)
(1)
Los componentes de frecuencia fundamental de la corriente y el
voltaje estn 180 fuera de fase, lo cual es la razn para la convencin de
signos en la expansin de voltaje.
La ltima expresin de voltaje
simplificada incluye la sintonizacin en paralelo y la suposicin de mantener
el voltaje drenador-fuente en el rango 0<VdsVdmax. Las potencias de salida
del amplificador y de la correspondiente batera expresadas por los
coeficientes de Fourier son:

I d 1 Vd 1 1
I d 1Vd 1
2 2 2
Pbat I d 0Vd 0
Pout

(2)

La eficiencia es definida como la razn de la potencia de salida

entre la potencia de la batera:

Pout 1 I d 1 Vd 1

Pbat 2 I d 0 Vd 0
(3)

La potencia de batera transferida a la carga es perdida en el

transistor. Se expresa como:

Ptrans Pbat Pout 1 Pbat

(4)

Figura 3. Excitacin y carga del amplificador hasta la mxima potencia de salida en

operacin lineal llamada clase A. Parte b) y d) son caractersticas del transistor de
la figura 2.

En las amplificaciones lineales tradicionales, ambos voltaje y corriente

de drenaje son sinusoidales y proporcionales al voltaje sinusoidal de
excitacin de compuerta Vg1. Permaneciendo en la regin 0 < Vds, 0 < Id, las
amplitudes de corriente y voltaje sinusoidales deben ser menor o igual los
correspondientes valores DC, es decir Vd1 Vd0 e Id1 Id0. La igualdad en
ambas condiciones implica eficiencia mxima de acuerdo con la ecuacin
(4). Para obtener mxima potencia de salida del transistor, debe ser
excitado hasta sus lmites de voltaje y corriente mximos como las
condiciones en la figura 2.3. La amplitud de polarizacin Vg0 y de excitacin
Vg1 de entrada son elegidas en (a) y (b) para permitir al voltaje de entrada
variar en el rango de entrada donde el transistor es activo, comenzando
desde el voltaje umbral Vp y yendo hasta el voltaje que provee la mxima
corriente de drenaje. Si el transistor es especificado por los parmetros Vp,

Gm, Id max y Vdmax, el voltaje de polarizacin y excitacin de entrada se

convierte en:

Vg 0 Vg1 V p

I d max
Vg 0 Vg1 V p
Gm

Vg1

I d max
,
2Gm

Vg 0 V p

I d max
2Gm
(5)

Segn esto, la corriente DC de drenaje se convierte en la mitad de la

corriente mxima Id max y la corriente de drenaje permanece sinusoidal con
amplitud igual al valor DC, Id1 = Id0, como se indica en (c) de la figura. Para
obtener mximo voltaje de salida de excursin, (d) y (e) muestran que el
voltaje de la batera y la resistencia de carga deben ser elegidos segn:

Vd 0 Vbat

Vd max
,
2

RL

Vd max
I d max
(6)

La eficiencia y la potencia de salida correspondiente a estas

selecciones son:

Pout , A max
A max

I d max Vd max I d maxVd max

,
8
2 2 2 2

Pbat , A max Prat

I d maxVd max
4

1
2

(7)
La A en el subndice se refiere a la convencin comn de llamar a
un amplificador de potencia excitado linealmente como amplificador clase
A. Como se ve, su eficiencia mxima es 50%, de modo que la mitad de la
potencia de la batera se pierde por el calentamiento del transistor. En
situaciones prcticas debe verificarse que el transistor puede soportar el
calentamiento. Este es asumido bajo y la potencia relacionada con los
ratings del transistor Prat=VdmaxIdmax el cual es igual a Pbat,Amax es usado
como una referencia de normalizacin para las potencias.

Amplificador sintonizado en paralelo con FET de ley cuadrtica

Los detalles de cmo la potencia y eficiencia del amplificador
depende del ngulo de conduccin son gobernados por la forma de los
pulsos de corriente a travs de los transistores. Son de nuevo determinados
por las caractersticas de excitacin del dispositivo. Las caractersticas
lineales por tramos en el amplificador de abajo es una razonable primera
aproximacin al FET de potencia.

Figura 4. Modelo simplificado de ley cuadrtica en gran seal de un JFET. El

transistor es polarizado y excitado para permanecer en el rea de (c) donde 0 Vds
Vd max, 0 Id Id max.

Sin embargo, el FET de unin uniformemente dopado, que es

presentado en la mayora de libros de texto ejemplificando a toda la familia
de transistores FET, tiene una caracterstica de excitacin de ley cuadrtica
como se indica en la figura 2.4.b, donde Vp es el voltaje de
estrangulamiento.
Para hacer comparaciones, se desarrollan los
correspondientes
valores
promedios
y
componentes
armnicos,
introduciendo el ngulo de conduccin como una medicin para el periodo
donde el transistor conduce corriente. Expresada en la variable neutral de
la figura 2.5. obtenemos:

X p X 0 X1 :

cos

X p X0

2
X1

c X 1 cos t X 0 X k

y ( t )

0,

otros casos

cX cos t cos
2

2
1

X p X 0

X1

2 cos 1
2

2
p ... 1, 0,1, 2...
t 2 p

(8)
Valores promedio y componentes armnicos son entonces evaluados
a travs de:

cX 2 / 2

cX 2 3

y0 1 cos t cos dt 1
sin cos
2 / 2
2
2 4
4
cX 2 / 2

y1 1 cos t cos
/ 2
2

cos tdt

/2

/2

cX 12 3
1
3

sin sin cos

2
2 6
2
2

cX 2

cX 2 1
1

y2 1 cos t cos cos2tdt 1 sin sin 2

/ 2
2
4 3
24

cX 12

yn
cos t cos

/ 2
2

cos ntdt

n
n
(n 1)
(4 n 2 )sin (n 1)(n 2)sin cos 3n sin

2cX
2
2
2

n( n 2 1)( n 2 4)
donde n >2
2
1

(9)

Figura 5. Excitacin sinusoidal de una caracterstica de ley cuadrtica.

Los coeficientes de Fourier dados en la tabla I, donde estn

normalizados con respecto al valor pico de los pulsos. En el caso de ley
cuadrtica es dado por:

y p cX 1 cos
2

2
1

(10)

Tabla I

La tabla muestra:
y0/yp valor promedio normalizado (DC),
y1/yp componente
de
frecuencia
normalizada,
y2/yp segundo armnico normalizado, y
y3/yp tercer armnico normalizado.

fundamental

de y(t) como funcin del ngulo de conduccin . Las normalizaciones son

tomadas con respecto al valor pico yp.

Figura 6. Valores promedios y componentes armnicos normalizados para un tren

de pulsos desde una caracterstica de ley cuadrtica excitada sinusoidalmente.
Todos los componentes armnicos se vuelven el doble del valor promedio en el
lmite del impulso 0.

Adems de las entradas de tabla, la figura 2.6 muestra los

componentes armnicos y el valor promedio. La razn de dos entre los
componentes armnicos y el valor promedio es an observado en ngulos
de conduccin pequeos. En contraste a los casos previos, un ngulo de
conduccin de 360 an implica operaciones no lineales como las vistas en
la presencia de un segundo componente armnico. Sin embargo, no hay
componentes armnicos de rdenes mayores a dos como una consecuencia
de la caracterstica de ley cuadrtica.

Figura 7. Curvas del amplificador de ley cuadrtica sintonizado en paralelo

mostrando eficiencia , potencias de batera, de salida y del transistor. Las curvas
de potencia estn normalizadas con respecto a los ratings en Prat.

Con un dispositivo de ley cuadrtica, la eficiencia y las potencias

normalizadas de batera, de salida y del transistor tienen las formas de la
figura 2.7.

3. CUESTIONARIO:

1. Disear la red de polarizacin del gate determinando los valores

de RB y CB, tal que CB se cargue al valor pico de v1(t) (frecuencia
del generador = 1 MHz)

Figura A. Circuito para determinar la caracterstica cuadrtica.

Sea la entrada es:

v1 (t ) V1 cos 0t
Donde f0 = 1 MHz.
Para que se produzca el enclavamiento del FET:

RBCB ? T

2
0

VDC V1

Por lo tanto para que el condensador CB se cargue al valor pico de

v1(t):

RBCB ?

1
106 s
10 Hz
6

Adems el valor de RB debe ser grande:

RB 1 M
Entonces, el valor de CB debe ser:

CB ? 1012 F=1pF
Elegimos un valor de 100 veces:

CB 100pF

2. Determinar una expresin general v0(t).

bobina, QT alto y datos del FET.

Asumir datos de la

vGS
1 : n iL i D

V1

Figura B. Circuito equivalente en AC.

Se sabe que v0(t) depende de la relacin entre V1 y VP. Esta relacin

podemos resumirla en tres casos.

I)

V1 < VP /2 (trabajando en la zona cuadrtica)

vGS v1 (t ) VDC V1 cos wot VDC V1 cos wot V1

vGS V1 (cos wot 1)

v
iD I DSS 1 GS
VP

ID
ID
ID
ID

I DSS
VP

I DSS

V (cos wot 1)
1 1

VP

VP V1 V1 cos wo t

I DSS
2
2
V V1 2 VP V1 V1 cos wo t V1 cos 2 wo t
2 P

VP
I DSS

VP V1

VP
I DSS
2

2 VP V1 V1 cos wo t

VP V1
2

V1
(1 cos 2wo t )
2

2
2

V1
V
2 VP V1 V1 cos wo t 1 cos 2 wo t
2
2

VP
I D I o I1 cos wo t I 2 cos 2 wo t

Debido a la selectividad del tanque, basta la componente

fundamental:

I1

I
I'
1
N1 N 3
vo (t )

vo (t )

II)

2 I DSS
V p V1 V1
V p2

I'

N1
I1
N3

N1
I1 RL cos wo t
N3

N1 2 I DSS
V V1 V1 RL cos wo t

2 P
N 3 VP

V1 = VP/2 (trabajo en el lmite de la zona cuadrtica).

Segn el anlisis de la parte I: VP - V1 = V1

I1

2 I DSS
VP

vo (t )

(V1 )V1

VP

VP VP I DSS

2
2
2

N1
I1 RL cos wo t
N3

vo (t )

III)

2 I DSS

N1 I DSS

RL cos wo t
N 3 2

V1 > VP/2 (trabajo fuera de la zona cuadrtica).

VP V1

V1

cos 1

El tanque es selectivo (pasa slo la componente fundamental):

In
cos wo t I o I1 cos wo t I 2 cos 2wo t ...
n 0 I P

iD I P
Donde :

I o 1 4 sin 2 2 cos 2

2
IP
1 cos

sin 2 sin 4

I2 2 4
6
48

2
IP
1 Cos

2
I1 2 4 n sin n n 1 n 2 sin n cos n 3n sin n 2

2
2
2
IP

n
n

1
n

4
1

cos

El tanque es selectivo (pasa slo la componente

fundamental).
N
vo (t ) 1 I1 RL cos wo t
;
I P I DSS
N3

N
vo (t ) 1
N3

1
3

2 I DSS 4 sin 12 sin 3 cos

RL cos wo t
1 cos

3. Especificar los mtodos para determinar los parmetros

del FET(uno para determinar experimentalmente VP y el
otro para IDSS). Explicar en forma clara y concisa.
El procedimiento experimental es resumido a continuacin.
a) Determinacin de IDSS.-

I DSS

VGS

Figura C. Circuito para determinar IDSS experimentalmente.

Sntesis del procedimiento:

i.
ii.

Cortocircuito entre compuerta y fase: VGS = 0.

Aumentar VDD desde cero a valores positivos, cuidando de no
sobrepasar el voltaje de ruptura V(BR)GSS, hasta que ID alcance
su nivel de saturacin, esto es IDSS.

Resultados:

I DSS

b)

Vmeter

Determinacin de Vp.-

VGS 0

RD

 VGS

I DSS 0
Figura D. Circuito para determinar IDSS experimentalmente.

Sntesis del procedimiento:

i.
ii.

Alimentar el circuito con VDD = 15V.

Variar Vgg_var desde cero a valores negativos hasta que el
voltaje del multmetro se haga cero (Vmeter = 0), esto es IDSS =
0.

Resultados:

V p VGS

I D 0

4. SIMULACION DEL CIRCUITO:

La simulacin se hizo en Electronics Workbench 5.12, para lo cual se dibuj

el siguiente circuito:

Figura A.1. Circuito de caracterstica cuadrtica.

Los datos de la bobina roja son:

n = 3.2
Lp = 350H
Y teniendo en cuenta que el transformador usado es:

Figura A.2. Modelo de Transformador en Electronics Workbench.

Luego editamos los parmetros del transformador (en este caso n =

1/3.2 y Lp=Lm=350H):

Figura A.3. Parmetros del Transformador en Electronics Workbench.

Luego usamos el generador de funcin para alimentar el circuito con

una seal sinusoidal de 1V a 1MHz. La fuente +Vdd es de +15V. Luego
tenemos el siguiente resultado en el osciloscopio:

Figura A.4. Simulacin del circuito para V1 = 1V.