En la figura se presenta el smbolo lgico para el flip-flop tipo D;

slo tiene una entrada para datos y otra para el pulso de reloj CK.
Sin embrago, tiene dos salida Q y Q, como todos los flip-flops.
El nombre flip-flop D significa flip-flop de dato. En algunas
ocasiones tambin recibe el nombre de flip-flop de retardo debido a

que se suele emplear para retrasar, en un lapso equivalente a un

ciclo de reloj, la aparicin del dato en la salida Q. Este retardo,
de pocos nanosegundos, puede ser muy importante en aplicaciones
donde interviene muchos circuitos.

La cabeza de flecha (>) que est inmediatamente despus de la

entrada de reloj en la figura, indica que el FF es disparado por
flanco. En este caso, el flip-flop D es un FF disparado por flanco
ascendente, trmino que significa que el dato se transfiere desde la
entrada D hasta la salida Q cuando el pulso de reloj efecta una
transicin desde el estado BAJO hasta el ALTO. Se utiliza un pequeo
crculo para indicar que el FF se dispara cuando la transicin del
pulso de reloj se lleva a cabo en direccin opuesta; es decir, desde
ALTO hasta BAJO.

La
entrada
de
triangular. Esta

reloj
es
generalmente
dibuja
con
una
entrada
bscula
es
un
flip
flop
disparado
por
flanco

positivo. Esto significa que el flip flop cambia el valor de salida slo
cuando el reloj se encuentra en un flanco positivo (o ascendente de
reloj). Tambin hay un flanco negativo provocado flip flop, que cambia en
un flanco negativo del reloj (o descendente de reloj).
Notas

El interruptor verde es un interruptor de encendido / apagado

(similar a un interruptor de la luz de la habitacin). El
interruptor rojo es un interruptor momentneo (similar a un
interruptor de timbre de la puerta - normalmente apagado).

PR y CLR son entradas asncronas - que es la salida responde a stas

de entrada inmediatamente. Son bajos insumos activos. Haga clic en
sus respectivos interruptores verdes y observar.

es el estado previo de Q y Q

es el estado previo de Q.

PR presets la salida a 1 y CLR borra la salida a 0.

Tanto PR y CLR no puede ser baja, al mismo tiempo - la salida

no est definido.

Tanto con PR y CLR establece en alto, haga clic en D (verde), CLK

(rojo) y observar.
o

Q sigue D en el flanco
ambas PR y CLR son altos.

ascendente

de

CLK

slo

cuando

Cuando CLK sigue siendo baja (o alta es decir, sin transicin

de reloj), el cambio de la entrada D no afecta a la salida Q
(o Q es igual a Q 0, el estado anterior).

D es una entrada sncrona - es decir, la salida cambia

solamente en la presencia de borde de reloj (en este ejemplo,
un borde de reloj ascendente).

Al establecer tanto PR y CLR de alta, es idntica a una bsica tirn

D Flop sin estas seales de control 2.

Flip-flop T.
Existe otro tipo de flip-flop con una nica entrada (T). El
comportamiento de un flip-flop tipo T es equivalente al de un flip-flop
tipo J-K con sus entradas J y K unidas. De este modo, si la entrada T
presenta un nivel bajo 0 el dispositivo est en su modo de memoria, y
si la entrada T se encuentra a nivel alto 1 el dispositivo cambia de
estado, es decir la salida bascula. En la Figura 3-12 se aprecia este
comportamiento y el smbolo lgico.

Algunas versiones del flip-flop T operan bajo el control de los

pulsos del reloj, como lo muestra la figura 6.35a. En este caso,
el flip-flop alterna si T=1 cuando el reloj hace una transicin de
alto a bajo y conserva su estado actual si T=0 cuando el flipflop est controlado por el reloj.
El circuito equivalente del flip-flop T con reloj, es slo un flipflop JK con entradas J=K=T, y su entrada C es controlada por la
seal del reloj. La ecuacin caracterstica del flip-flop T con
reloj
se
puede
deducir
de
la
ecuacin
del flip-flop JK,
sustituyendo T por J y K de la manera siguiente:

Para T=0, la ecuacin caracterstica se reduce a Q* = Q, que es la

condicin

de

caracterstica
alternancia.

retencin,
es

Q*

mientras
,

que

que

para T=1,

representa

la

la

ecuacin

condicin

de