INSTITUTO TECNOLGICO SUPERIOR

DE SAN ANDRS TUXTLA

DIVISION DE INGENIERA MECATRNICA

ASIGNATURA:
ELECTRNICA DIGITAL

DOCENTE: JOS NGEL NIEVES VSQUEZ

UNIDAD 6

TEMA:
CIRCUITOS SECUENCIALES

INTEGRANTES:

CHONTAL ALEGRIA WILLIAM IVAN

LOPEZ DAMIAN ALFONSO ALEJANDRO
MERLIN TOTO SERGIO
PALAFOX LAGUNES CARMELO

FECHA: 3 DE JUNIO DE 2016

6.1- MAQUINAS MEALY Y MAQUINAS MOORE

INTRODUCCIN
Evento discreto: ocurrencia de una caracterstica en la evolucin de una seal (flanco de
subida, paso por un cierto nivel, pulso, llegada de un dato,).

Sistemas de eventos discretos: sistemas dinmicos que cambian de estado ante la ocurrencia
de eventos discretos. Generalmente el estado slo puede adquirir un conjunto discreto de valores
y puede serslo puede adquirir un conjunto discreto de valores y puede ser representado de
forma simblica en vez de numrica.

Tiempo continuo (sistemas asncronos) El estado del sistema puede cambiar en

cualquier instante ante la llegada de un evento. Ej.: accionamiento del interruptor.

Tiempo discreto (sistemas sncronos) Tiempo discreto (sistemas sncronos)

El estado del sistema slo cambia cada T sg en funcin del estado y entradas presentes
en esos instantes de tiempo. Evento: seal de reloj. Ppj Ej.: intermitente.

bien con un evento de sincronizacin -> validacin

CONCEPTO DE AUTMATA. MODELOS

MQUINAS DE MEALY Y MOORE

Las mquinas de Mealy y Moore son circuitos sncronos. Un circuito sncrono es un circuito
digital en el cual sus partes estn sincronizadas por una seal de reloj.
En un circuito sncrono ideal, cada cambio en los diferentes niveles lgicos es simultneo. Estas
transiciones se realizan despus de un cambio de nivel de una seal llamada reloj. Idealmente la
entrada a cada elemento de almacenamiento alcanza su valor final antes de que la siguiente seal
de reloj ocurra, por lo tanto el comportamiento de un circuito se puede predecir exactamente.
Se requiere se cierto retardo para cada operacin lgica, por lo que existe una mxima rapidez
en el que cada sistema sncrono puede responder. El anlisis de un diagrama de tiempos puede
darnos esta rapidez.
Una mquina de Mealy es una mquina de estados finita, donde las salidas estn determinadas
por el estado actual y la entrada. Esto significa que en el diagrama de estados se incluye una seal
de salida para cada arista de transicin. Por ejemplo, en la trayectoria de un estado 1 a un estado
2, si la entrada es cero la salida puede ser uno, y se debe poner sobre la arista la etiqueta 0/1.
En contraste, la salida de una mquina de estado finito Moore (mquina de Moore), depende
solo del estado actual y no depende de la entrada actual. Por lo tanto, los estados de una mquina
de Moore son la unin de los estados de la mquina de Mealy y el producto cartesiano de estos
estados y alfabeto de entrada (posibles entradas).
DEFINICIN FORMAL:
Una mquina de Moore se define como una tupla (secuencia finita) de 5{S, S, , T, G} que
consiste de:

Un conjunto finito de estados ( S )

Un conjunto finito llamado alfabeto de entrada ( S )
Un conjunto finito llamado alfabeto de salida ( )
Una funcin de transicin (T: S S S) que dirige a cada estado y a una entrada al
siguiente estado.
Una funcin de salida (G: S ) que dirige a cada estado al alfabeto de salida.

El nmero de estados en una mquina de Moore es mayor o igual al nmero de estados a su

correspondiente mquina de Mealy.
Una mquina de Mealy es una tupla de 6 (S, S 0, S, , T, G), que consiste de:

Un conjunto finito de estados ( S )

Un estado inicial S0 el cual es un elemento de (S)
Un conjunto finito llamado alfabeto de entrada ( S )
Un conjunto finito llamado alfabeto de salida ( )
Una funcin de transicin (T : S S S)
Una funcin de salida (G : S S )

MAQUINAS TIPO MOORE

MQUINAS TIPO MEALY

Para analizar un circuito secuencial complejo es usar una tabla de estados, ya que esta se pueden
observar fcilmente todas las combinaciones de entrada y salida simultneamente; de la tabla
mencionada se pueda desprender la ecuacin de gobierno de la mquina de estados. El circuito
de salida de una mquina Mealy es de tipo combinatorio, por ello la funcin de salida depende
del estado presente de las salidas de los flip-flops y no tiene que esperar el pulso de reloj para
producir la respuesta de salida (Z=Z(Q1,Q2...X,Y)).
Por lo anterior el diseo de una mquina de estado consiste en determinar los circuitos de entrada
y salida mostrados en el diagrama general. El diseo de Mquinas de estado tipo Moore es igual
al diseo de contadores sncronos.

6.2.- TEMPORIZADORES
INTRODUCCIN
En muchas ocasiones se hace necesario introducir un retardo entre dos fases de un proceso, que
de otra forma ocurriran simultneamente, es decir, retardar en algn punto el paso de una seal
a travs de un circuito.
Esta misin la realizan los temporizadores, que por s solos mereceran un estudio ms amplio,
debido a la gran variedad de tipos que existen. En la presente prctica estudiaremos los ms
elementales, aquellos que basan su funcionamiento en clulas RC.
A modo de ejemplo, citaremos la aplicacin de los temporizadores en alarmas electrnicas contra
intrusin para retardar la conexin un pequeo tiempo desde que se activan los sensores, con el
fin de dar tiempo a la desconexin cuando sta no es accesible antes de activar los sensores.
DESCRIPCION BASICA
En general, un temporizador se define como un elemento que media entre dos fases de un
proceso, de tal forma que la seal originada por la primera excita a la segunda una vez
transcurrido un tiempo previamente fijado.
Su representacin se puede apreciar en la Figura 27.la. Segn en qu momento se produzca el
retardo se dividen en tres grupos:
A la activacin, cuando una vez aparecida la seal de entrada retarda un tiempo t en reflejarse
dicha seal a la salida, su aplicacin al circuito se representa mediante la
Figura 27.lb.

A la desactivacin, cuando se retarda la desactivacin de la salida hasta un tiempo t despus de

extinguida la seal de activacin.
A la activacin desactivacin, cuando se combina la accin de un temporizador a la activacin
y otro a la desactivacin sobre la misma seal.
La representacin de los smbolos es la siguiente:
-A: Representa la seal de excitacin.
- t: El tiempo de retardo o temporizacin.
- [: Activacin de la seal de excitacin.
- !: Desactivacin de la seal de excitacin.
-At: Seal retardada un tiempo t.

Las formas de onda de cada uno de ellos, supuesta una seal cuadrada de excitacin, seran las
representadas en la Grfica 27.1
La temporizacin se aplica sobre seales que solamente presentan dos niveles perfecta mente
diferenciada, llamadas seales digitales, donde dichos niveles se llaman generalmente:
Nivel alto o nivel <<1>> al nivel superior de dichas seales.
Nivel bajo o nivel <<>> .al nivel inferior de dichas seales
Por lo expuesto, las seales de excitacin se tomarn como ausencia <<>> o presencia
<<1>> de un nivel de tensin de amplitud suficiente para excitar el circuito de la etapa
2, posterior al temporizador y su duracin se considerar en todos los casos superior al tiempo
t de temporizacin.
Existen multitud de temporizadores, empleando circuitos de una complejidad relativa, pero de
una precisin y margen de tiempos excelentes en la mayora de los casos, incluso se han diseado
circuitos integrados especficos para ser empleados como tales.
Cuando la precisin requerida no es muy elevada y el margen de ajuste de la temporizacin no
es muy amplio, se emplean los llamados temporizadores analgicos, que basan su
funcionamiento en la carga de un condensador a travs de una resistencia.
Si consideramos el circuito de la Figura 27.2 y el condensador inicialmente descargado, en el
momento de aplicar VA el condensador se comportar como un cortocircuito, por tanto, en el
instante de la conexin se cumplir que

A medida que transcurre el tiempo, el condensador ir adquiriendo una carga que se manifestar
en forma de d.d.p. entre sus placas. La velocidad con que el condensador se cargue depender
de su capacidad C y del valor de la resistencia de carga R. En funcin de estas magnitudes, se
define la llamada constante de tiempo (Tau, r) como
Cuya unidad es el segundo y es el tiempo que emplea C en adquirir el 63 por 100 de la tensin
que le falta para alcanzar el valor de la tensin de la fuente que le alimenta, pudindose
considerar totalmente cargado cuando han transcurrido 5r.

Una aproximacin a la curva de carga de un condensador se representa en la Grfica 27.3a,

donde se puede apreciar el incremento lineal de tensin en cada r, y cmo realmente no llega
nunca a estar totalmente cargado, ya que cada r queda un 37 por 100 de tensin residual que
siempre existir por pequeo que se haga. Lo expuesto hasta ahora es una aproximacin a la
curva real de carga que obedece a una funcin exponencial y cuya expresin es
La cual permite conocer la tensin en extremos del condensador en cada instante. La
representacin de la curva real de carga .del condensador se muestra en la Grfica 27.3b, donde
la asntota a VA indica que el condensador nunca est totalmente cargado.

Tanto en la aproximacin lineal como en la curva real, se puede observar que ~ tarda un
determinado tiempo en alcanzar un valor que se pueda considerar prcticamente igual a VA.
Este es el principio de los temporizadores analgicos.
FUNCIONAMIENTO
Para centrar la atencin, exclusivamente, en el efecto temporizador, tomaremos por sencillez un
interruptor, como activacin de la seal de entrada, y un rel, como circuito a excitar tras la
temporizacin.

CONSIDERACIONES GENERALES
Anteriormente se dijo que por sencillez tombamos un interruptor como seal de entrada y un
rel como etapa a excitar. En cada caso particular, tanto la seal de entrada como la etapa a
excitar presentarn caractersticas especficas y como tales habrn de ser tratadas; no obstante,
para el caso que nos ocupa en cuanto a la etapa de salida, se hace necesario hacer ciertas
consideraciones sobre los relevadores electro-magnticos o rels que son los empleados.
Un rel, bsicamente, est constituido por una bobina en cuyo interior se ha colocado como
ncleo un material capaz de imantarse. En presencia de un campo magntico.
Cuando dicho material, generalmente hierro dulce, se imanta, atrae a una palanca que pivota
sobre un soporte y que activa uno o varios contactos, que pueden ser normalmente abiertos o
normalmente cerrados. Al desaparecer la imantacin, la palanca vuelve a su posicin de reposo
forzada por la accin de un muelle. La Figura 27.8 muestra la estructura bsica de un rel y su
smbolo, donde la lnea a trazos representa el acoplamiento mecnico entre el rel propiamente
dicho y los contactos, que se representan en su condicin de reposo, es decir, desactivados. En
este caso, se han representado dos pares de contactos NC y otros dos NA, con un punto comn
entre cada contacto NC y NA.
Cuando la bobina es recorrida por una corriente elctrica genera un campo magntico
proporcional a la corriente que la recorre, se hace, pues, necesario aplicar una d.d.p. determinada
entre sus extremos para poder vencer la resistencia mecnica que ejerce el muelle. Ahora bien,
una vez activado el rel, si se disminuye la tensin aplicada y, por tanto, la corriente hasta un
valor sensiblemente inferior al de excitacin, el rel an continuar activado, ello es debido a la

llamada histresis magntica que se origina por la oposicin que presentan las partculas que
componen el ncleo a un cambio de orientacin.
En resumen, un rel se excita (o se arma como tambin se le llama), a una tensin superior a la
que se desarma. Adems, los fabricantes dan una tensin nominal superior a la de excitacin real,
con el fin de asegurar la excitacin en todos los casos.
Se han de tener en cuenta las circunstancias expuestas a la hora de disear temporizadores con
rels, debiendo proceder, en primer lugar, a estudiar las caractersticas concretas del rel a utilizar.

6.2.1- CIRCUITO 555 MODO MONOESTABLE

INTRODUCCION
Una vez ms surge un circuito integrado para cubrir un determinado nmero de aplicaciones
que se venan realizando con componentes discretos (transistores, resistencias, etc.), ste es el
NE555 o, generalmente, 555. Desarrollado inicialmente por la firma Signetics y construido
despus por otros muchos fabricantes, es un circuito integrado monoltico de bajo coste y
elevadas prestaciones, encontrando sus principales aplicaciones como multivibrador astable y
monoestable, conformador y /o detector de pulsos, etc. Tiene, en cualquiera de los casos, como
caractersticas principales la necesidad de muy pocos componentes auxiliares y la facilidad de
clculo y diseo de sus circuitos asociados. Por todo ello, encontr rpidamente gran aceptacin,
y ste es el motivo por el que merece ser estudiado de forma monogrfica.
DESCRIPCION BASICA
El C.I. 555 presenta varios tipos de encapsulado (Fig. 28.1): 8 patillas MINIDIP en plstico, cpsula
DIP de 14 patillas y encapsulado metlico T0-99 (estas dos ltimas prcticamente en desuso).
Su estructura interna simplificada se representa en el diagrama de bloques de .la Figura 28.2, donde se
indican, adems, las conexiones externas para acceder a cada .uno de ellos.

La misin de cada bloque es la siguiente:

Comparadores: Ofrecen a su salida dos estados perfectamente diferenciados (alto y bajo) en
funcin de las tensiones aplicadas a sus entradas (+ y ), de tal forma que
Si V (+) > V (-), la salida toma un nivel alto
Si V (+) < V (-), la salida toma un nivel bajo
No se contempla el caso V (+) = V (-), ya que una muy pequea variacin entre ambas hace que
la salida adopte el nivel determinado por el sentido de dicha variacin.
Biestable RS: Su funcionamiento responde al de cualquier biestable, ofreciendo dos estados
permanentes. En este caso presenta dos entradas de activacin: R y S y su alida Q obedece a la
Tabla 28.1.
Posee, adems, una entrada
adicional denominada RESET y
conectada a la patilla 4 que pone a
nivel
alto
la
salida
Q,
independientemente
de
los
niveles de R y de S, cuando en
dicha patilla existe un nivel bajo.

Descarga: Lo constituye un transistor que es gobernado por la salida del biestable y

que, como posteriormente veremos, sirve para ofrecer un camino de descarga al
condensador que determine la constante RC de temporizacin.

Inversor: Invierte el nivel de la salida Q del biestable (cambia un nivel alto a bajo y
viceversa). Su salida se conecta a la patilla 3 y constituye la salida del conjunto.

De forma conjunta, su comportamiento es como sigue:

Las tres resistencias R1, R2 y
R3 conectadas entre + Vcc y
masa,
ofrecen
valores
exactamente iguales (tpicos de
5 k!l), ya que su proceso de
implantacin es simultneo y
sometiendo idntico material a
un mismo proceso; ello
implica que entre sus puntos
de unin y masa existan
exactamente 2/3 Vcc y 1/3
Vcc, respectivamente.
El punto de unin de R1 y R2
est conectado a la entrada del comparador superior.

Mientras la entrada de umbral (patilla 6) est a un nivel inferior a 2/3 Vcc, la salida de dicho
comparador permanecer a nivel bajo. Cuando dicha tensin sea superada, la salida del
comparador pasar a nivel alto, con lo que Q adoptar un nivel alto y la salida (patilla 3) pasar
a nivel bajo.
Por otra parte, el transistor de descarga se encontrar directamente polarizado y en condiciones
de saturarse si el circuito asociado al colector lo polariza adecuadamente.
La entrada + del comparador inferior est conectada a un potencial de 1/3 Vcc Cuando 1'1:
tensin de disparo (patilla 2) cae por debajo de dicho valor, la salida del comparador acta sobre
la entrada S del biestable y su salida pasa a nivel bajo, el transistor de descarga pasa, por tanto, al
corte y la salida del circuito a nivel alto.
Independientemente de los niveles de las entradas umbral y disparo, si la entrada RESET (patilla
4) se conecta a un nivel inferior a 1 V, la salida Q pasa a nivel alto y la salida (patilla 3) se pone a
nivel bajo; el transistor de descarga se satura, mantenindose en ese estado mientras en dicha
entrada permanezca un nivel bajo.
COMO CARACTERSTICAS PRINCIPALES DEL 555 PODEMOS CITAR:
Su elevada estabilidad trmica: variacin del orden de 0,005 por 100/C.
Amplio margen de tensiones de alimentacin: entre 4,5 y 16 voltios (llegando a los 18 V para
algunas versiones).
Corriente de salida: hasta 200 mA, tanto entregada como absorbida, lo que, en muchos casos,
hace innecesario el empleo de circuitos exteriores para excitar a la carga, ya que sta se puede
conectar indistintamente entre la salida y masa o entre la salida y + Vcc, debiendo tener
presente nicamente que, en uno y otro caso, los niveles en la carga estn invertidos entre s.
Temporizaciones u oscilaciones: prcticamente independientes de la tensin de alimentacin.
FUNCIONAMIENTO
Estudiaremos tres circuitos tpicos de aplicacin del 555: multivibrador astable y monoestables
con salida normalmente alta y baja.
Multivibrador astable
El circuito de la Figura 28.3 muestra la disposicin necesaria para conseguir tal modo de
funcionamiento. La entrada de RESET (patilla 4) se conecta a + Vcc para evitar puestas a cero
accidentales de la salida. Por otra parte, la conexin de C no es estrictamente necesaria, pero
mejora el funcionamiento al derivar posibles ruidos inducidos en dicha entrada.
La resistencia equivalente R1 + R2 determina la constante de carga conjuntamente con C 1, R2
y C 1 la de descarga.
Al estar unidas las entradas de disparo y de umbral, estn sometidas a la misma tensin, de esta
forma, al conectar la alimentacin y supuesto C1 inicialmente descargado, ambos terminales
estn al potencial de masa; luego la salida (patilla 3) estar a nivel alto y el transistor de descarga
en corte. En estas circunstancias C se empezar a cargar a travs de R1 + R2; transcurrido un
tiempo determinado, en extremos de C1 la tensin ser igual

A 1/3 Vcc, con lo que la entrada S del biestable pasar a nivel bajo, pero su salida no conmutar
a nivel alto, mientras la entrada R no pasa a nivel alto, hecho que tendr lugar cuando la tensin
en extremos de C1 sea igual o superior a 1/3 Vcc En ese momento, la salida del biestable pasar
a nivel alto y las patillas 3 y 7 tomarn un nivel bajo.
Del modo ya conocido (vase Prctica 27) se llega a la conclusin de que el tiempo i,
(Grfica 28.1) necesario para que la tensin en extremos de C sea igual a 2/3 Vcc es

Transcurrido el tiempo t1, la patilla 7 se pone a potencial O y C1 comienza a descargarse a travs

de R2; inmediatamente la entrada R del biestable pasar a nivel bajo, pero no afectar a su salida,
por lo que continuar su descarga hasta que la tensin en sus extremos sea igual a 1/3 Vcc,
momento en el que la entrada S pasar a nivel alto y el biestable bascular, pasando la salida y el
terminal de descarga a nivel alto y estando en condiciones de iniciar un nuevo ciclo.

El tiempo t2 necesario para la descarga de C1 hasta 1/3 Vcc ser

Siendo, por tanto, la duracin de un ciclo y la frecuencia de oscilacin
De lo expuesto, se puede deducir, que la frecuencia de oscilacin es independiente de la tensin
de alimentacin, dentro de los mrgenes admisibles y la facilidad de diseo de un multivibrador
para una frecuencia determinada, con el solo hecho de fijar el valor de C1.

CONCLUSIN
El 555 es un circuito integrado que ofrece diversos modos de funcionamiento, mediante la
conexin adecuada de muy pocos componentes externos.
Sus principales aplicaciones son como multivibrador monoestable y estable.
Se pueden interconectar varios 555 en cascada cuando se desea activar circuitos de forma
secuencial u obtener temporizaciones elevadas.
6.2.2- CIRCUITO 555 MODO ASTABLE
INTRODUCCIN:

El 555 es un integrado muy til, pudiendo ser configurado en varias modalidades. Una de estas
modalidades es la del multivibrador astable, para lo cual el circuito oscila a una frecuencia y ciclo
de trabajo configurables mediante resistencias y condensadores externos. La versatilidad de este
integrado de tecnologa bipolar, es que las frecuencias y ciclos de trabajo resultantes, no
dependen de la fuente de alimentacin.
La circuitera interna del 555 segn National Semiconductors, es la siguiente:

El 555 puede operar a partir de 4.5V hasta 18V y puede manejar corrientes de salida de hasta
200 mA.
El diagrama de conexin es el siguiente:
Modo Estable del 555

A continuacin, se muestra el circuito para que el 555 funcione en modo estable:

La frecuencia, depende los valores de RA, RB y CT y se evala mediante la siguiente frmula:

Para que se cumpla esta expresin, el valor de RB debe ser menor de RA/2, sino el circuito no
puede oscilar, porque el voltaje en el pin 2 (TRIGGER) del 555 nunca alcanzara el nivel de
disparo (1/3 de Vcc).
En este circuito, el ciclo de trabajo depende de los valores de RA y RB y se calcula as:
En este circuito, no es posible alcanzar una onda simtrica pura. Lo que se puede hacer para
alcanzar una onda cuyo ciclo de trabajo sea lo ms cercano al 50%, RA debe ser una resistencia
mucho mayor al de RB.
Si se desea obtener ciclos de trabajo del 50%, se deben conectar dos diodos, tal como se muestra
en la siguiente figura:

El condensador Ct, se carga ahora solamente a travs de RA porque el diodo D1 cortocircuita a

la resistencia RB durante el tiempo de carga del condensador. La descarga de Ct se realiza a
travs de RB nicamente. En estas condiciones, el ciclo de trabajo del circuito est dado por:

As en este circuito, para obtener un ciclo de trabajo de 50%, RA debe ser igual a RB.Ahora,
para producir las distintas frecuencias, se deben escoger los condensadores apropiados:
Para 1 Hz escogemos un condensador de 100 F.
Para 10 Hz escogemos un condensador de 10 F.
Para 100 Hz escogemos un condensador de 1 F.
Para 1 KHz escogemos un condensador de 0.1 F.
Luego, los valores de las resistencias sern:
Estos son los resultados obtenidos en el laboratorio:
TEORICO

PRACTICO

FRECUENCIA

FRECUENCIA

CICLO DE TRABAJO

1 Hz

0.9Hz

"50%

10Hz

10.1Hz

"50%

100Hz

98Hz

"50%

1 KHz

1.09KHz

"50%

El ciclo de trabajo, en todo momento, se mantuvo estable y muy aproximado al 50%, esto
debido, a que las resistencias no eran exactamente iguales.
Otra configuracin alternativa para obtener un circuito de ciclo de trabajo del 50%, propuesto
por National Semiconductors es:

El circuito completo capaz de seleccionar entre las cuatro frecuencias distintas es el siguiente:

La parte del multivibrador, ya ha sido estudiada, entonces nos queda la parte que selecciona los
distintos condensadores. Para esto se utiliz un selector digital: el 4051B, el cual es un
Mux/Demux que puede manejar seales analgicas y cuyo funcionamiento est ampliamente
explicado en su datasheet incorporado al final de este informe.
Para seleccionar los datos, mediante este 4051, se utiliz un contador binario de cuatro bits, el
74LS161 el cual se limit a dos bits, mediante un inversor de la salida Q2 al reset del integrado.
Para la entrada de este integrado, se acondicion un pulsador libre de rebote, con dos compuertas
NOR, y un inversor. Entonces, siendo necesario slo cuatro compuertas: dos NOR y dos
inversores, se utiliz un solo integrado el 4001 que consiste en cuatro compuertas NOR.
Para mostrar qu frecuencia se estaba seleccionando, sin necesidad de medirla, se utiliz cuatro
monitores lgicos, consistentes en cuatro LEDS, interfasados mediante un Demux el 74LS138,
conectado al contador. As, cuando se seleccionaba una frecuencia distinta, se prenda un led
distinto.
CONCLUSIONES
El 555 es un integrado sumamente verstil, pudiendo ser configurado para trabajar en un rango
muy amplio de frecuencias y configurado correctamente, puede trabajar con ciclos de trabajo de
casi 0% al 100%.
Para aplicaciones que requieran de mayor precisin, una de las recomendaciones, es de utilizar
condensadores de tantalio, para as evitar las corrientes de fuga caractersticas de los
condensadores electrolticos.

6.3- FLIP FLOP

INTRODUCCIN
Uno de los elementos bsicos de memoria son los llamados Flip Flops. El estado de un flip flop
cambia por un cambio momentneo en sus entradas. Este cambio se denomina disparo (trigger).
En los latch bsicos definidos al comienzo (SR con compuertas NAND o NOR) se necesitaba
un disparo de entrada definido por un cambio de nivel. Este nivel debe regresar a su nivel inicial
antes de aplicar otro disparo. Los FF con reloj eran disparados por pulsos. La realimentacin
entre la circuitera combinacional y el elemento de memoria puede producir inestabilidad,
haciendo que el FF cambie varias veces durante la duracin de un pulso de reloj por lo que el
intervalo de tiempo desde la aplicacin del pulso hasta que ocurre la transicin de la salida es un
factor crtico que requiere un anlisis que va ms all de los requerimientos de este curso. Una
manera de resolver este problema es hacer que los FF sean sensitivos a la transicin del pulso
ms que a la duracin. Hay dos maneras de hacerlo y que dan origen a dos tipos de flip flops:
los flip flops maestro esclavo y los flip flops disparados por flanco.
En electrnica , un flip-flop o pestillo es un circuito que tiene dos estados estables y se puede
utilizar para almacenar informacin de estado. Un flip-flop es un multivibrador biestable . El
circuito puede ser hecho para cambiar el estado de las seales aplicadas a una o ms entradas de
control y tendr una o dos salidas. Es el elemento de almacenamiento bsico en lgica
secuencial . Flip-flops y pestillos son componentes fundamentales de la electrnica
digital sistemas utilizados en ordenadores, comunicaciones y muchos otros tipos de sistemas.
Flip-flops y los pestillos se utilizan como elementos de almacenamiento de datos. Un flip-flop
almacena un solo bit (dgito binario) de los datos; uno de sus dos estados representa un "uno" y
el otro representa un "cero". Tal almacenamiento de datos se puede utilizar para el
almacenamiento de estado , y un circuito de este tipo se describe como lgica secuencial . Cuando
se utiliza en una mquina de estado finito , la salida y el siguiente estado dependen no slo de su
entrada de corriente, sino tambin de su estado actual (y por lo tanto, las entradas
anteriores). Tambin se puede utilizar para el recuento de impulsos, y para la sincronizacin de
las seales de entrada cronometrados de forma variable a alguna seal de temporizacin de
referencia.
Flip-flop pueden ser simples (transparente u opaco) o velocidad de reloj (sncrona o disparado
por flanco). Aunque el trmino flip-flop se ha referido histricamente genricamente a la vez
simple y velocidad de reloj circuitos, en el uso moderno es comn a reservar el trminoflipflop exclusivamente para la discusin de los circuitos de velocidad de reloj; los sencillos son
comnmente llamados pestillos . [1] [2]
El uso de esta terminologa, un pestillo es sensible al nivel, mientras que un flip-flop es borde
sensible. Es decir, cuando un pestillo est activado se convierte en transparente, mientras que la
salida de un flip flop slo cambia en un solo tipo (en sentido positivo o negativo va) del borde
de reloj.

HISTORIA
El primer flip-flop electrnica fue inventado en 1918 por los fsicos britnicos William
Eccles y FW Jordan . Fue llamado inicialmente elcircuito de disparo Eccles-Jordan y consisti en dos
elementos activos ( tubos de vaco ). [5] el diseo se utiliz en el 1943 British Colossus
codebreaking ordenador y dichos circuitos y sus versiones transistorizados eran comunes en los
ordenadores, incluso despus de la introduccin de circuitos integrados , a pesar de los flip-flops
hechas de puertas lgicas tambin son comunes ahora. flip-flops Los primeros eran conocidos
diversamente como circuitos de disparo o multivibradores .
Segn PL Lindley, un ingeniero en los EE.UU. Jet Propulsion Laboratory , los tipos de flip-flop
detallan a continuacin (RS, D, T, JK) se examinaron por primera vez en un 1954 UCLA curso
sobre diseo por ordenador por Montgomery Phister, y luego aparecieron en su reserva Diseo
lgico de los ordenadores digitales. [9] [10] Lindley fue en el tiempo de trabajo en Hughes Aircraft bajo
Eldred Nelson, que haba acuado el trmino JK para un flip-flop que cambi estados cuando
ambas entradas estaban en (uno lgico " "). Los otros nombres fueron acuados por Phister. Se
diferencian ligeramente de algunas de las definiciones que figuran a continuacin. Lindley explica
que escuch la historia del flip-flop JK de Eldred Nelson, que es responsable de acuar el
trmino, mientras trabajaba en Hughes Aircraft . Flip-flops en el uso de Hughes en el momento
eran todos del tipo que lleg a ser conocido como JK. En el diseo de un sistema lgico, Nelson
asignado cartas a los flip-flop de las entradas de la siguiente manera: # 1: A & B, # 2: C & D, #
3: E & F, # 4: G & H, # 5: J & K. Nelson utiliza la notacin " j -input" y " k -input" en una
solicitud de patente presentada en 1953.
IMPLEMENTACIN
Chanclas pueden ser simples (transparente o asncrona) o velocidad de reloj (sncrona); los
transparentes son comnmente llamados pestillos. [1] La palabra pestillo se utiliza principalmente
para elementos de almacenamiento, mientras Aparatos sincronizados se describen como flipflops .
Simples chanclas pueden ser construidos en torno a un par de elementos de acoplamiento
cruzado inversoras: tubos de vaco , transistores bipolares , transistores de efecto de
campo , inversores , e invirtiendo puertas lgicas se han utilizado en los circuitos
prcticos. Aparatos sincronizados estn especialmente diseados para los sistemas
sincrnicos; tales dispositivos ignoran sus entradas, excepto en la transicin de una seal de reloj
utilizado (conocidos como fichar, latiendo, o efecto estroboscpico). Clocking hace que el flipflop, ya sea para cambiar o para conservar su seal de salida sobre la base de los valores de las
seales de entrada en la transicin. Algunos flip-flops cambian de salida en el levantamiento del
borde del reloj, otros en el flanco de bajada.

Desde las etapas de amplificacin elementales se inversora, dos etapas se pueden conectar en
serie (como una cascada) para formar el amplificador no inversor sea necesario. En esta
configuracin, cada amplificador puede ser considerada como una red de realimentacin
inversora activa para el otro amplificador inversor. Por lo tanto las dos etapas estn conectadas
en un bucle no inversora aunque el diagrama de circuito normalmente se dibuja como un par de
acoplamiento cruzado simtrico (tanto los dibujos se introducen inicialmente en la patente
Eccles-Jordan).
6.3.1- R-S
FLIP FLOP TIPO S-R
La operacin del FF S R disparado por flanco es similar a la operacin analizada anteriormente, con la
diferencia de que el cambio de estado se efecta en el flanco de bajada del pulso de reloj. El estado S=R=1
sigue siendo un estado prohibido. La tabla caracterstica resume el comportamiento del FF tipo S R
disparado por flanco negativo.

SR NAND pestillo

Un SR pestillo Se trata de un modelo alternativo del sencillo pestillo de SR que se construye

con NAND puertas lgicas . Set y reset ahora se convierten en seales de baja activos, que se
denota S y R , respectivamente. De lo contrario, el funcionamiento es idntico al de la latch
SR. Histricamente, SR -latches han sido predominante pesar de los inconvenientes de notacin
de los activos de bajo insumos.
6.3.2- J-K
FLIP FLOP TIPO J K

El flip-flop JK aumenta el comportamiento del flip-flop SR (J = Set, K = Restablecer) mediante

la interpretacin de la J = K = 1 condicin de "flip" o alternar comando. Especficamente, la
combinacin J = 1, K = 0 es un comando para establecer el flip-flop; la combinacin J = 0, K
= 1 es un comando para restablecer el flip-flop; y la combinacin J = K = 1 es un comando para
conmutar el flip-flop, es decir, cambiar su salida a el complemento lgico de su valor actual. J
Ajuste = K = 0 mantiene el estado actual. Para sintetizar un flip-flop D, basta con establecer K

igual al complemento de J. Del mismo modo, para sintetizar un flip-flop T, por lo tanto,
establecer K igual a J. El flip-flop JK es un flip-flop universal porque puede configurarse para
trabajar como un flip-flop SR, un flip-flop D, o un flip-flop T.
La ecuacin caracterstica del flip-flop JK es:

y la tabla de verdad correspondiente es:

Operacin de flip-flop JK [26]

tabla caracterstica

J K

Comentario

tabla de excitacin

Q prxima Q Q prxima

Comentario

J K

0 0 mantener un estado a

Ningn cambio 0 x

0 1

Reiniciar

Conjunto

1 x

1 0

conjunto

Reiniciar

x 1

1 1

palanca

Ningn cambio x 0

6.3.3- D
FLIP FLOP TIPO D
La operacin de un FF tipo D es mucho ms simple. Solo posee una entrada adems de la del
reloj. Se le denomina "data" y es muy til cuando queremos almacenar un dato de un bit (0 o
1). Si hay un 1 en la entrada D cuando se aplica el pulso de reloj la salida Q toma el valor de 1
(SET) y lo almacena. Si hay un 0 en la entrada D, cuando se aplica el pulso de reloj la salida
toma el valor de 0 (RESET) y lo almacena. El cambio en la salida del FF se efecta en el flanco
de bajada del reloj. La tabla caracterstica resume el comportamiento del FF tipo D disparado
por flanco negativo.

Este circuito consta de dos etapas implementadas por SR pestillos NAND . La etapa de entrada
(los dos pestillos de la izquierda) procesa las seales de reloj y de datos para asegurar seales de
entrada correctos para la etapa de salida (la brida a la derecha). Si el reloj es baja, tanto las seales
de salida de la etapa de entrada son altas, independientemente de la entrada de datos; el pestillo
de salida no se ve afectada y se almacena el estado anterior. Cuando los cambios de la seal de
reloj de baja a alta, slo uno de los voltajes de salida (en funcin de la seal de datos) pasa a nivel
bajo y sistemas / restablece el pestillo de salida: si D = 0, la salida inferior es bajo;si D = 1, la
salida superior llega a ser baja. Si la seal de reloj sigue permaneciendo alta, las salidas mantienen
sus estados independientemente de la entrada de datos y forzar la salida pestillo de permanecer
en el estado correspondiente como cero lgico de entrada (de la etapa de salida) permanece
activo mientras el reloj es alta. Por lo tanto la funcin del pestillo de salida es para almacenar los
datos slo cuando el reloj es baja.
El circuito est estrechamente relacionado con el pestillo cerrada D ya que tanto los circuitos
convierten los dos estados D de entrada (0 y 1) a dos combinaciones de entrada (01 y 10) para
la salida SR pestillo invirtiendo la seal de entrada de datos (tanto la divisin circuitos la seal D
solo en dos complementarios S y R seales). La diferencia es que en la cerrada D pestillo se
utilizan sencilla NAND puertas lgicas, mientras que en el D disparado por flanco positivo flipflop SR pestillos NAND se utilizan para este propsito. El papel de estos cierres es para
"bloquear" la produccin de baja tensin (un cero lgico) de salida activa; As, el flip-flop D
disparado por flanco positivo tambin puede ser pensado como un cerrojo D cerrada con
puertas de entrada cerrada.
6.3.4- T
FLIP FLOP TIPO T
Solo posee una entrada adems de la del reloj. Se le denomina "toggle". Si hay un 0 en la entrada
T, cuando se aplica el pulso de reloj la salida mantiene el valor del estado presente. Si hay un 1
se complementa La tabla caracterstica resume el comportamiento del FF tipo T disparado por
flanco negativo.
Para el caso de los FF disparados por flanco positivo la diferencia es que el cambio de estado
ocurre en la subida del pulso de reloj.
La diferencia bsica entre flip flops disparados por flanco y los disparados por nivel, analizados
en la gua anterior es que en los disparados por flanco los cambios se efectan en el frente de
bajada o en el de subida del pulso de reloj, y aunque las entradas cambien de valor durante la
duracin del pulso, no se efectan cambios hasta el siguiente pulso de reloj. En los flip flops
disparados por nivel en cambio el flip flop responde a los cambios de las entradas mientras el
pulso de reloj est en 1.
En cuanto a la representacin los FF disparados por nivel no poseen el smbolo > en la entrada
de reloj.

Si la entrada T es alta, el flip-flop T cambia de estado ( "alterna") cada vez que se estroboscpico
la entrada de reloj. Si la entrada T es bajo, el flip-flop mantiene el valor anterior. Este
comportamiento se describe por la caracterstica ecuacin :
(Ampliacin de la XOR operador)y se puede
describir en una tabla de verdad :

Operacin de flip-flop T [26]

tabla caracterstica

tabla de excitacin

Comentario

Comentario

estado de espera (sin CLK)

Ningn cambio

estado de espera (sin CLK)

Ningn cambio

palanca

Complemento

palanca

Complemento

Cuando T se mantiene alta, el conmutador biestable divide la frecuencia de reloj por dos; es
decir, si la frecuencia de reloj es 4 MHz, la frecuencia de salida obtenida desde el flip-flop
ser 2 MHz. Esta "divisin por" caracterstica tiene aplicacin en diversos tipos de

digitales contadores . AT flip-flop tambin puede ser construido usando un flip-flop JK (J

& K pasadores estn conectados entre s y actan como T) o un flip-flop D (T entrada XOR
Q anteriores unidades de la entrada D).
6.3.5 MAESTRO ESCLAVO
FLIP-FLOP MAESTRO-ESCLAVO
Un flip flop maestro-esclavo se construye con dos FF, uno sirve de maestro y otro de esclavo.
Durante la subida del pulso de reloj se habilita el maestro y se deshabilita el esclavo. La
informacin de entrada es transmitida hacia el FF maestro. Cuando el pulso baja nuevamente a
cero se deshabilita el maestro lo cual evita que lo afecten las entradas externas y se habilita el
esclavo. Entonces el esclavo pasa al el mismo estado del maestro. El comportamiento del flipflop maestro-esclavo que acaba de describirse hace que los cambios de estado coincidan con la
transicin del flanco negativo del pulso.
Un flip-flop D amo-esclavo se crea mediante la conexin de dos pestillos cerrados D en serie,
y la inversin de la habilitacinde entrada a uno de ellos. Se llama maestro-esclavo debido a que el
segundo pestillo en la serie slo cambia en respuesta a un cambio en la primera (maestro) el
pestillo.

Para un flanco positivo provocado maestro-esclavo flip-flop D, cuando la seal de reloj es baja
(0 lgico) el "permitir" que se ve por la primera o "maestro" D pestillo (la seal de reloj invertida)
es alto (1 lgico) . Esto permite que el pestillo de "maestro" para almacenar el valor de entrada
cuando las transiciones de la seal de reloj de baja a alta. Como la seal de reloj pasa a nivel alto
(0 a 1) la invertidos "activar" de la primera pestillo pasa a nivel bajo (1-0) y el valor visto en la
entrada para el pestillo principal est "bloqueado". Casi simultneamente, el doble invertida
"activar" de la segunda o "esclavo" D pestillo transiciones de bajo a alto (0 a 1) con la seal de
reloj. Esto permite que la seal capturada en el flanco de subida del reloj por el ahora
"bloqueado" cerrojo maestro para pasar a travs del pestillo de "esclavo". Cuando la seal de
reloj vuelve a la baja (1 a 0), la salida del cerrojo "esclavo" est "bloqueada", y el valor visto en

el ltimo flanco de subida del reloj se lleva a cabo mientras el pestillo "maestro" comienza a
aceptar nueva valores en preparacin para el siguiente flanco de subida del reloj.

Al eliminar el inversor ms a la izquierda en el circuito al lado, una de tipo flip-flop que destella
en el flanco de bajada de una seal de reloj puede ser obtenida. Esto tiene una tabla de verdad de
esta manera:

6.4- DIAGRAMAS DE ECUACIONES DE ESTADO

INTRODUCCIN
Un circuito secuencial puede ser descrito mediante una tabla de estado, un diagrama de estado
o mediante las ecuaciones de estado. En el primer caso se presenta la informacin en forma
tabular, en el segundo en forma grfica y en las ecuaciones de estado se presenta la informacin
que describe el comportamiento del sistema secuencial en forma algebraica.
En el presente artculo se describe un sistema secuencial mediante sus ecuaciones de estado, se
disea el mismo utilizando flip-flops JK para ser implementado en el laboratorio utilizando el
mdulo DIGI-BOARD2 disponible en la universidad Santiago de Cali.
TEORA GENERAL DEL CIRCUITO SECUENCIAL SINCRNICO
La diferencia fundamental entre un circuito combinatorio y un circuito secuencial consiste en
que en el primero las seales de salida en un momento dado del tiempo dependen solamente de
los valores que tengan las seales de entrada al circuito combinacional en ese mismo momento
del tiempo.

Por el contrario, en un circuito secuencial los valores que presentan las salidas del circuito en un
momento dado del tiempo dependen no solamente de los valores de las entradas en ese
momento, sino tambin de los valores que han tenido dichas entradas en instantes anteriores en
el tiempo.
Debido a lo anterior, adicionalmente a la lgica combinatoria debe haber elementos de memoria
que recuerden los valores pasados de las seales de entrada al mismo. En la figura 1 se muestra
el diagrama funcional general de un circuito secuencial sincrnico.
En esta figura se ha representado un circuito secuencial sincrnico con n entradas, m salidas y
tres elementos de memoria o flip-flops: A, B y C.
Los pulsos de reloj se aplican simultneamente a todas las entradas de reloj de los flipflops que
tenga el circuito de forma tal que estos cambiarn de estado en sincronismo con dichos pulsos,
esto es, cuando ocurran los flancos de los pulsos de reloj a los cuales son sensibles los flip-flops.
A, B y C no son ms que las salidas de los flip-flops, y JA, KA.Kc las entradas de excitacin
de los mismos si disponemos de flip-flops JK.
El estado peresente en el circuito secuencial no es ms que el conjunto de estados individuales
de cada uno de los flip-flops. Esto es, el estado 101 del circuito secuencial es aquel estado en que
el flip-flop A se encuentra en el estado 1, el flip-flop B en 0 y el flip-flop C en el estado 1.
De acuerdo con lo anterior, el nmero de estados que puede tener un circuito secuencial es igual
a 2, donde r es el nmero de flip-flops que posee dicho circuito. En el esquema de la figura 1, el
circuito tendra 8 estados posibles.
Como las salidas de una lgica combinacional dependen de las entradas a la misma, analizando
la figura 1 se puede plantear que en un circuito secuencial se cumple que las salidas del mismo
son funcines de A,B,C,X1,X2,Xn esto es:
SALIDAS = F1 (ESTADO PRESENTE, ENTRADAS)
La relacin anterior plantea que el valor en que se encuentra una salida cualquiera de un circuito
secuencial en un momento dado depende no solamente de los valores que tengan las seales de
entrada en ese momento, sino tambin del estado presente en el circuito secuencial. Se debe
observar que el estado presente en un circuito secuencial depende de cmo lleg el circuito a ese
estado, es decir de valores anteriores en las seales de entrada al mismo.
Similarmente se puede plantear una relacin similar para las funciones de excitacin de
los flip-flops.
FUNCIONES DE EXCITACIN = F (ESTADO PRESENTE, ENTRADAS)
Como los valores que tengan las funciones de excitacin de los flip-flops en el momento de
ocurrir un pulso de reloj cualquiera determinan el estado siguiente de cada uno de los flip-flops,
es decir, el estado despus de la ocurrencia del pulso de reloj, se puede plantear una dependencia
similar para el estado siguiente del circuito.

ESTADO SIGUIENTE = F2 (ESTADO PRESENTE, ENTRADAS)

En la figura 2 se ilustra lo anteriormente expuesto. El estado presente es el estado que tiene el
circuito antes y en el momento de ocurrir un pulso de reloj n y el estado siguiente es el estado
despus de ocurrir dicho pulso. En esta figura se ha supuesto que los flip-flops son sensibles a
los flancos negativos de los pulsos de reloj.

De lo anterior se desprende que el tiempo mnimo que dura un estado en un circuito secuencial
es igual a un perodo de los pulsos de reloj. Se plantea que es un tiempo mnimo pus
eventualmente el circuito puede permanecer en el mismo estado por varios perodos hasta que
sea obligado a cambiar de estado al cambiar el valor de alguna seal de entrada.
ECUACIONES DE ESTADO
Un circuito secuencial queda completamente determinado si en cada estado presente en que se
encuentre se conoce.
1. Los valores de las seales de salida del circuito y
2. El estado siguiente al cual pasa el circuito cuando ocurra un pulso de reloj.
Como el estado del circuito secuencial es el conjunto de estados de los flip-flops individuales,
para conocer el estado siguiente del circuito se debe conocer el estado siguiente de cada uno de
los flip-flops.
Una ecuacin de estado es una expresin algebraica que proporciona el estado siguiente de un
flip-flop particular en funcin del estado presente en un circuito secuencial y de los valores que
tengan las seales de entrada al mismo.
El lado izquierdo de la ecuacin denota el estado siguiente y el lado derecho es una funcin de
Boole que evaluada produce el valor del estado siguiente del flip-flop.
Por ejemplo, la ecuacin de estado A(t+1) = xAB + xAB es la ecuacin de estado del flipflop A de un circuito secuencial con dos flip-flops A y B y una sola seal de entrada: x.
La ecuacin anterior nos dice que el estado siguiente del flip-flop A, A(t+1), es 1 si:
1. el estado presente en el circuito es el estado 01 y x=0,
2. el estado presente en el circuito es el estado 00 y x=1.

6.5- CIRCUITOS SNCRONOS Y ASNCRONOS

CIRCUITOS SECUENCIALES
Combinacional: las salidas dependen de las entradas
Secuencial: las salidas dependen de las entradas y de valores anteriores de determinadas salidas
( ed. depende de la vida pasada del circuito)

Los circuitos secuenciales pueden ser:

Asncronos: no dependen de ninguna seal de reloj
Sncronos: dependen de un reloj
Las clulas bsicas de los circuitos secuenciales son los biestables los cuales pueden ser:
Asncronos: no dependen de ninguna seal de reloj
Sncronos: dependen de un reloj
Activos por nivel
Activos por flanco _ Flip-Flops
Los ms utilizados son:
RS
JK
D
T
etc

BIESTABLES ASNCRONOS
Compuestos por bsculas JK con J=K=1 (bsculas T) de forma que la entrada de reloj
entra en la primera bscula (bit de menor peso) y el reloj del resto de las bsculas es la
salida Q de la bscula anterior.
Esto provoca el sentido asncrono del contador, ya que cuando entra el impulso de reloj
a la primera bscula esta empieza a bascular, pero la siguiente no bascular hasta que no
lo haya hecho la anterior.
Este efecto provoca una reaccin que se va aadiendo de bscula a bscula y por lo tanto
el tiempo de cambio de un estado al otro puede ser el resultado de acumular los tiempos
de transicin del nmero de bsculas que intervienen en dicho cambio.
Suponemos que los biestables J-K usados son los que se disparan con la bajada del pulso
de reloj.

CONTADORES DE DIFERENTES BASES Y DIVISORES DE FRECUENCIA

Hay dos formas de implementar contadores binarios de diferentes bases:
1. Resetear todo el contador cuando el nmero binario al que llega contando es el de la base
que se quiere conseguir.

 Ello provoca la puesta a cero del contador y el inicio de un nuevo ciclo.(clear)

2. Poner a 1 todas las bsculas del contador mediante el Preset cuando se llega al nmero
de la base al que se quiere llegar menos 1 (base-1).
Ello provoca que el contador llega al mximo de su capacidad de cuenta y de esta
manera con el siguiente impulso de reloj se provoca su puesta a 0 y consiguiente
inicio de ciclo de cuenta. (preset)

La implementacin de divisores de frecuencia bsicamente consiste en implementar

contadores cuya base ser el nmero por el que se quiere dividir la frecuencia.

BIESTABLE RS NOR:

BIESTABLE RS NOR:

BIESTABLE RS NAND:

BIESTABLE JK:

tabla de verdad

BIESTABLE JK:

Contadores de diferentes bases y divisores de frecuencia

Hay dos formas de implementar contadores binarios de diferentes bases:
1. Resetear todo el contador cuando el nmero binario al que llega contando es el de la base
que se quiere conseguir.
Ello provoca la puesta a cero del contador y el inicio de un nuevo ciclo.(clear)
2. Poner a 1 todas las bsculas del contador mediante el Preset cuando se llega al nmero
de la base al que se quiere llegar menos 1 (base-1).
Ello provoca que el contador llega al mximo de su capacidad de cuenta y de esta
manera con el siguiente impulso de reloj se provoca su puesta a 0 y consiguiente
inicio de ciclo de cuenta. (preset).
La implementacin de divisores de frecuencia bsicamente consiste en implementar contadores
cuya base ser el nmero por el que se quiere dividir la frecuencia.

6.6- CIRCUITOS SECUENCIALES BSICO

INTRODUCCIN
Con este captulo comenzamos una andadura importante en este mundillo de los sistemas
binarios ya que aprenderemos un concepto nuevo: la memorizacin de un bit. Cuando en las
prcticas montes el circuito comprobars la sencillez de su funcionamiento.
En este momento ests capacitado para solucionar cualquier sistema en el que el nivel lgico de
las salidas dependa exclusivamente de los estados de las entradas. Dicho de otra manera: la salida
es funcin de la combinacin de entradas. Pero con las herramientas que hemos aprendido a
usar en el desarrollo de circuitos combinacionales no podemos construir circuitos cuya salida sea
distinta para combinaciones de entradas iguales.
IMPLEMENTACIN DE CIRCUITOS BIESTABLES
Conceptos bsicos: circuito secuencial, realimentacin, sincronismo por nivel/flanco, entradas
asncronas (clear, reset, preset, set), biestable, parmetros temporales de los biestables, biestables
D, clock enable, output enable, estado de alta impedancia.
En los sistemas secuenciales la salida Z en un determinado instante de tiempo t i
depende de X en ese mismo instante de tiempo t y en todos los instantes temporales
anteriores. Para ello es necesario que el sistema disponga de elementos de memoria que le
permitan recordar la situacin en que se encuentra (estado).
Como un sistema secuencial es finito, tiene una capacidad de memoria finita y un conjunto finito
de estados posibles _ mquina finita de estados (FSM: finite state machine).

TIPOS DE SISTEMAS SECUENCIALES:

Asncronos: pueden cambiar de estado en cualquier instante de tiempo en funcin de

cambios en las seales de entrada.

Sncronos: slo pueden cambiar de estado en determinados instantes de tiempo, es

decir, estn sincronizados con una seal de reloj (Clk). El sistema slo hace caso de
las entradas en los instantes de sincronismo.

TIPOS DE SNCRONOS
Sincronismo por nivel (alto o bajo): el sistema hace caso de las entradas mientras el
reloj est en el nivel activo (alto o bajo).
Sincronismo por flanco (de subida o de bajada): el sistema hace caso de las entradas
y evoluciona justo cuando se produce el flanco activo (de subida o de bajada).

Vamos a investigar un poco sobre la manera de implementar los biestables. Es decir, cmo
disponemos el cableado de las puertas para conseguir el tipo de biestable deseado.
A esta seal de control o sincronismo se la llama reloj y su intervencin hace que ahora el circuito
sea un biestable sncrono.

Para ello el fabricante interpone un circuito electrnico para transformar un pulso por nivel en
un pulso por flanco, como te mostramos a continuacin.

CONSTRUIR UN BIESTABLE TIPO D A PARTIR DE UN R-S

Los pasos a seguir son los siguientes:

1. Se escribe la Tabla de Verdad del biestable que se desea conseguir.
2. A continuacin se colocan las entradas del biestable disponible.
3. Se llenan la/s columna/s de la/s entrada/s del punto 2 teniendo en cuenta las Tablas de
Excitacin. (Ver al final del presente captulo en el libro).
4. Mediante el Mapa de Karnaugh se deduce el circuito combinacional que nos permitir
implementar el biestable deseado
CONCLUSIN
Circuito secuencial, realimentacin, sincronismo por nivel/flanco, entradas asncronas (clear,
reset, preset, set), biestable, parmetros temporales de los biestables, biestables D, clock enable,
output enable, estado de alta impedancia.

6.6.1- REGISTROS
INTRODUCCIN
Hasta ahora hemos estudiado circuitos combinacionales y circuitos secuenciales por separado.
En este apartado vamos a unir ambos conceptos, para poder analizar los bloques funcionales
secuenciales bsicos, como son los registros y los contadores. Los registros y los contadores son
bloques funcionales secuenciales que se utilizan extensamente en el diseo de sistemas digitales.
Los registros son tiles para almacenar y manipular informacin; los contadores se emplean en
los circuitos que secuencian y controlan las operaciones de los sistemas digitales.
REGISTROS
Un registro no es ms que una agrupacin de biestables del mismo tipo. Puesto que un biestable
es capaz de almacenar 1 bit de informacin, si tenemos "n" biestables, el registro ser capaz de
almacenar "n" bits de informacin binaria (de forma temporal).
El registro ms sencillo consta tan slo de flip-flops sin puertas lgicas externas. Estas puertas
son las que determinan los nuevos datos a almacenar.

REGISTROS DE ALMACENAMIENTO (TIPO D)

El registro tipo D es un conjunto de biestables D y es el ms utilizado como almacn temporal
de informacin. Cada entrada D se conecta a una lnea de entrada de informacin y cada salida
Q se conecta a una lnea de salida de informacin. Por otro lado, todas las seales de reloj van
unidas entre s, activando todos los flip-flops por flanco (de subida o bajada) o por nivel para
que la informacin se almacene en todos los biestables al mismo tiempo.
En este caso, la seal de reloj es con flanco de subida. Adems,podemos observar como estos
flip-flops tienen una entrada asncrona de Reset activada por 0 (Clear') para la inicializacin del
registro con ceros antes de su operacin, aunque esto es opcional (depende del uso que vayamos
a darle al registro en el sistema). Lo que haremos ser tener la entrada Clear' a un valor de "1"
durante la operacin normal sincronizada, haremos que sea "0" slo cuando queramos inicializar
el registro.

La transferencia de informacin nueva a un registro se conoce como carga del registro. Como
estamos utilizando una seal de reloj por flanco para la sincronizacin de todos los flip-flops,
todos los bits del registro se cargan de manera simultnea. Por ello decimos que la carga se hace
en paralelo.
La entrada de reloj en los biestables tipo D puede ser por flanco o por nivel. La actuacin por
flanco requiere un circuito mucho ms caro que por nivel y no presenta ventajas salvo en casos
muy particulares. Por esta razn, en los computadores se utilizan casi siempre registros D
activados por nivel, pero con una seal de reloj, realmente se trata de actuacin por nivel con
seal de reloj de corta duracin.
REGISTROS DE DESPLAZAMIENTO
Son registros en los cuales la informacin contenida en un biestable puede ser transferida al
biestable adyacente. La transferencia se realiza en todos los biestables simultneamente, es decir,
la informacin contenida en el biestable 1 pasa al 2, al mismo tiempo que la informacin que
haba antes en el 2 pasa al 3, y as sucesivamente. Estn conectados en cascada. La nueva
informacin en el primer biestable se toma de una entrada, y la informacin del ltimo biestable
se pierde.
Hay varios tipos de registros de desplazamiento:
1. Atendiendo a la entrada de informacin en el registro:
1.1. Entrada paralelo: se puede modificar el valor de todos los biestables a la vez (igual que en
un registro tipo D).
1.2. Entrada serie: slo hay una entrada conectada a un biestable (como hemos descrito
anteriormente).
2. Atendiendo a la salida de informacin:
2.1. Salida paralelo: todos los biestables son accesibles (sus salidas).
2.2. Salida serie: slo el ltimo biestable (su salida) es accesible. Los datos van saliendo uno detrs
de otro, mediante desplazamientos sucesivos.
3. Atendiendo al sentido del desplazamiento:
3.1. Desplazamiento slo hacia la derecha / izquierda.
3.2. Desplazamiento en ambos sentidos, no simultneo.
3.3. Rotacin hacia la izquierda / derecha.
Para caracterizar o designar un registro de desplazamiento hay que indicar todas sus
caractersticas: tipo de entrada, tipo de salida y sentido del desplazamiento. Por ejemplo, la
designacin: "SRG8" indica que es un registro de desplazamiento (SRG, Shift Register) con una
capacidad de 8 bits.
Suponiendo registros de 4 bits, los posibles movimientos de datos
desplazamiento son:

en los registros de

6.6.2- CONTADORES
INTRODUCCIN
Un contador es un registro que pasa por una secuencia predeterminada de estados al aplicrsele
pulsos de reloj.
Bsicamente, son circuitos capaces de contar los impulsos que llegan por una lnea. El valor de
la cuenta se expresa mediante un cdigo, que en la mayora de los casos es binario natural, y a
veces, BCD. Los impulsos de entrada que son capaces de detectar son los flancos de la seal de
entrada. Dado que el estado del contador debe cambiar cuando llega un flanco de laseal de
entrada, se utilizan biestables T para construir los contadores, conectando la lnea con los
impulsos a contar a la entrada de reloj. Tambin podemos utilizar biestables J-K.
TIPOS DE CONTADORES
1. Atendiendo al cdigo que cuentan
1.1. Binario (natural)
1.2. BCD
1.3. En anillo
1.4. En Gray
1.5. Johnson
2. Atendiendo al sentido de conteo
2.1. Contador hacia arriba (ascendentes)
2.2. Contador hacia abajo (descenentes)
2.3. Contador en ambos sentidos, no simultneos
3. Atendiendo a la posibilidad de preseleccin
3.1. Contador con carga en paralelo
3.2. Contador con puesta a cero inicial solamente
4. Atendiendo a la forma de propagarse la seal de reloj internamente
4.1. Contador asncrono (contadores con propagacin)
4.2. Contador sncrono con acarreo serie
4.3. Contador sncrono con acarreo paralelo
Para caracterizar un contador se indican todas las posibilidades. Por ejemplo, un contador BCD
Aiken ascendente asncrono.
Nota: Un contador es asncrono cuando la salida del biestable es la entrada de reloj del biestable
siguiente. Estos contadores llevan una secuencia (ascendente o descencente) que se repite
indefinidamente.
Un contador es sncrono cuando la seal de reloj se conecta a la entrada de reloj de cada uno
de los biestables. Se utiliza cuando los estados por los que pasa (secuencia) no son correlativos.
Por ejemplo: 1,8,7,4, etc.

DISEO DE CONTADORES ASNCRONOS:

Supongamos un contador de mdulo N, siendo (N-1) el mayor nmero representable que
contamos. Seguiremos los siguientes pasos:

1. Calcular el nmero de biestables (flip-flops) necesarios: n. Deberemos cumplir que:

2. Conectar las entradas de reloj de todos los biestables.

3. Hacerse buey.
4. Escribir el nmero N-1 en binario.
5. Para todos los biestables que tienen un 1 en dicho valor binario, conectar su salida Q junto
con la seal de reloj en una puerta NAND.
6. Conectar la salida de la puerta NAND a las entradas PRESET del resto de biestables, los
que su valor binario era 0 en el valor N-1.
Por otro lado, slo si nuestros biestables tienen una entrada asncrona
CLEAR seguimos con los siguientes pasos:
4. Escribir el nmero N-1 en binario.
5. Para todos los biestables que tienen un 0 en dicho valor binario, conectar su salida Q junto
con la seal de reloj en una puerta NAND.
6. Conectar la salida de la puerta NAND a las entradas CLEAR del resto de biestables, los que
su valor binario era 1 en el valor N-1.
Lgicamente, si tenemos biestables con las dos entradas asncronas PRESET y CLEAR
podemos utilizar cualquiera de los dos mtodos descritos. Si estas entradas se activan a nivel
bajo lo hacemos como hemos descrito; si se activan por nivel alto, utilizaremos una puerta
AND en lugar de la NAND.
Ejemplo:

Vamos a ver como ejemplo, el circuito y cronograma de un contador asncrono de 3 bits, binario,
con cuenta hacia arriba, sin preseleccin (PRESET) ni puesta a cero (CLR). Utilizamos biestables
T para realizar el circuito. Recordemos la tabla de transicin del biestable T:

DISEO DE CONTADORES SNCRONOS

Para los contadores sncronos podemos utilizar cualquier tipo de biestables:
R-S, J-K, D y T
El procedimiento de diseo de contadores sncronos es:
1. Calcular el nmero de biestables (flip-flops) necesarios: n.Deberemos cumplir que:
2n-1 < N _<2n
Donde: N = Nmero de estados
n = Nmero de biestables (R-S, J-K, D T).
2. Escribimos la tabla de funcionamiento del biestable.
3. Construimos una tabla de transiciones y excitaciones correspondientes a las entradas del
biestable utilizado. En esta tabla, averiguamos el valor que deben de tener las entradas del
biestable para que en la salida se produzca cualquier transicin (0-0, 0-1, 1-0, 1-1).
4. Utilizando esta ltima tabla, construimos la tabla de transiciones y excitaciones del contador.
En esta tabla averiguamos el valor que debemos tener en las entradas para producir la secuencia
de estados pedida. Lo que conocemos son las salidas Q de los biestables, puesto que son las
combinaciones que queremos que cuente. Por tanto, ponemos como posibles combinaciones de
entrada los distintos valores que va a contar en binario, y se trata de calcular las funciones lgicas
correspondientes a cada una de las entradas de los biestables en funcin de las salidas.
5. Simplificar por Karnaugh las funciones lgicas obtenidas. Las tablas de Karnaugh se pueden
obtener directamente de la tabla anterior.
6. Realizacin del circuito a partir de las funciones simplificadas.
7. Comprobar el funcionamiento realizando un cronograma.
Ejemplo:
Vamos a disear un contador que siga la siguiente secuencia con biestables J-K: 0, 4, 6, 1, 14, 7
y vuelvan a repetirse. Utilizamos biestables J-K, sin preseleccin (PRESET) ni puesta a cero
(CLR).

6.6.3- MEMORIAS
INTRODUCCIN
El comportamiento de un circuito secuencial se determina mediante las entradas, las salidas y los
estados de sus flip-flops. Tanto las salidas como el estado siguiente son funcin de las entradas
y del estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un
diagrama de las secuencias de tiempo de las entradas, salidas y estados internos. Tambin es
posible escribir expresiones booleanas que describen el comportamiento de los circuitos
secuenciales. Sin embargo, esas expresiones deben incluir la secuencia de tiempo necesaria ya sea
en forma directa o indirecta.
Un diagrama lgico se reconoce como el circuito de un circuito secuencial e incluye los flipflops. Los flip-flops puede ser cualquier tipo y el diagrama lgico puede o no incluir compuertas
combinacionales.
MEMORIAS

Las caractersticas de memoria de los biestables, en particular los

flips-flops tipo D, les hacen muy apropiados para su uso como
clulas de memoria. Para escribir o leer un dato se habilita la
conexin D o la Q, respectivamente, mediante dos elementos
cuya misin es similar a un conmutador que conecta una u otra
conexin a la lnea de datos.

Cada una de estas celdas elementales constituye un bit de informacin. Acoplando varios de
estos bits (32 64) se obtiene un byte:

Un bloque de memoria tiene millones de estas unidades (la RAM de un ordenador se mide en
megabytes -Mb- o en gigabytes -Gb-). Para seleccionar cada bloque existen decodificadores
que envan un impulso a las entradas Clk deseadas, y otro previo para habilitar la lectura o la
escritura de datos:

6.7 CIRCUITO LGICO PROGRAMABLE

INTRODUCCIN
El PLD, o Dispositivo Lgico Programable, es un dispositivo con caractersticas que pueden ser
configuradas por el usuario por medio de un programa y se le pueden implementar funciones
lgicas que el usuario necesite en un sistema. La mayora de los PLDs integran una matriz de
compuerta AND y una matriz de compuerta OR (fijas o programables), una matriz de
conexiones, y algunas ocasiones, tambin registros.
USOS DE PLDs:

La flexibilidad y programabilidad de los PLDs hacen que su diseo con ellos sea mucho ms
rpido que disear con lgica discreta. Esto es, se puede utilizar el PLD para implementar la
mayora de las funciones hechas con los cientos de dispositivos de la familia lgica "7400".
Tambin cabe recalcar que toman menos espacio sobre el circuito impreso que con los
dispositivos discretos.
Una vez tomada la decisin de cambiar de lgica discreta a los PLDs. Hay que escoger PLD's
que sean compatibles con los otros dispositivos que se estn utilizando. Hay que tomar en
consideracin la potencia que se requiere, ya que varia la potencia necesaria de un PLD a otro y
otro factor importante es su estabilidad.
ARQUITECTURA BSICA DE UN PLD.
Las entradas del PLD entran al arreglo lgico los cuales son hechos de columnas y filas (en la
figura se muestra tal arreglo) cada par de columnas representa la entrada negada o

complementada y la misma entrada sin negar, cada fila constituye un trmino AND. Las
conexiones lgicas se establecen entre diferentes columnas y filas en la matriz para determinar
cual combinacin de entradas llevaran al termino AND a un nivel alto. Ms de un trmino AND
alimenta una compuerta OR. La salida es la suma de productos.

Tipos de PLDs

ROM: Mask Read-Only Memory (Memoria de Mscara

Programable de Solo Lectura). En un circuito
combinacional que genera 2 a la n miniterminos de n
variables en su plano AND. A pesar de tener solo 2
niveles cuando tiene muchas entradas y salidas tienden a
ser lentas las comparaciones con los circuitos lgicos.

PROM: Programmable Read-Only Memory (Memoria

Programable de Solo Lectura), Dispositivo el cual es
programado por el usuario y no borrable o reprogramable.

EPROM: Erasable Programmable Read-Only Memory

(Memoria Programable y Borrable de Solo Lectura); este
tipo de Memorias se borran Mediante Luz ultravioleta;
con la ventaja de que puede ser programada por el
usuario.

EEPROM: Electrically Erasable Programmable ReadOnly Memory (Memoria Programable y Borrable

Elctricamente de Solo Lectura); al igual que EPROM
puede ser programada por el usuario.

PAL: Programmable Array Logic (Lgica en un Arreglo

Programable), la arquitectura de ste
PLD est compuesta por AND programable y el OR
fijo. Este dispositivo es el intermedio entre una PROM y
un PLA.

PLA: Programmable Logic Array ( Arreglo Lgico

Programable ), este tipo de dispositivos resuelve el
problema de las PROM; debido a que, tiene tanto la
matriz AND como la matriz OR programables. De forma

PLA y PAL
El siguiente diagrama presenta la estructura de un PLA (no real) de 2 entradas y 1 salidas que
nos servir para describir su funcionamiento. Un producto comercial tpico puede tener hasta
20 entradas y 10 salidas. Se observa la solucin AND-OR que puede implementar cualquier
expresin booleana en minitrminos. Solo la Parte AND puede ser programada en este caso.
Para programarla, hay que quemar los fusibles que deben quedar abiertos.
En la figura est tal y como lo proporciona el fabricante

Aqu se muestra el PLA anterior programado para realizar una funcin booleana en
minitrminos:

Para que los esquemas no queden demasiado grande se usa un sitema denotacin abreviado,
denominado diagrama de fusibles. Aqu cada puerta parecetener una sola entrada aunque en
realidad las nand tienen 4 y las or 3.

En esta figura se muestra un circuito ms complejo de PLA. Aqu se pueden programar tanto la
parte AND como la parte OR:

Este es el diagrama de fusibles de un dispositivo comercial: PAL10H8ANC,para programarlo

es preciso indicar cules son las coordenadas de los fusibles que hay que quemar.

CONCLUSIN
Los controladores lgicos programables (PLC, por sus siglas en ingls), son dispositivos
electrnicos digitales que fueron investigados en 1969 para reemplazar a los circuitos de
relevadores (rels) electromecnicos, interruptores y otros componentes comnmente utilizados
para el control de los sistemas. En los sistemas el estado de una salida queda determinado por el
estado de una cierta combinacin de entradas sin importar la historia de stas.
Los PLC's resultaron muy atractivos ya que, a diferencia de los antiguos circuitos permiten
reprogramacin, ocupan comparativamente muy poco espacio, consumen poca potencia, poseen
auto-diagnstico y tienen un costo competitivo. Sin embargo, fueron las innovaciones
tecnolgicas en microprocesadores y memorias lo que a hecho tan verstiles y populares a los
PLC's. As, los PLC's pueden realizar operaciones aritmticas, manipulaciones complejas de
datos, tienen mayores capacidades de almacenamiento y pueden comunicarse ms
eficientemente con el programador y con otros controladores y computadoras en redes de rea
local. Adems, ahora muchos PLC's incorporan instrucciones y mdulos para manejar seales
anlogas y para realizar estrategias de control, ms sofisticados que el simple ON-OFF, tales
como el control PID, inclusive con mltiples procesadores.
Al inicio, la utilizacin de un lenguaje de programacin con una estructura o representacin
similar a la de los arreglos de relevadores en escalera (diagramas de escalera), fue una buena
eleccin ya que facilitaba el entrenamiento de los operadores que ya conocan estos diagramas.
As, el primer lenguaje de programacin para PLC's, considerado de bajo nivel, fue el "Lenguaje
de Escalera". An hoy se utiliza este lenguaje, as como el "lenguaje Booleano" que se basa en
los mismos principios del algebra booleana.
Cuando se comprendi el gran potencial de los PLCs, como poderosas computadoras que son
y se dio la evolucin de capacidades que ahora tienen, que no posean los antiguos circuitos,
aparecieron los lenguajes de alto nivel como el "lenguaje de escalera" pero, con la adicin de
funciones especiales complejas, que en el diagrama de escalera aparecen en el lugar de las salidas".
Luego, se desarrollaron los Lenguajes Especiales de Computadora, tambin de alto nivel, que
son muy similares a los lenguajes de programacin de computadoras como el Basic y el C, para
hacer cada vez ms amigable la programacin aumentando el aporte de los plc en mbito
industrial.
6.8- DESCRIPCIN DE CIRCUITOS MEDIANTE VHDL
INTRODUCCIN
Lenguajes de descripcin hardware En esta materia, que corresponde a la parte de descripcin
de circuitos, se analizan las diferentes formas de definir y describir circuitos. El tema principal
de esta materia es el lenguaje VHDL.
Simulacin Esta materia cubre los conceptos bsicos de simulacin y comprobacin de circuitos
tanto digitales como analgicos.

Microelectrnica Ya en la parte de realizacin la primera materia es la de microelectrnica donde

se explican los procesos de fabricacin de circuitos integrados prestando especial atencin al
proceso CMOS.
Circuitos Impresos Por ltimo se explica el proceso de fabricacin de circuitos impresos o PCBs
(Printed Circuit Boards) revisando las diferentes posibilidades tecnolgicas tanto de
encapsulados como de tolerancia al ruido, etc.
LENGUAJE VHDL
La forma ms comn de describir un circuito era mediante la utilizacin de esquemas que son una
representacin grfica de lo que se pretende realizar. Con la aparicin de herramientas de EDA cada vez
ms complejas, que integran en el mismo marco de trabajo tanto las herramientas de descripcin, sntesis
y realizacin, apareci tambin la necesidad de disponer de una descripcin del circuito que permitiera el
intercambio de informacin entre las diferentes herramientas que componen la herramienta de trabajo.
En principio se utiliz un lenguaje de descripcin que permita, mediante sentencias simples, describir
completamente un circuito. A estos lenguajes se les llamo Netlist puesto que eran simplemente eso, un
conjunto de instrucciones que indicaban el interconexionado entre los componentes de un diseo, es
decir, se trataba de una lista de conexiones.
A partir de estos lenguajes simples, que ya eran autnticos lenguajes de descripcin hardware, se descubri
el inters que podra tener el describir los circuitos directamente utilizando un lenguaje en vez de usar
esquemas. Sin embargo, se siguieron utilizando esquemas puesto que desde el punto de vista del ser
humano son mucho ms sencillos de entender, aunque un lenguaje siempre permite una edicin ms
sencilla y rpida.
Con una mayor sofisticacin de las herramientas de diseo, y con la puesta al alcance de todos de la
posibilidad de fabricacin de circuitos integrados y de circuitos con lgica programable, fue apareciendo
la necesidad de poder describir los circuitos con un alto grado de abstraccin, no desde el punto de vista
estructural, sino desde el punto de vista funcional. Exista la necesidad de poder describir un circuito pero
no desde el punto de vista de sus componentes, sino desde el punto de vista de cmo funcionaba.
Este nivel de abstraccin se haba alcanzado ya con las herramientas de simulacin.
Para poder simular partes de un circuito era necesario disponer de un modelo que describiera el
funcionamiento de ese circuito, o componente. Estos lenguajes estaban sobre todo orientados a la
simulacin, por lo que poco importaba que el nivel de abstraccin fuera tan alto que no fuera sencillo
una realizacin o sntesis a partir de dicho modelo.
Con la aparicin de tcnicas para la sntesis de circuitos a partir de un lenguaje de alto nivel, se utilizaron
como lenguajes de descripcin precisamente estos lenguajes de simulacin, que si bien alcanzan un
altsimo nivel de abstraccin, su orientacin es bsicamente la de simular, por lo que los resultados de
una sntesis a partir de descripciones con estos lenguajes no es siempre la ms _optima. En estos
momentos no parece que exista un lenguaje de alto nivel de abstraccin cuya orientacin o finalidad sea
la de la sntesis automtica de circuitos, por lo que todava, de hecho se empieza ahora, se utilizan estos
lenguajes orientados a la simulacin tambin para la sntesis de circuitos.

DESCRIPCIN
VHDL, viene de VHSIC (Very High Speed Integrated Circuit) Hardware Descripcin Lenguaje. VHDL
es un lenguaje de descripcin y modelado diseado para describir (en una forma que los humanos y las
maquinas puedan leer y entender) la funcionalidad y la organizacin de sistemas hardware digitales, placas
de circuitos, y componentes.
VHDL fue desarrollado como un lenguaje para el modelado y simulacin lgica dirigida por eventos de
sistemas digitales, y actualmente se lo utiliza tambin para la sntesis automtica de circuitos. El VHDL
fue desarrollado de forma muy parecida al ADA debido a que el ADA fue tambin propuesto como un
lenguaje puro pero que tuviera estructuras y elementos sintcticos que permitieran la programacin de
cualquier sistema hardware sin limitacin de la arquitectura. El ADA tena una orientacin hacia sistemas
en tiempo real y al hardware en general, por lo que se lo escogi como modelo para desarrollar el VHDL.
VHDL es un lenguaje con una sintaxis amplia y flexible que permite el modelado estructural, en flujo de
datos y de comportamiento hardware. VHDL permite el modelado preciso, en distintos estilos, del
comportamiento de un sistema digital conocido y el desarrollo de modelos de simulacin.
Otro de los usos de este lenguaje es la sntesis automtica de circuitos. En el proceso de sntesis, se parte
de una especificacin de entrada con un determinado nivel de abstraccin, y se llega a una implementacin
ms detallada, menos abstracta. Por tanto, la sntesis es una tarea vertical entre niveles de abstraccin, del
nivel ms alto en la jerarqua de diseo se va hacia el ms bajo nivel de la jerarqua.
El VHDL es un lenguaje que fue diseado inicialmente para ser usado en el modelado de sistemas
digitales. Es por esta razn que su utilizacin en sntesis no es inmediata, aunque lo cierto es que la
sofisticacin de las actuales herramientas de sntesis es tal que permiten implementar diseos especiados
en un alto nivel de abstraccin.
La sntesis a partir de VHDL constituye hoy en da una de las principales aplicaciones del lenguaje con
una gran demanda de uso. Las herramientas de sntesis basadas en el lenguaje permiten en la actualidad
ganancias importantes en la productividad de diseo.
Algunas ventajas del uso de VHDL para la descripcin hardware son:

VHDL permite disear, modelar, y comprobar un sistema desde un alto nivel de abstraccin
bajando hasta el nivel de definicin estructural de puertas.

Circuitos descritos utilizando VHDL, siguiendo unas guas para sntesis, pueden ser utilizados
por herramientas de sntesis para crear implementaciones de diseos a nivel de puertas.

Al estar basado en un estndar (IEEE Std 1076-1987) los ingenieros de toda la industria de
diseo pueden usar este lenguaje para minimizar errores de comunicacin y problemas de
compatibilidad.

VHDL permite diseo Top-Down, esto es, permite describir (modelado) el comportamiento de
los bloques de alto nivel, analizndolos (simulacin), y refinar la funcionalidad de alto nivel
requerida antes de llegar a niveles ms bajos de abstraccin de la implementacin del diseo.

Modularidad: VHDL permite dividir o descomponer un diseo hardware y su descripcin

VHDL en unidades ms pequeas.

EJEMPLO BSICO DE DESCRIPCIN VHDL

Para llevar a cabo un diseo en VHDL, se recomienda hacer uso de las libreras genricas de la
IEEE, para garantizar la flexibilidad del diseo a cualquier herramienta de compilacin y sntesis,
adems en el diseo se tienen dos partes principales: la entidad es como una caja negra en la
que se definen entradas y salidas pero no se tiene acceso al interior, y es lo que usa cuanto se
reutiliza un diseo dentro de otro; la arquitectura, que es donde se describe el diseo de la
forma que se ha visto antes. Otros elementos del lenguaje son las libreras, paquetes, funciones...
MULTIPLEXOR
Este ejemplo simula un multiplexor de dos entradas. Es un ejemplo sencillo que muestra como
describir un elemento a partir de su funcionamiento.
entity MUX2a1 is
port(

a: in std_logic;
b: in std_logic;
sel: in std_logic;
z: out std_logic);

end entity
architecture dataflow of MUX2a1 is
begin
z <= a when sel='0' else b;
end dataflow;

Un ejemplo algo ms complejo es el de un multiplexor de cuatro entradas. Este ejemplo trabaja

con vectores para controlar la entrada activa a travs de la entrada sel.
entity MUX4a1 is
port(

a: in std_logic;
b: in std_logic;
c: in std_logic;
d: in std_logic;
z: out std_logic;
sel: in std_logic_vector(1 downto 0));

end entity;
architecture dataflow of MUX4a1 is
begin
process(a,b,c,d,sel) begin
case sel is
when "00" => z <= a;

when "01" => z <= b;

when "10" => z <= c;
when "11" => z <= d;
end case;
end process;
end dataflow;

BIESTABLE
A continuacin se muestra el proceso que describe un biestable D activado por el flanco de
subida del reloj (CLK). Este biestable tiene una seal de reset asncrona (RST). El dato D se
guarda en el biestable hasta el siguiente flanco de subida del reloj.
entity BIEST is
port(RST: in std_logic;
CLK: in std_logic;
D: in std_logic;
Q: out std_logic);
end BIEST;

-- Reset asincrono
-- Reloj
-- Dato de entrada
-- Salida (dato guardado en el biestable)

architecture D of BIEST is
begin
biest_D : process(RST, CLK)
begin
if RST = '1' then
-- Reset asincrono
Q <= '0';
elsif CLK'event and CLK = '1' then
-- Condicion de reloj activo por flanco de subida
Q <= D;
end if;
end process;
end D;

CONCLUSIN
El presente trabajo plante como objetivo primario el de estudiar el algoritmo CORDIC y utilizar el
lenguaje de descripcin de hardware VHDL para describir algunas de sus arquitecturas. Como objetivo
secundario se propuso simular las descripciones realizadas modificando los parmetros de inters: ancho
de palabra y nmero de iteraciones, para determinar la exactitud que se obtiene en los resultados. La
simulacin se llev a cabo con el clculo de las funciones seno, coseno y arco tangente.

BIBLIOGRAFA
1. Sistemas Digitales, Ronald Tocci, pgs: 220-221.
2. Curso Prctico de Electrnica Digital, editorial CEKIT, pgs: 202-205.
3. http://www.national.com - datasheet del 555
4. http://www.onsemi.com -datasheets de los otros integrados.
5. Vctor P Nelson, H. Troy Nagle, Bill D. Carroll y J. David Irwiin, Anlisis y Diseo de ircuitos
Lgicos Digitales, Prentice-Hall Hispanoamericana SA.
6. System Technik, MDULO DIGI BOARD2 Descripcin Tcnica.
7. M. Morris Mano, Lgica Digital y Diseo de Computadores, Editorial Dossat S.A.
8. J.F. Wakerly, Digital Design Principles and Practices, Englewoos Cliffs, NJ: Prentice Hall