Beruflich Dokumente
Kultur Dokumente
CP132
Le langage du module du plus haut
Niveau est le HDL, le simulateur
associ sera ISE Simulator.
J-L R/ECE
21/09/2016
Les broches peuvent tre des entres des sorties ou des entres sorties lorsque
que la sortie doit tre rinjectes dans la fonction.
Pour ne pas bloquer au dmarrage la structure choisie sera simple deux entre
a,b et une sortie s.
end Behavioral;
Pour tester une fonction logique combinatoire il faut complter larchitecture avec
lquation de la fonction ici s <= a and b ;
Le schma synthtis est visible grce lditeur de schma que lon appelle
grce la commande view RTL Schmatic.
Pour visualiser larchitecture il faut effectuer un clic avec le bouton gauche sur
lentit prcdente. Et valider la commande push into selected instance.
La
- Faire un clic droit sur Generate Programming File puis cliquer sur Properties
- Dans longlet Startup Options , dans FPGA Start-Up Clock choisir JTAG Clock
- Double cliquer sur Generate Programming File afin de gnrer le fichier bit.
Programmation de la puce Spartan de la carte basys :
On utilise le programme Adept de digilent pour programmer la carte avec le fichier bit.
- Connecter le cavalier JTAG de la carte
- Ouvrir le program Adept
- Brancher la carte en USB
- Cliquer sur Initialize Chain si besoin
- Cliquer sur Browse cot du petit dessin FPGA
- Choisir le fichier *.bit dans le rpertoire de travail
- Cliquer sur Program
s
Schma structurel dun afficheur anode commune,
Annexes :
Horloge cable sur la carte.