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ESISAR-INPG-EI3

EE341 : Architecture matrielle avance 1

TP1

TP 1 : Architecture matrielle
TP EE341

Introduction
Lobjet de ce TP est de coder et simuler une srie de fonctions simples. Lobjectif est de se
familiariser avec les structures VHDL et loutil de simulation.
Dans un premier temps, de petits exercices portent sur lutilisation de loutil de simulation,
des librairies.
Ensuite, le travail raliser passe par ltude dune fonction code avec son test bench,
lamlioration de son test bench puis la ralisation dun niveau hirarchique supplmentaire.
Le travail effectu lors de ce TP sera consign dans un rapport qui sera ramass en fin de
sance, puis not.

1 Simulations de petits composants.


1.1 TD1 exercice 1.1
Coder la fonction propose en TD, la simuler avec le testbench TD1_ex1-1_tb.vhd
-Afficher les signaux utiles
-Relever le chronogramme complet

1.2 TD1 exercice 2.2


Coder la fonction demande dans la question 5 de lexercice 2.2 du TD1, la simuler avec le
testbench TD1_ex2-2c_tb.vhd
-Afficher les signaux utiles
-Relever le chronogramme complet

1.3 TM : Exercice 1
Raliser le travail demand dans lexercice 1 du sujet de TM, relever la simulation .

1.4 TM : Exercice 2
Raliser le travail demand dans lexercice 2 du sujet de TM, relever la simulation .

2 Travail sur larchitecture des composants.


2.1 Architecture du composant
Lire le contenu du composant arinc_tester.vhd . Quelles sont ses caractristiques ?

2.2 Simulation
Effectuer une simulation laide du test-bench arinc_tester_tb.vhd .

FCY 1.6

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EE341 : Architecture matrielle avance 1

TP1

Afficher les ports du composant arinc_tester.


Consigner le chronogramme.
Mesurer la priode dhorloge laide des curseurs.

2.3 Couverture de la simulation


Complter au besoin les vecteurs de test de la simulation afin de couvrir les diffrents cas
accessibles. Consigner le chronogramme.

2.4 Utilisation des hierarchies


Proposer une nouvelle architecture pour lentit arinc_tester en crant un niveau hirarchique
supplmentaire.
Dporter une partie de la logique de arinc_tester dans un nouveau composant.
Modifier le code en consquence, effectuer une nouvelle simulation pour sassurer de la non
rgression. Consigner la nouvelle structure.

FCY 1.6