Capitolul

136 5

Capitolul 5

137

CAPITOLUL 5

Circuite logice secveniale

Circuitele logice combinaionale, fig. 4.1, sunt considerate sisteme digitale de
ordin zero, avnd ca element reprezentativ poarta logic elementar. Ele sunt
circuite fr memorie i se caracterizeaz prin faptul c semnalele de ieire sunt
combinaii logice ale semnalelor de intrare, relaia 4.1, existnd numai atta timp ct
semnalele de intrare exist.
La circuitele logice secveniale (c.l.s.), considerate sisteme de ordin 1, starea
ieirilor depinde nu numai de starea actual a intrrilor, dar i de strile anterioare
ale circuitului. Din acest motiv, se spune c circuitele logice secveniale sunt circuite
cu memorie.
Schema bloc a unui circuit logic secvenial este prezentat n fig. 5.1, n care
am notat cu x1, x2, , xn intrrile principale, cu y1, y2, , ym ieirile principale, cu
q1, q2, ,ql strile interne prezente ale circuitului i cu q 1, q2, ,ql - strile
interne urmtoare ale acestuia.

Intrri
principale

x1
x2
xn

q1

q1

q2

q2

ql

t 2
t l

ql

y1
y2
ym

q1
C.L.C

q2

ql

C.L.S.

Fig. 5.1. Schema bloc a unui circuit logic secvenial

Ieiri
principale

Circuite logice secveniale

138

Expresiile ieirilor i strilor urmtoare ale unui circuit logic secvenial n

funcie de intrri i strile prezente pot fi scrise astfel:
yk=yk(x1, x2, , xn, q1, q2, , ql);
qi= qi(x1, x2, , xn, q1, q2, , ql).
(5.1)
n aceast form, relaiile 5.1 definesc un automat Mealy.
n cazul n care yk nu depinde dect de intrrile x1, x2, , xn, spunem c
relaiile 5.1 astfel modificate, definesc un automat de tip Moore.
Strile urmtoare qi devin prezente dup un interval de timp determinat de
ntrzierile t1, t2, , tl, special introduse n circuit.
Dac t1t2 tl, spunem c c.l.s. este de tip asincron, iar dac t1=t2=
= tl= t, deci modificarea strilor are loc dup un acelai interval de timp, t, la
comanda unui impuls de tact, spunem c c.l.s. este de tip sincron.
Se observ c trecerea de la sisteme de ordinul zero (c.l.c.) la cele de ordin
superior (c.l.s) se face prin introducerea unor reacii, care confer ieirilor circuitului
o autonomie parial, la limit total, fa de intrri, deci calitatea de memorie.

5.1. Circuite basculante bistabile SR

Circuitele basculante bistabile SR (CBB-SR) se obin prin introducerea unei
reacii ntr-un sistem elementar de ordin zero. Sistemul astfel obinut este de ordin 1.
CBB-SR pot fi realizate n varianta asincron, sincron sau "Master-Slave"
(stpn-sclav).

5.1.1. Circuitul basculant bistabil SR asincron

Circuitul basculant bistabil SR asincron, cunoscut - datorit proprietilor sale
de a memora - i sub denumirea de latch (zvor), poate fi realizat cu NOR-uri sau cu
NAND-uri.
5.1.1.1. Circuitul basculant bistabil SR asincron realizat cu NOR-uri
Circuitul basculant bistabil SR asincron realizat cu NOR-uri prezint schema
din fig. 5.2 i tabelul de tranziie tab. 5.1, n care s-a notat cu indice n - valoarea
logic prezent i cu n+1 - valoarea logic viitoare.
Expresia ieirii Q a circuitului poate fi obinut din schema din fig. 5.2,
astfel:
Q n 1 S n R n Q n S n R n Q n

Eliminnd negaia n ambii membri ai relaiei 5.2, obinem:

Q n 1 Sn R n Q n .
(5.3)

(5.2)

Capitolul 5

139

Un alt mod de a obine expresia 5.3 l reprezint utilizarea diagramei VK din

fig. 5.3, n locaiile creia au fost trecute valorile logice ale lui Qn+1.
Completarea locaiilor diagramei s-a fcut innd seama de tabelul de
tranziie, tab. 5.1, astfel:
S

R
S
P1

P2

Q
a) Schema logic

b) Schema bloc

Fig. 5.2. CBB-SR asincron, varianta NOR

Tab.5.1. Tabel de tranziie al CBB-SR asincron, varianta NOR

Sn
0
0
1
1

Rn
0
1
0
1

Qn+1
Qn
0
1
x

SnRn
00
Qn

01

11

10

1
Sn

Fig. 5.3. Diagrama VK pentru CBB-SR asincron - varianta NOR

- pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului de tranziie), deci valorile
logice ale lui Qn se trec n coloana SnRn = 00 a diagramei VK;
- pentru SnRn=01(10), Qn+1=0(1) indiferent de valorile lui Qn i locaiile din
coloana a doua (a patra) a diagramei VK se completeaz cu 0(1).
- pentru SnRn=11, ieirile celor dou pori sunt forate simultan n 0 logic, deci
s-ar ajunge la situaia inadmisibil n care:

Circuite logice secveniale

140

Q n 1 Q n 1 0 .

(5.4)

Din acest motiv combinaia de intrare SnRn=11 este interzis (de obicei prin
logic suplimentar) iar n locaiile corespunztoare ale tab. 5.1 i diagramei VK din
fig. 5.3, se pune semnul "x", specific locaiilor n care funcia este nedefinit.
n urma minimizrii, se obine relaia 5.3.
Denumirile S (SET) i R (RESET) ale intrrilor latch-ului SR asincron provin
din limba englez i au semnificaiile: nscriere, respectiv tergere.
ntr-adevr, observm c pentru SnRn=10, intrarea de nscriere Sn este activat
i n memoria elementar se nscrie 1 logic, deci Qn+1=1.
Similar, pentru SnRn=01, intrarea de tergere Rn este activat i memoria este
tears: Qn+1=0.
Relaia 5.3 se verific cu uurin pentru primele 3 linii ale tab. 5.1.
5.1.1.2. Circuitul basculant bistabil SR asincron realizat cu NAND-uri
Schema circuitului basculant bistabil SR asincron realizat cu NAND-uri este
prezentat n fig. 5.4, iar tabelul de tranziie este tab. 5.2.
R

P1

P2

a) schema logic

b) schema bloc

Fig.5.4. CBB-SR asincron, varianta NAND

Tab.5.2. Tabel de tranziie al CBB-SR asincron, varianta NAND

Sn

Rn

Qn+1

1
1
0
0

1
0
1
0

Qn
0
1
x

Pe schema din fig. 5.4 putem scrie:

Q n 1 S n R n Q n S n R n Q n

Capitolul 5

141

relaie identic cu rel. 5.3, obinut n cazul circuitului basculant bistabil SR realizat
cu NOR-uri.
Aceeai relaie se obine i n urma minimizrii funciei logice Q n+1 cu
ajutorul diagramei VK din fig. 5.5.
Sn R n
00
Qn

01

11

10

Sn

R n Qn

Fig. 5.5. Diagrama VK pentru CBB-SR asincron, varianta NAND

Indiferent de varianta de implementare adoptat, CBB-SR asincron prezint

urmtoarele deficiene:
- aceleai semnale care indic modul cum (n care) trebuie s se fac
nscrierea, dicteaz i momentul cnd trebuie s aib loc aceasta;
- pentru anumite tranziii ale intrrilor circuitului, starea ieirilor este
imprevizibil.
Q CBB din fig.
Exemplu: Tranziia 1100 a intrrilor, poate aduce ieirile Q, ale
5.2 n oricare din cele dou stri posibile. Astfel, pentru S nRn=11, ambele ieiri vor
Q prin intermediul legturilor de reacie porile P 1,
fi forate n 0, Q = =0, validnd
P2. Aplicnd acum SnRn=00 i admind c poarta P1 este mai rapid, se va obine
un 1 logic la ieirea , ceea ceQ
determin - prin reacie - un 0 logic la ieirea Q.
Evident, dac aplicm aceeai supoziie pentru poarta P 2, valorile logice ale
ieirilor se inverseaz.

5.1.2. Circuitul basculant bistabil SR sincron

Circuitul basculant bistabil SR sincron se obine din cel asincron prin
adugarea a dou pori, 3 i 4, validabile de un impuls de tact (fig. 5.6 i 5.7).
Funcionarea celor dou CBB-SR sincrone fiind similar, ne vom limita la
explicarea funcionrii circuitului din fig. 5.6 a.
Observm c pentru CLK 1 , porile 3 i 4 sunt inhibate i orice
modificare a lui S i R nu va afecta CBB-ul SR asincron format din porile 1 i 2.
ntr-adevr, pentru CLK 1 , intrrile acestuia vor fi SnRn=00 i, conform primei
linii din tab. 5.1, Qn+1=Qn i ieirile vor rmne neschimbate.

Circuite logice secveniale

142

Cnd CLK 0 , porile 3 i 4 vor fi validate i intrrile S R ,

transformate n SR, vor avea acces la intrrile CBB-SR asincron, acionnd conform
tab. 5.1.
Pentru o funcionare sincron a circuitului este necesar ca CLK 0 , care
dicteaz cnd s se execute comenzile date de intrrile S R , s apar numai dup
ce acestea s-au stabilizat. Modificarea lui S R n intervalul de timp n care porile
de intrare 3 i 4 sunt deschise, conduce la o funcionare asincron a circuitului. Din
acest motiv, sunt necesare condiii restrictive pentru relaia de timp dintre CLK i
S R.

CLK R

S
3

4
R

a) schema logic

b) schema bloc

Fig. 5.6. CBB-SR sincron, varianta NOR

CLK

S
1

a) schema logic

S CLK R
Q

b) schema bloc

Capitolul 5

143

Fig. 5.7. CBB-SR sincron, varianta NAND

Circuitul din fig. 5.7 funcioneaz similar, impulsul de tact fiind de aceast
dat activ pe palierul superior (1 logic) al impulsului de tact.

5.1.3. Circuitul basculant bistabil SR Master-Slave

Dup cum reiese din fig. 5.8, circuitul basculant bistabil SR Master-Slave
reprezint o extensie serie a bistabilului SR sincron implementat cu NAND-uri (v.
fig. 5.7). Schema logic este prezentat n fig. 5.9 a, iar diagramele impulsurilor
CLK i CLK - n fig. 5.9 b i c.
S CLK R

SM

RM
M

QM

SS RS
S
QS

Fig. 5.8. CBB-SR-MS - Schema bloc

Funcionare
n intervalul (1)-(2), v. diagramele b i c din fig. 5.9, porile de intrare (3M,
4M) i de transfer (3S, 4S) sunt blocate, iar MASTER-ul este izolat att de intrri ct
i de SLAVE.
n intervalul (2)-(3), CLK=1 i porile 3M, 4M sunt validate, iar informaia se
nscrie n MASTER; porile 3S, 4S fiind blocate ( CLK 0 ), bistabilul SLAVE
este n continuare izolat fa de MASTER.
n intervalul (3)-(4) se repet situaia din intervalul (1)-(2) cnd MASTER-ul
era izolat att de intrri ct i de SLAVE.

Circuite logice secveniale

144

n sfrit, dup momentul (4), porile 3M, 4M sunt blocate (MASTER-ul

izolat fa de intrri) iar porile 3S, 4S sunt validate i informaia din MASTER se
transfer n SLAVE.
Concluzionnd, nscrierea informaiei n MASTER are loc nainte de
momentul (3) (posibil chiar pe frontul descresctor al CLK), iar transferul ei n
SLAVE (i deci la ieire) are loc dup momentul (4) (deci pe acelai front
descresctor al CLK).
CLK

3M

4M

1M

3S

CBB-SR
MASTER
sincron

CBB-SR
MASTER
asincron

2M

CLK

a)

Pori
intrare

Pori
transfer
4S

1S

2S

CBB-SR
SLAVE
sincron

CBB-SR
SLAVE
asincron

CLK
"1"

(2) (3)

b)
"0"

(1)

(4)

(1)

(4)

CLK
"1"
c)
"0"

(2) (3)

Capitolul 5

145

Fig. 5.9. CBB-SR-MS: a) schem; b), c) diagrame

Prin urmare, pentru nscrierea fr erori a informaiei n CBB-SR-MS, este

necesar ca aceasta s rmn stabil la intrare un interval de timp n jurul
intervalului (3)-(4).
Dei realizeaz o mult mai bun separaie ntre cnd i cum trebuie s se
modifice informaia memorat, CBB-SR-MS nu elimin dezavantajul reprezentat de
posibilitatea apariiei tranziiilor nedeterminate (v. tab. 5.1 i 5.2).
Evident, se pot construi CBB-SR-MS care s comute pe tranziia pozitiv a
impulsului de tact.

5.2. Circuite basculante bistabile de tip D

Circuitele basculante bistabile de tip D pot fi realizate n varianta asincron,
sincron i Master-Slave.

5.2.1. Circuitul basculant bistabil de tip D asincron

Circuitul basculant bistabil de tip D asincron, fig. 5.10, se obine dintr-un
CBB-SR asincron (fig. 5.2, tab. 5.1 sau fig. 5.4, tab. 5.2), prin ataarea unui inversor
n scopul eliminrii strilor nedeterminate.
D

Fig. 5.10. Circuitul basculant bistabil de tip D asincron

Datorit inversorului, din tabelul 5.1 rmn numai liniile 2 i 3 pentru care
D n S n R n , obinndu-se tabelul 5.3.

Circuite logice secveniale

146

Tab. 5.3. Tabelul de tranziie al CBB de tip D

Dn S n Rn

Qn

Qn+1

1
0

x
x

1
0

Deoarece repet
practic instantaneu la ieire ceea ce i se aplic la intrare (v. tab. 5.3), circuitul nu
prezint interes practic.

5.2.2. Circuitul basculant bistabil de tip D sincron

Variantele de CBB tip D sincron perezentate n fig. 5.11 i 5.12 au fost
obinute prin ataarea cte unui inversor circuitelor basculante bistabile SR sincrone
din fig. 5.6 i 5.7.
D
CLK

a) modul de obinere

b) schema bloc

Fig. 5.11. CBB-D sincron comandat de palierul inferior al CLK

D
CLK
S
Q

a) modul de obinere

CLK

b) schema bloc

Fig. 5.12. CBB-D sincron comandat de palierul superior al CLK

Capitolul 5

147

Ca i n cazul CBB-SR sincron, pentru a realiza o comutare sincronizat de

CLK, este necesar ca informaia de la intrarea D s se modifice n afara palierului
activ al impulsului de tact ( CLK 0 pentru fig. 5.11 i CLK=1 pentru fig. 5.12),
n timpul palierului respectiv aceasta trebuind s rmn stabil. Apariia palierului
activ al impulsului de CLK declanaz operaiunea de nscriere a informaiei n
bistabil i permite citirea acesteia la ieire.
Intervalul de timp scurs ntre momentul apariiei informaiei la intrarea
bistabilului i momentul n care aceasta poate fi citit la ieire, reprezint o
temporizare comandat prin CLK. De fapt, denumirea de bistabil de tip D, provine
din englezescul DELAY=ntrziere.
n fig. 5.13 am reprezentat schema logic a unuia din cele dou latch-uri de
tip D a cte 2 bii fiecare, din structura circuitului integrat CDB 475, iar n tab. 5.4 funcionarea latch-ului respectiv.
E (CLK)

Q0

Q0

Fig. 5.13. Schema logic a latch-ului de tip D din structura CI - CDB 475
Tab. 5.4. Explicativ pentru funcionarea latch-ului de tip D din fig. 5.13

Mod
operare

En

Intrri
Dn

Qn+1

Ieiri
Qn 1

Autorizare
date
Blocare date

1
1
0

0
1
x

0
1
Qn

1
0
Qn

Bistabilul de tip D sincron are numeroase aplicaii practice, dintre care

amintim: latch-ul adresabil, memoria RAM, etc.

Circuite logice secveniale

148

5.2.2.1. Latch-ul adresabil

Latch-ul adresabil, fig. 5.14, reprezint o extensie paralel a circuitului
basculant bistabil (latch-ului) de tip D sincron din fig. 5.11 i se compune din 8
astfel de circuite bistabile i un decodificator de adres.

A
B
C

_
E

DCD

CLK

DIN

...

Q7

Q1

Q
Q0

Fig. 5.14. Latch-ul adresabil

Datele de intrare DIN sosesc ntr-o manier serial, fiecare bit fiind distribuit
la intrrile D ale celor 8 latch-uri sincrone. Combinaia logic a liniilor de adres
A, B, C, activeaz una din liniile de ieire ale decodificatorului, selectnd astfel
latch-ul n care urmeaz a fi nscris informaia n timpul palierului activ al
impulsului de CLK. Evident, urmtorul bit de informaie va fi dirijat de ctre
combinaia logic a liniilor de adres ctre un alt bistabil, .a.m.d.
Observm c latch-ul adresabil este de fapt o memorie n care informaia este
nscris bit cu bit, putnd ns fi citit integral la ieirile celor 8 bistabile. Prin
urmare, latch-ul adresabil poate fi privit i ca un convertor serie-paralel.
Latch-ul adresabil realizeaz o bun separaie ntre unde, cnd i cum trebuie
s se nscrie informaia. Astfel, combinaia logic a liniilor de adres stabilete unde
(n ce bistabil) urmeaz a fi nscris informaia, impulsul CLK dicteaz momentul
cnd s aib loc nscrierea, iar valoarea logic a fiecrui bit din componena D IN
stabilete modul cum urmeaz s se modifice informaia din bistabilul selectat.
5.2.2.2. Memoria RAM
Memoria RAM (Random Acces Memory = memoria cu acces aleator)
prezint schema din fig. 5.15 i poate fi obinut din latch-ul adresabil prin
adugarea la cele dou niveluri (de decodificare i memorare) a unui al treilea nivel,
de multiplexare.

Capitolul 5

149

Funcionarea memoriei RAM cuprinde dou regimuri de lucru i anume:

nscrierea i citirea informaiei.
Regimul de nscriere se realizeaz pentru WE 0 (Write Enable =
autorizare de nscriere), situaie n care decodificatorul este activat n timp ce
multiplexorul este inhibat.

DCD

Adrese
n

1 din 2

_
E

2
DIN

2 CELULE
DE MEMORIE
2n
MUX

_
E

DOUT
Fig. 5.15. Memoria RAM

Combinaia logic a celor n linii de adres va activa una din cele 2 n linii de
ieire ale decodificatorului, selectnd astfel una din cele 2 n celule de memorare n
care urmeaz a se nscrie bitul de informaie sosit pe linia de date DIN.
Dup epuizarea tuturor celor 2n combinaii logice posibile ale liniilor de
adres, un numr de 2n bii sosii pe intrarea serial de date D IN se vor afla deja
nscrii n cele 2n locaii ale memoriei RAM.
Regimul de citire se realizeaz pentru WE 1 , situaie n care
multiplexorul este activat, iar decodificatorul este inhibat.
Combinaia logic a liniilor de adres va selecta locaia de memorie al crei
coninut trebuie s aib acces la ieirea MUX-ului.
Putem astfel avea acces practic instantaneu la informaia stocat n oricare
din cele 2n celule de memorie, cu condiia aplicrii combinaiei logice
corespunztoare a liniilor de adres.
Baleierea aleatoare (n orice ordine) a tuturor celor 2 n combinaii de adres,
va permite o citire serial, ntr-o ordine oarecare, a coninutului tuturor celor 2 n
locaii de memorie.

5.2.3. Circuitul basculant bistabil D Master-Slave

Circuite logice secveniale

150

Circuitul basculant bistabil D Master-Slave se obine, ca i omologul su n

variant SR, din dou bistabile D sincrone conectate n cascad i comandate n
contratimp de impulsul de CLK.
n funcie de tipul de bistabile D sincrone din care este constituit, bistabilul D
Master-Slave poate comuta fie pe frontul anterior, fie pe cel posterior al impulsului
de CLK.
Dintre cele mai frecvente aplicaii ale sale, menionm registrele: registrul de
deplasare serie, paralel, combinat, universal, etc.
5.2.3.1. Registrul de deplasare serie
Registrul de deplasare serie, fig. 5.16, este format din 4 bistabili de tip D
Master-Slave.
DIN

D0

Q0
CLK

D1

Q1
CLK

D2

Q2

D3

CLK

Q3

DOUT

CLK

CLK
Fig. 5.16. Schema general a unui registru de deplasare serie

n timpul funcionrii, latch-urile de tip master sunt deschise simultan pentru

CLK=0, cele de tip slave fiind nchise. n timpul tranziiei din 0 n 1 a semnalului de
CLK, latch-urile master se blocheaz iar cele slave se deschid i primesc informaia
din master. Se remarc faptul c n nici un moment nu exist o cale deschis ntre
intrarea i ieirea registrului.
Pe baza schemei din fig. 5.16 putem scrie urmtoarele relaii:
DOUTn=Q3n=D3n-1=Q2n-1=D2n-2=Q1n-2=D1n-3=Q0n-3=D0n-4=DINn-4

(5.5)

Se observ c informaia DIN ajunge la ieirea registrului dup 4 impulsuri de

tact.
Registrele de deplasare pot fi construite att n variante statice ct i n
variante dinamice. n cazul structurilor dinamice va trebui impus o frecven
minim a semnalului de ceas pentru ca datele nscrise n celulele de memorare s se
poat regenera sigur prin transferul n celulele urmtoare
Registrele de deplasare serie pot fi utilizate ca memorii cu acces serie (SAR Serial Acces Memory/Register). Ele sunt construite pentru un numr foarte mare de
bii, creterea numrului de celule de memorare neavnd nici un fel de implicaii
asupra numrului de conexiuni externe ale integratului.
5.2.3.2. Registrul paralel
Registrul paralel (de stocare, tampon) prezentat n fig. 5.17, este format din 4
bistabili de tip D acionai sincron de un tact comun.

Capitolul 5

151

n momentul aplicrii tactului, cuvntul binar de 4 bii prezent la intrrile I 0,

I1, I2, I3, este nscris n cele 4 celule de memorie i poate fi citit la ieirile Q 0, Q1, Q2,
Q3.
Funcia principal a unui astfel de registru este aceea de a stoca temporar
anumite configuraii binare n scopul unui acces uor la ele n vederea prelucrrii.
I3

I1

I2

I0

CLK
CLK

CLK

CLK

CLK

Q3

Q2

Q1

Q0

Fig. 5.17. Schema general a unui registru paralel

Registrul paralel este memoria zonelor de vitez maxim dintr-un sistem

digital de prelucrare a datelor.
5.2.3.3. Registrul combinat
Cele dou tipuri de registre tratate mai sus sunt utilizate n aplicaii n care
transferul datelor se face fie numai paralel, fie numai serie. Registrele combinate
permit trecerea de la transferul paralel la cel serie i invers.
n fig. 5.18 prezentm un registru combinat (paralel-serie sau serie-paralel)
de 4 bii.
I0

SI

I2

I1

I3

S/P

D
CLK

CLK

D
CLK

D
CLK

CLK
Q0

Q1

Q2

Q3 (SO)

Circuite logice secveniale

152

Fig. 5.18. Schema general a unui registru combinat

Pentru S/P = 0, sunt validate porile 2 i datele de intrare I 0, I1, I2, I3 au acces
la intrrile celor 4 bistabile. ncrcarea paralel are loc n momentul aplicrii
impulsului de CLK.
Pentru S/P = 1 sunt validate porile 1, astfel nct registrul realizeaz o
deplasare serie a datelor de la stnga la dreapta, cu cte un bit pentru fiecare impuls
de CLK.
Registrul poate funciona ca un convertor paralel-serie, datele fiind introduse
paralel la intrrile I0, I1, I2, I3 i fiind extrase serie la ieirea SO (Serial Output) a
circuitului.
n regim de convertor serie-paralel, datele se introduc de o manier serial la
intrarea SI (Serial Input) i sunt extrase paralel la ieirile Q0, Q1, Q2, Q3.
5.2.3.4. Registrul universal bidirecional de 4 bii
Registrul universal bidirecional de 4 bii SN 74194, fig. 5.19, acoper practic
toate variantele de registre prezentate anterior.
Caracteristicile funcionale ale acestui tip de registru sunt prezentate n
tabelul de funcionare - tab. 5.5.
S0(9)

RI(2)

I0(3)

I1(4)

I2(5)

I3(6)

CLK CL

CLK CL

CLK CL

CLK CL

LI(7)

S1(10)

CLK (11)
CL(1)
Q0(15)
(LO)

Q1(14)

Q2(13)

Q3(12)
(RO)

Capitolul 5

153

Fig. 5.19. Registrul universal bidirecional de 4 bii (SN 74194)

Circuitul integrat SN 74194 prezint comenzi logice speciale care-i sporesc

domeniul de aplicabilitate. Funcionarea sincron a circuitului este determinat de
cele dou intrri de selecie a modului de lucru, S 0 i S1. Dup cum rezult i din
tabelul de funcionare, datele pot fi introduse i deplasate de la stnga la dreapta, de
la dreapta la stnga, sau introduse paralel, ncrcnd simultan n registru toi cei 4
bii. Dac ambele intrri de selecie S 0 i S1 sunt n stare "jos", datele existente n
registru sunt pstrate. Terminalele RI (Right Input) i LI (Left Input) sunt intrri
seriale pentru deplasarea la dreapta, respectiv la stnga a datelor i nu interfereaz n
nici un fel cu operaiunea de ncrcare paralel a datelor.
Intrrile de selecie i de date trebuie s se stabilizeze cu un anumit interval
de timp naintea apariiei frontului pozitiv al CLK, ele devenind active numai dup
acest moment.
Tab. 5.5. Tabelul de funcionare al registrului universal SN 74194

Mod de
operare

Deplasare
la dreapta

CL
K
X
X

ncrcare
paralel

tergere
Hold
Deplasare
la stnga

Intrri
S0

L
H
H
H
H
H

X
l(b)
h
h
l(b)
l(b)

X
l(b)
l(b)
l(b)
h
h

X
X
X
X
l
h

L
I
X
X
l
h
X
X

CL

S1

RI

In

Q0

Ieiri
Q1 Q2

Q3

X
X
X
X
X
X

L
q0
q1
q1
L
H

L
q1
q2
q2
q0
q0

L
q2
q3
q3
q1
q1

L
q3
L
H
q2
q2

in

i0

i1

i2

i3

H = nivel de tensiune ridicat; h = idem, stabilit anterior tranziiei LH a CLK;

L = nivel de tensiune cobort; l = idem, stabilit anterior tranziiei LH a CLK;
in(qn) = strile intrrilor (sau ieirilor) stabilite anterior tranziiei LH a CLK;
X = indiferent; = tranziie LH a CLK.
Not: (b) Tranziia HL a intrrilor S0 i S1 trebuie s se produc numai n timp ce
CLK este H pentru operaii convenionale.
Circuitele basculante bistabile de tip SR i D fac parte din sistemele de ordinul I.
Ne ocupm n continuare de alte dou tipuri de bistabile, T i JK, care, prezentnd
cte o reacie suplimentar, sunt considerate sisteme de ordinul II.

Circuite logice secveniale

154

O secven aplicat la intrarea unor astfel de sisteme, genereaz la ieire un

rspuns parial corelat cu aceasta i puternic influenat de secvenele anterioare
prin starea n care s-a aflat sistemul nainte de aplicarea secvenei.
n paralel cu evoluia ieirilor evolueaz i starea, autonomia parial a ieirilor
fa de intrri fiind conferit tocmai de aceast evoluie paralel.

5.3. Circuite basculante bistabile de tip T

Circuitul basculant bistabil de tip T se obine dintr-un bistabil D prin
introducerea unei reacii suplimentare ieire-intrare, aplicat prin intermediul unui
circuit logic combinaional elementar, fig. 5.20.
T

CLK
CLK

Q
a) modul de obinere

b) schema bloc

Fig. 5.20. Circuitul basculant bistabil de tip T sincron

Tab. 5.6. Tabelul de tranziie al circuitului basculant bistabil de tip T

Tn
0
1

Qn+1
Qn
Qn

Din tabelul de tranziie, tab. 5.6, se poate deduce expresia funciei de ieire;
Q n 1 Q n Tn Q n Tn Q n T .

(5.6)
Bistabilul T din fig. 5.20 nu ndeplinete funcia de memorie propiu-zis
(cum este cazul bistabilelor SR i D), avnd un comportament definit att de intrare
ct i de starea n care se afl. El este cel mai simplu sistem automat i este utilizat,
spre exemplu, la construirea numrtoarelor asincrone.

Capitolul 5

155

5.4. Circuite basculante bistabile de tip JK

Reamintim faptul c bistabilul D a aprut ca urmare a necesitii de a nltura
tranziiile nedeterminate ale bistabilelor SR. Acelai efect de eliminare a tranziiilor
nedeterminate se poate obine prin introducerea de reacii suplimentare n structurile
SR.

2.5.1. Circuitul basculant bistabil JK asincron

Bistabilul JK asincron, fig. 5.21, poate fi obinut din bistabilul SR asincron
prin introducerea unei reacii.
J

Fig. 5.21. Schema circuitului basculant bistabil JK asincron

Din fig. 5.21 se poate deduce succesiv funcia de ieire a circuitului:

Sn J n Qn ;

(5.7)

R n K n Qn ;
(5.8)
Q n 1 K n Q n ( J n Qn Q n ) (K n Q n )( J n Qn Q n )
( K n Qn )(J n Qn Q n ) K n J n Qn K n Q n J n Qn ;
Q n 1 J n Qn K n Q n .

(5.9)
innd seama de rel. 5.9 i tabelul de tranziie al CBB-SR asincron, tab. 5.1,
putem alctui tab. 5.7.
Tab. 5.7. Tabelul de tranziie al CBB-JK asincron

Circuite logice secveniale

156

Jn
0
0
1

Kn
0
1
0

Sn
0
0
Qn

Rn
0
Qn
0

Qn+1
Qn
0
1

Qn

Qn

Qn

Se observ c pentru Jn=Kn=1, se obine la ieire Q n 1 Q n , deci ieirile

oscileaz permanent ntre 0 i 1 logic.

5.4.2. Circuitul basculant bistabil JK sincron

Schema CBB-JK sincron, fig. 5.22, se obine din cea precedent prin
introducerea unei borne suplimentare pentru tact iar tabelul de tranziie este tab. 5.8.
CLK

Fig. 5.22. Schema circuitului basculant bistabil JK sincron

Tab. 5.8. Tabelul de tranziie al circuitului basculant bistabil JK sincron

Jn
0
1
0
1

Kn
0
0
1
1

CLK
01
01
01
01

Qn+1
Qn
1
0

x
01
0

x
0
01

0
1
1

Qn
1
0

Funcionare
sincron

Qn

Circuit blocat
Funcionare
asincron

Capitolul 5

157

Se observ c prin legarea mpreun a intrrilor J i K se obine un bistabil de

tip T care, pentru Jn=Kn=Tn=1, basculeaz dintr-o stare n alta la comanda impulsului
de CLK.

5.4.3. Circuitul basculant bistabil JK Master-Slave

Bistabilul JK-MS se obine prin conectarea n cascad a dou CBB-JK
sincrone, transferul informaiei n seciunea slave avnd loc pe frontul descresctor
al impulsului de CLK. Tabelul de tranziie este tot tab. 5.7.
5.4.3.1. Numrtorul asincron
Numrtorul asincron, fig. 5.23, utilizeaz 4 circuite basculante bistabile JK
Master-Slave, n regim de circuit basculant bistabil de tip T: Jn=Kn=Tn=1.
CLK

CLK
T
_
Q
Q

CLK
T
_
Q
Q

CLK
T
_
Q
Q
21

20
A0

A1

CLK
_
Q
22

A2

T
Q
23
A3

Fig. 5.23. Schema numrtorului asincron

Acest circuit se caracterizeaz prin faptul c impulsul de CLK nu acioneaz

asupra tuturor bistabilelor de tip T, ci numai asupra primului, ieirile fiecrui bistabil
1
2la intrarea
3
4 de CLK
5
7
8 urmtor.
9 10 11 12 13 14 15
fiind0conectate
a6 bistabilului
CLK

A0

A1

A2

A3

Circuite logice secveniale

158

Fig. 5.24. Diagramele de semnal ale numrtorului asincron

n plus, toate intrrile T ale bistabilelor fiind permanent conectate la 1 logic,

valoarea logic a ieirii fiecrui bistabil se modific pe frontul negativ al
impulsurilor primite pe intrarea de CLK, v. fig.5.24.

5.5. Conversia circuitelor basculante bistabile

n numeroase aplicaii este necesar utilizarea unui anumit tip de CBB,
practic fiind disponibil un altul. n aceste condiii, de mare ajutor sunt ecuaiile
logice de legtur dintre diferite tipuri de bistabille, relaii ce se pot obine pe baza
tabelului comparativ, tab. 5.9.
Tab. 5.9. Tabel comparativ al diferitelor tipuri de CBB
Tip CBB
SR

Tabelul de
adevr

Qn+1
Ecuaiile
logice

SnRn

Qn+1

00
01
10
11

Qn
0
1
?

Sn+ R n Qn

JK

Dn

Qn+1

Tn

Qn+1

Qn

Qn

D n S n R n Tn Qn+Tn

Rn+ Sn

D n S n R n Tn Q
n

Qn

Qn+1

00
01
10
11

Qn
0
1

Qn

Jn Q n + K n
Qn

Qn
Qn 1

JnKn

J n Qn

+TnQn

+KnQn

5.5.1. Conversia n T
Pentru realizarea conversiei JKT sau DT, trebuie gsit relaia dintre
intrarea T a bistabilului simulat i intrrile JK sau D ale bistabilului disponibil - fig.
5.25.
T
CLK

CBB
JK sau D

Capitolul 5

159

Fig. 5.25. Conversia n T: punerea problemei

Pentru aceasta se construiete tabelul ajuttor 5.10 astfel: n primele dou

coloane se trec toate combinaiile logice posibile ale intrrii (T n) i strii (Qn)
bistabilului simulat, n urmtoarele dou coloane - valorile logice ale intrrilor J nKn
i Dn, completate numai dup trecerea n ultima coloan a valorilor logice ale ieirii
Qn+1 a bistabilului simulat.
Tab. 5.10. Explicativ pentru realizarea conversiilor n T

Tn
0
0
1
1

Qn
0
1
0
1

JnKn
0x
x0
1x
x1

Dn
0
1
1
0

Qn+1
0
1
1
0

Completarea cu valorile logice corespunztoare a coloanelor J nKn i Dn se

face pornind de la valorile logice ale strii prezente i viitoare (Q n i Qn+1), dup o
studiere atent a tab. 5.9.
Astfel, situaia Qn=0, Qn+1=0, se obine atunci cnd J nKn=00 sau 01, deci
JnKn=0x, unde prin "x" nelegem "indiferent". Q n=1 i Qn+1=1 se obine cnd
JnKn=00 sau 10, deci JnKn=x0, .a.m.d.
Similar se procedeaz cu coloana lui Dn.
O dat completat tab. 5.10, se poate trece la sintez, construind diagramele
VK pentru funciile de ieire Jn, Kn i Dn - fig. 5.26.
Tn

Qn

a) Jn=Tn

Qn

Qn

Tn

b) Kn=Tn

Tn

c)Dn=Tn Q n + Tn Qn=TnQn

Fig. 5.26. Sinteza funciilor de ieire ale blocului X din fig. 5.25

Cu aceste rezultate, schema general din fig. 5.25 capt aspectele concrete
din fig. 5.27.
T
CLK

J
CLK
K

T
CLK

Q
CLK

Circuite logice secveniale

160

a) JKT

b) DT
Fig. 5.27. Conversiile n T

5.5.2. Conversia n SR
Procednd similar obinem tab. 5.11 care permite implementarea circuitelor
de conversie JKSR i DSR.
Tab. 5.11. Explicativ pentru realizarea conversiilor n RS

SnRn
00
00
01
01
10
10
11
11

Qn
0
1
0
1
0
1
0
1

JnKn
0x
x0
0x
x1
1x
x0
xx
xx

Dn
0
1
0
0
1
1
x
x

Qn+1
0
1
0
0
1
1
0/0
1/0

161

Capitolul 5

Circuite logice secveniale

162