Qu es un multivibrador Astable?

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Un multivibrador astable es un circuito capaz de generar ondas a partir de una fuente de alimentacin
continua. La frecuencia de estas ondas depender de la carga y descarga de los condensadores C1 y
C2 , que sern provocadas por la conmutacin de los transistores TR1 y TR2.
Si dividimos el circuito por la mitad verticalmente, tendremos R1, R2, C1 y TR1 por un lado, y por
otro lado tendremos R3, R4, C2 y TR2.
Para conseguir una forma de onda simtrica, debemos asegurarnos que el circuito es simtrico en
cuanto a valores de sus componentes, es decir, R1=R4, R2=R3, C1=C2 y TR1=TR2.
Dado que no dispongo de los componentes y que la finalidad es entender el funcionamiento del
circuito, es ms sencillo verlo en un simulador que montado en una protoboard, as que he hecho el
video siguiente donde se ve el funcionamiento del circuito simulado en Livewire.
Empezaremos a analizar el circuito, en un instante de tiempo T=0, instante en el que aplicamos la
tensin de alimentacin, los transistores iniciarn la conduccin ya que sus bases reciben un potencial
positivo a travs de R2 y R3, pero uno comenzar la conduccin antes que el otro, por cuestiones de
fabricacin y dopaje, no sern exactamente idnticos.
En el video vemos que es T1 el que empieza a conducir primero, y como es un transistor NPN, al
aplicar intensidad en su base, entrar en saturacin, es decir, su Voltaje colector-emisor ser
practicamente despreciable ( 0V), consiguiendo as una correcta polarizacin del condensador C1, que
comenzar a cargarse a travs de la resistencia R2.
La relacin entre C1 y R2, determinar el tiempo de carga del condensador, si aplicamos la formula
del tiempo de carga de un condensador (Tau) = C R (Donde C es la capacidad de C1 en Faradios,
y R es el valor de R2 en Ohmios), obtendremos el tiempo en segundos que tarda en cargar el
condensador un 63,2% de la tensin de alimentacin.
En el momento en que la carga de C1, supere la tensin de 0,7 V, pasamos al instante de tiempo
T=1, donde C1 ser capaz de superar la barrera de potencial del transistor T2, haciendo que ste entre
en saturacin y por consiguiente su Vc 0, permitiendo la carga del condensador C2 a travs de la
resistencia R3 hasta superar la carga de 0,7 V, que har que T1 entre de nuevo en saturacin,
comenzando nuevamente un ciclo indefinido.
En cuanto a los leds del video, como vemos estn conectados en su nodo directamente a Vcc y en su
ctodo al colector de los transistores, por lo que se polarizarn correctamente en el momento en que la
tensin de colector sea 0, es decir, cuando los transistores entren en saturacin.

As, la carga y descarga de los condensadores, provocadas por la conmutacin de los transistores,
nos da a partir de una alimentacin continua, una onda (casi) cuadrada, de frecuencia a elegir.
(Los valores de los componentes en el video son genricos, mi idea era conseguir unos tiempos de
carga suficientes como para ver los valores de intensidad y voltaje en los componentes).
P.D: Es la primera vez que intento analizar un circuito y explicarlo. Corregirme cualquier fallo por el
bien de todos.

Biestable

R1, R2 = 1 k
R3, R4 = 10 k
Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos estados
posibles durante un tiempo indefinido en ausencia de perturbaciones.1 Esta caracterstica es
ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se
realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:
Asncronos: solamente tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj.
Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario
asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de
bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los
activos por flancos los tipos JK, T y D.
Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de los
latches (biestables asncronos o sincronizados por nivel).

Biestable RS
Descripcin

Cronograma del biestable RS.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas principales permiten
al ser activadas:
R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima
operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la vez, ya que
esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor: a bajo, si el flip-flop
est construido con puertas NOR, o a alto, si est construido con puertas NAND. El problema de que
ambas salidas queden al mismo estado est en que al desactivar ambas entradas no se podr determinar
el estado en el que quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas entradas
se contempla como caso no deseado (N. D.).

Biestable RS (Set Reset) asncrono

Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o NOR, segn
se muestra en la siguiente figura:

Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d).
Tabla de verdad biestable RS
R

Q (NOR)

Q (NAND)

N. D.

N. D.

N. D.= Estado no deseado q= Estado de memoria

Biestable RS (Set Reset) sncrono

Circuito Biestable RS sncrono a) y esquema normalizado b).

Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de permitir o no
el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo de un biestable sncrono
a partir de una asncrona, junto con su esquema normalizado:
Su tabla de verdad es la siguiente:
Tabla de verdad biestable RS
C R S Q (NOR)
0 X X

1 0 0

1 0 1

1 1 0

1 1 1

N. D.

X=no importa

Biestable D (Data o Delay)

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.
El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se aade
un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un dispositivo
activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo tiene lugar en el
flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida
adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo
de activacin de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento es:

y su tabla de verdad:
D Q Qsiguiente
0

X=no importa
Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero (zero order
hold en ingls), ya que los datos que se introducen, se obtienen en la salida un ciclo de reloj despus.
Esta caracterstica es aprovechada para sintetizar funciones de procesamiento digital de seales (DSP
en ingls) mediante la transformada Z.
Ejemplo: 74LS74

Biestable T (Toggle)

Smbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de estado
("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T
est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al
unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T. No estn
disponibles comercialmente.
La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad:
T Q Qsiguiente
0 0

0 1

1 0

1 1

Biestable JK
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del flip-flop
S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop
J-K no tiene condiciones no vlidas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas
entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima
operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a
la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J K Q Qsiguiente
0 0 0

0 0 1

0 1 X

1 0 X

1 1 0

1 1 1

X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el
prximo flanco de reloj y q el estado actual):
J K Q
0 0 q
0 1 0
1 0 1
1 1
El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual
se le concedi el Premio Nobel en fsica de 2000.

Biestable JK activo por flanco

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de
permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada, segn
sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de
verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la
salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de
basculacin (toggle en ingls).
Ejemplo: 74LS73

Biestable JK Maestro-Esclavo

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel
bajo
Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls J-K
Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de
las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.
Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla de
excitacin:
J K Q Qsiguiente
0 X 0

1 X 0

X 1 1

X 0 1

X=no importa
Siendo Q el estado presente y Qsiguiente el estado siguiente. La ecuacin caracterstica del flip flop JK
es: Qsiguiente=JQ+KQ la cual se obtiene de la tabla caracterstica del flip flop.

Ejemplo con componentes discretos

Figura 1.- Circuito multivibrador biestable

Aunque, en general, los biestables utilizados en la prctica estn implementados en forma de circuitos
integrados, en la Figura 1 se representa el esquema de un sencillo circuito multivibrador biestable,
realizado con componentes discretos, cuyo funcionamiento es el siguiente:
Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la conduccin, ya que sus
bases reciben un potencial positivo, TR-1 a travs del divisor formado por R-3, R-4 y R-5 y TR-2 a
travs del formado por R-1, R-2 y R-6, pero como los transistores no sern exactamente idnticos, por
el propio proceso de fabricacin y el grado de impurezas del material semiconductor, uno conducir
antes o ms rpido que el otro.
Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir, debido a la
mayor cada de tensin en R-1, por lo que la tensin aplicada a la base de TR-2 a travs del divisor
formado por R-2, R-6, disminuir haciendo que este conduzca menos. Esta disminucin de conduccin
de TR-2 hace que suba su tensin de colector y por tanto la de base de TR-1, este proceso llevar
finalmente al bloqueo de TR-2 (salida Y a nivel alto).
Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a travs de los
condensadores C-1 y C-2 pasar a las bases de ambos transistores. En el caso de TR-1 no tendr ms
efecto que aumentar su tensin positiva, por lo que este seguir conduciendo. En la base de TR-2 el
impulso har que este transistor conduzca, realizndose un proceso similar al descrito al principio,
cuando el que conduca primero era TR-1, que terminar bloqueando a este y dejando en conduccin a
TR-2 (salida Y a nivel bajo).
La secuencia descrita se repetir cada vez que se aplique un impulso en T. La salida cambia de estado
con el impulso de disparo y permanece en dicho estado hasta la llegada del siguiente impulso,
momento en que volver a cambiar.
La cada de tensin en la resistencia comn de emisores (R-7) elimina la indecisin del circuito y
aumenta la velocidad de conmutacin.

Aplicacin
Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos biestables puede
representar el estado de un secuenciador, el valor de un contador, un carcter ASCII en la memoria de
un ordenador, o cualquier otra clase de informacin.
Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables almacenan el
estado previo de la mquina que se usa para calcular el siguiente.
El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable cambie de
estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un biestable puede
conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del conjunto
considerado como una cadena de salidas de todos los biestables es el conteo en cdigo binario del
nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de
biestables usados.
Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la salida es
momentneamente invlida mientras los cambios se propagan por la cadena justo despus de un flanco
de reloj. Hay dos soluciones a este problema. La primera es muestrear la salida slo cuando se sabe que
esta es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un tipo diferente de contador
sncrono, que tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo
momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que
puede funcionar.
Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la
frecuencia de entrada entre 2n, donde n es el nmero de biestables entre la entrada y la ltima salida.

Secuenciacin y metaestabilidad
Los biestables sncronos son propensos a sufrir un problema denominado metaestabilidad, que ocurre
cuando una entrada de datos o de control est cambiando en el momento en el que llega un flanco de
reloj. El resultado es que la salida puede comportarse de forma imprevista, tardando muchas veces ms
de lo normal en estabilizarse al estado correcto, o incluso podra oscilar repetidas veces hasta terminar
en su estado estable. En un ordenador esto puede suponer la corrupcin de datos o causar un fallo de
programa.
En muchos casos, la metaestabilidad en los biestables se puede evitar asegurndose de que los datos y
las entradas de control se mantienen constantes durante un periodo de tiempo especificado antes y
despus del flanco de reloj, denominados setup time (tsu) y hold time (th) respectivamente. Esos
tiempos estn establecidos en la hoja de datos del dispositivo en cuestin, y son tpicamente entre unos
pocos nanosegundos y unos pocos cientos de picosegundos para dispositivos modernos.
Desafortunadamente, no siempre es posible cumplir estos requisitos, porque los biestables pueden estar
conectados a entradas en tiempo real que son asncronas, y pueden cambiar en cualquier momento
fuera del control del diseador. En este caso, lo nico que puede hacerse es reducir la probabilidad de
error a un determinado nivel, dependiendo de la fiabilidad que se desee del circuito. Una tcnica para
reducir la incidencia es conectar dos o ms biestables en cadena, de forma que la salida de una se
conecta a la entrada de la siguiente, y con todos los dispositivos compartiendo la misma seal de reloj.
De esta forma la probabilidad de un suceso metaestable puede reducirse considerablemente, pero nunca
podr eliminarse por completo.
Existen biestables robustos frente a la metaestabilidad, que funcionan reduciendo los tiempos de setup

y hold en todo lo posible, pero incluso estos no pueden eliminar por completo el problema. Esto es
debido a que la metaestabilidad es mucho ms que un problema de diseo. Cuando el flanco de reloj y
la entrada de datos estn suficientemente juntos, el biestable tiene que elegir el evento que ocurri
antes. Y por ms rpido que se haga el dispositivo, siempre existe la posibilidad de que sucedan lo
suficientemente juntos como para que no se pueda detectar cual es el que ocurri primero. As pues, es
lgicamente imposible el construir un biestable a prueba de metaestabilidad.
Otro parmetro temporal importante de un biestable es el retardo reloj-a-salida (clock-to-output tCO) o
retardo de propagacin (propagation delay tP), que es el tiempo que el biestable tarda en cambiar su
salida tras un flanco de reloj. El tiempo para una transicin alto-a-bajo (tPHL) es a veces diferente del
de las transiciones de bajo-a-alto (tPLH).
Cuando se conectan biestables en cadena, es importante asegurar que el tCO del primero es mayor que
el hold time (tH) del siguiente, ya que en caso contrario, el segundo biestable no recibir los datos de
forma fiable. La relacin entre tCO y tH est garantizada normalmente si ambos biestables son del
mismo tipo.
BIESTABLES
1. INTRODUCCIN: El biestable como elemento bsico de memoria.
Los BIESTABLES nos son necesarios para la sntesis de los circuitos secuenciales, que son aquellos
cuya salida depende de la entrada actual y de las entradas en momentos anteriores. Los biestables sern
los encargados de almacenar ( MEMORIA ) el estado interno del sistema.
Pero aqu nos aparece un concepto nuevo llamado estado interno que para poder entenderlo
intuitivamente vamos a poner un ejemplo fuera de la electrnica. Si consideramos el sistema
BOLIGRAFO podemos definir:
el conjunto de entradas: PULSAR Y NO PULSAR
el conjunto de salidas : SALE PUNTA, ENTRA PUNTA y NO SE MUEVE PUNTA.
el conjunto de ESTADOS INTERNOS : PUNTA DENTRO y PUNTA FUERA.
Como puedo observar los estados internos de un sistema me definen todas las situaciones diferenciadas
por las que puede pasar o a las que puede evolucionar mi sistema.
Los biestables son circuitos binarios ( con dos estados ) en los que ambos estados son estables de
forma que hace falta una seal externa de excitacin para hacerlos cambiar de estado. Esta funcin de
excitacin define al tipo de biestable ( D,T, RS o JK ).
En la electrnica combinacional no exista el tiempo, sin embargo en la electrnica secuencial es
esencial, la posicin relativa en la que ocurren los sucesos ( eventos ).
Con la introduccin anterior podemos definir formalmente un biestable como un circuito secuencial
con dos estados estables, es decir tiene memoria y una con una salida que puede permanecer
indefinidamente en uno de los dos estados posibles. Al ser secuencial las salidas dependen de las
entradas y del estado anterior. Un biestable almacena la informacin de 1 bit.
Mediante biestables que son la base de los circuitos secuenciales en combinacin con una adecuada
lgica combinacional podremos construir : contadores, registros de desplazamiento, temporizadores,
memorias y en general cualquier autmata.

2. Biestables RS con puertas NAND y NOR.

El estado del circuito biestable ser el contenido de la memoria. La memoria se consigue mediante la
realimentacin, o sea introduciendo la salida otra vez a la entrada. Si Qn es el estado actual o presente y
Qn+1 el estado futuro entonces se consigue el estado de memoria :

fig 1 : Configuracin bsica de estado de memoria

Esta situacin de estado de memoria viene dada por la expresin :

Para poder modificar este estado de memoria debo aadir entradas y as cambiar el estado. Si llamamos
a estas entradas R ( reset ) y S ( set ) obtenemos el biestable RS. Los biestables RS se pueden
implementar con puertas NOR y NAND.
A este tipo de biestables que son activos por nivel se les denomina LATCH.

figura 2 . Latch RS mediante NAND y mediante NOR

La tabla de verdad o funcionamiento del Latch RS es la siguiente :

Vamos a analizar una situacin en el Latch RS con puertas NOR ( p.e. ) para entender la tabla de
verdad anterior:
Consideramos la situacin de partida
(estado presente ) y vamos a introducir R=S=0
( la situacin de partida est en azul ). Como se puede observar se mantiene el estado 0 como
caba esperar,

, luego se encuentra en estado de memoria.

Consideramos ahora la situacin de partida

(estado presente ) y vamos a introducir
R=0 y S=1( la situacin de partida est en azul ). Como se puede observar el estado futuro
cambia a 1 como caba esperar segn la tabla,

, una vez que se estabiliza la

realimentacin de las salidas.

La ? que aparece en la tabla de verdad corresponde a una situacin NO PERMITIDA en la que

se genera un conflicto de indeterminacin que se solucionar con el biestable JK haciendo que
cuando las entradas estn en alta el circuito cambie de estado.
Si analizo la solucin del Latch RS con puertas NAND llegar a la conclusin que se diferencia del
anteriormente analizado porque es activo sus entradas a nivel bajo ( ceros lgicos ).
3. BIESTABLES SNCRONOS.
La necesidad de establecer los instantes de tiempo en un circuito secuencial basado en biestable nos
lleva a la introduccin de seales de reloj que nos marcan esos instantes. En cuanto al comportamiento
respecto a los instantes de tiempo los circuitos se dividen en :
Circuitos asncronos : cada variacin en las entradas afecta al estado del circuito ( es igual a
definir un nuevo instante de tiempo )
Circuitos sncronos : Una seal de reloj establece los instantes en los que se modifica el estado
del circuito.
3.1. Sincronismo por nivel y sincronismo por flanco.
Los circuitos sncronos se dividen a su vez en :
Sncronos por nivel : El instante en el que se modifica el estado del circuito es un semiciclo de
reloj.
Sncronos por flanco : El instante en el que se modifica el estado del circuito es un flanco del
reloj.
Esto me lleva a la siguiente clasificacin de los biestables :
Latch: Se les llama as a los biestables asncronos o sncrono por nivel. ( ver figura 2 el
biestable asncrono RS por nivel ).
Flip-flop : Se les llama as a todos los biestables sncronos por flanco.
3.1.a. Biestable RS sncrono por nivel
Se aade una seal de reloj al Latch RS bsico ( asncrono ) quedando de la siguiente forma ( ver figura
3 ):

figura 3. Latch RS sncrono por nivel

Aqu tenemos que :
R'= R.CK
S'= S.CK
Si CK=0 tenemos que R'=S'=0 por lo que nos encontramos es una situacin de estado de memoria. Si
CK=1 implica que R'=R y S'=S y por tanto el biestable atiende a los valores de entrada y acta segn su
tabla de verdad. Todo esto lo resumimos en la siguiente tabla de verdad :

Como el tiempo que atiende el biestable a las entradas es todo el semiciclo en alta, si durante ese
tiempo se produce un cambio inesperado en las entradas R y S nos puede llevar a una situacin errnea.

Por tanto para utilizar este tipo de biestables por nivel debo garantizar que las entradas sean estables
durante el tiempo que el nivel est en alta.
Una solucin a estos problemas es el uso de biestables RS sincronizados por flancos ( Flip-flop RS ) ya
que reduzco el instante de tiempo en el que el biestable atiende las entradas.
3.1.b Biestables RS sncronos por flancos
En estos biestables se introduce un circuito detector de flancos ( ver figura 4 ):

figura 4. Flip-flop RS
El disparo ( activacin del FF ) se puede dar tanto en el flanco de subida como el de bajada, esta
situacin viene reflejada en la en la tabla de verdad del FF, como en la siguiente en las que las flechas
hacia arriba indican que se utiliza el flanco de subida de la seal de reloj.

De todas formas en la representacin del FF RS en los circuitos tambin podr diferenciarlos segn
muestra la siguiente figura:

figura 5. FF RS por flancos

3.2. Problemas de temporizacin en circuitos sncronos
Los FF requieren tambin que las entradas sean estables un tiempo del flanco activo ( set-up time ), y
tambin un tiempo despus ( hold time ). En la actualidad todos los FF modernos disparados por
flancos tienen tiempos de retencin o hold time, muy pequeos 5 ns, es decir no necesitan mantener
la entrada despus del flanco activo.
De todas formas antes del desarrollo de los FF por flancos tan optimizados actuales, los problemas de
temporizacin se resolvan con los FF llamados FF MAESTRO-ESCLAVO ( master-slave )

El funcionamiento es el siguiente al llegar la seal de reloj en flanco de subida, carga al MAESTRO .

Cuando llega el flanco de bajada el MAESTRO se queda en estado de memoria y el ESCLAVO se
activa ( debido al inversor NOT ) y atiende a la entrada que es lo que se la ha pasado ( la mantiene
estable ) el MAESTRO por permanecer en estado de memoria.
Es importante tambin resear que en el diseo de circuitos digitales secuenciales y combinacionales se
le da tambin importancia el solucionar problemas transitorios o Glitch. Un Glitch es una seal no
deseada debido a que las entradas de una puerta no cambian simultneamente debido a que los tiempos
de propagacin en las puertas son distintos o en circuitos anteriores.

3.3. Biestables sncronos con entradas asncronas.

Se dota al biestable sncrono de entradas adicionales PR ( preset puesta a uno ) y CL (clear puesta a
cero ) que se consiguen con dos puertas NOR detrs de la configuracin de la figura 3 4.

Figura 6 . biestable RS sncrono con entradas asncronas

Las entradas R y S actan solamente cuando la seal CK=1. En cambio PR y CL las seales asncronas,
tienen efecto siempre sobre el estado del circuito, independientemente del estado del reloj. Siendo su
tabla de verdad o funcionamiento :

4. Biestables JK,T y D.
4.1. Biestable JK
El JK resuelve el caso de indeterminacin R=S=1 del RS ( la ? de las tablas de verdad ) adems de
ofrecer ms posibilidades. Una posible realizacin del JK sera la siguiente :

Figura 6. Biestable JK ( puede existir versin por flanco o por niveles )

La tabla de verdad o funcionamiento sera la siguiente :
La ecuacin de funcionamiento de la tabla de verdad es

4.2. Biestable tipo D ( delay = retardo )

Su tabla de funcionamiento o verdad es la siguiente :

La ecuacin es la siguiente
. Puedo obtener un biestable tipo D conectando un JK de la
siguiente forma como se demostrar en clase:

4.3. Biestable tipo T ( trigger = disparo )

La tabla de funcionamiento es la siguiente :

Siendo su ecuacin obtenida de la tabla :

Tambin puedo obtener un tipo T a partir de un JK de la siguiente forma ( se demostrar en clase ) :

5. CRONOGRAMAS O DIAGRAMAS DE TIEMPO CON BIESTABLES.

Es uno de los mtodos ms usados para estudiar el comportamiento de las seales de un biestable
( estado interno, salidas, etc. ) y de cualquier circuito secuencial en general. En el se ve en un grfico
seal-tiempo como evolucionan las seales al comps de la seal de reloj ( por flanco o nivel ) de una
forma muy explcita. ( En clase se vern ejemplos de los biestables estudiados en este tema )

ntroduccion a los circuitos biestables

fig.1.1
INTRODUCCCION
en este tema hablaremos de los circuitos bietables, conocidos como basculas flip-flop,caracterizados
por admitir dos estados electricos, ambos estables,razon por la cual pertenecen al grupo de los
multivibradores biestables.
Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador capaz de permanecer
en un estado determinado o en el contrario durante un tiempo indefinido. Esta caracterstica es
ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se
realiza variando sus entradas.

MARCO TEORICO
Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador capaz de permanecer
en un estado determinado o en el contrario durante un tiempo indefinido. Esta caracterstica es
ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se
realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:
Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las
entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario
asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de
bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los
activos por flancos los tipos JK, T y D.
Biestable RS
Descripcin
Cronograma del biestable RS
Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas entradas principales, R y S,
a las que debe el nombre, permiten al ser activadas:
R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima
operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la vez, ya que
esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor
Biestable D
Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.
Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya salida adquiere el valor de
la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo de activacin de dicha
entrada de sincronismo, existen dos tipos de biestables D:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento es:
y su tabla de verdad:
D
Q
Qsiguiente
0
X
0
1
X
1
X=no importa
Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero (zero order

hold en ingls), ya que los datos que se introducen, se obtienen en la salida un ciclo de reloj despus.
Esta caracterstica es aprovechada para sintetizar funciones de procesamiento digital de seales (DSP
en ingls) mediante la transformada en z.
Biestable T
Smbolo normalizado: Biestable T activo por flanco de subida.
Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable T cambia de estado
("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara. Si la entrada T est a
nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un
biestable JK, unin que se corresponde a la entrada T.
La ecuacin caracterstica del biestable T que describe su comportamiento es:
y la tabla de verdad:
T
Q
Qsiguiente
0
0
0
0
1
1
1
0
1
1
1
0
Biestable JK
Descripcin
Cronograma de la bscula JK
Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas entradas principales, J y K,
a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima
operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a
la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:
Y su tabla de verdad es:
J
K
Q
Qsiguiente
0
0
0

0
0
0
1
1
0
1
X
0
1
0
X
1
1
1
0
1
1
1
1
0
X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el
prximo flanco de reloj y q el estado actual):
J
K
Q
0
0
q
0
1
0
1
0
1
1
1
El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual
se le concedi el Premio Nobel en fsica de 2000.
Biestable JK activo por flanco
Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de
permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada, segn
sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de
verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la
salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de

basculacin (toggle en ingls).

Biestable JK Maestro-Esclavo
Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel
bajo
Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls J-K
Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de
las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.Otra forma de expresar la
tabla de verdad del biestable JK es mediante la denominada tabla de excitacin.
EJEMPLO
como se muestra en la figura 1.1 se esta representando un circuito multivibrador biestable.
CONCLUSIONES
los flip-flops son circuitos que pueden permanecer en el estado que se les asigno asta que se le mande
otra seal que cambie esa condicion.
Multivibradores
Los multivibradores son en realidad osciladores, pero su forma de onda de salida no es una seal
senoidal, sino que generan una onda cuadrada.
Existen dos clases de multivibradores:
-De funcionamiento continuo, tambin llamados libres, recurrentes o astables, mucho ms conocidos
por ste ltimo nombre, que generan ondas sin la necesidad de ms excitacin exterior que la propia
fuente de alimentacin.
-De funcionamiento excitado, que requieren una tensin exterior de disparo o de excitacin para salir
de unas condiciones estticas o de reposo.
Multivibrador astable.
Un multivibrador astable es un oscilador de relajacin; su frecuencia de salida depende de la carga y
descarga de condensadores. Estas cargas y descargas son provocadas por la conmutacin de sendos
transistores.
Si dividimos un multivibrador astable en dos verticalmente, se puede observar que es un circuito
simtrico, desde el punto de vista geomtrico. Si hacemos T1=T2, R1=R4, R2=R3 y C1=C2, la forma
de onda de cualquiera de las salidas ser simtrica, es decir, la duracin de ambos niveles de tensin de
cada ciclo ser idntica.
La frecuencia de salida viene determinada por los valores de C1, C2, R2 y R3; si se rompe la igualdad,
expuesta anteriormente, entre dichos componentes, la forma de onda de salida ser asimtrica.
Las formas de onda de salida Vo1 y Vo2 est desfasadas 180; mientras una est en su nivel superior la
otra est en el inferior. Esto es debido a la situacin de T1 en corte y T2 en saturacin, y viceversa.
Funcionamiento
Si consideramos un instante en el que T2 est en saturacin y T1 en corte, C1 se empezar a cargar a
travs de T2 y R1, y, como el punto de unin de C1 y R2 est conectado a la base de T2, llegar un

momento en que la tensin en la base de T2 es insuficiente para que T2 permanezca saturado, con lo
que al conducir menos la tensin Vo2 aumentar, iniciando el proceso descrito anteriormente pero en
sentido contrario, es decir, llevando a T1 a saturacin y T2 al corte.
Mientras C1 adquira carga para provocar tal cambio, C2 se va descargando.
Este proceso se mantiene mientras estemos suministrando tensin al circuito de esta forma:
Las condiciones iniciales son estas:
C1 estaba prcticamente descargado.
C2 estaba totalmente cargado.
T1 estaba en corte
T2 estaba en saturacin
En estas circunstancias, C2 encuentra un camino de descarga a travs de R3 y T2 y C1 se carga a travs
de la unin base-emisor de T2 y de R1.
Momentneamente, la base de T1 se encuentra sometida a un potencial de -Vcc, aproximadamente,
respecto a masa. Obsrvese la polaridad con que se haba cargado C2, al conectar su terminal positivo a
masa a travs de T2, al inicio de la descarga, en la base de T1 se reflejan -Vcc voltios,
aproximadamente, que es la carga de C2.
A partir del instante en que T2 pasa a saturacin, C2 se empieza a descargar; tardar un tiempo
T2 = 0.69 C2 R3
En un tiempo menor se habr cargado C1, ya que
C1 = C2 y R1 << R3
Una vez que C2 se ha descargado totalmente empezar a cargarse en sentido contrario, esto es, el punto
de unin de C2 y R3 ser ligeramente positivo, por lo que tambin se aplicar polarizacin directa a la
base de T1, que provocar el basculamiento del circuito y que sita a T1 en saturacin y a T2 en corte,
comenzado entonces C2 a cargarse a travs de su circuito de carga y C1 a descargarse a travs de R2 y
T1.
De forma anloga al proceso anterior, la base de T2 se encuentra en el instante de la conmutacin
sometida a un potencial negativo prximo a -Vcc que va disminuyendo segn se descarga C1; lo har
en un tiempo
T1 = 0.69 R2 C1
Por la razn expuesta anteriormente, C2 se cargar en un tiempo menor que T1.
Una vez extinguida la carga de C1, ste adquiere una pequea carga en sentido contrario, que har de
nuevo conmutar al circuito, pasando T2 a saturacin y T1 a corte, con lo que se inicia un nuevo ciclo.
Por todo esto se deduce que un ciclo tendr un periodo
T = t2 + t1
como C1 = C2 y R2 = R3, tendremos que
t = 2 (0.69 R2 C1) = 1.38 R2 C1
Esta expresin es cierta slo en el caso de circuitos simtricos; en caso contrario, la duracin de un
ciclo ser

T = t1 + t2 = 0.69 R2 C1 + 0.69 R3 R2
por lo que, en cualquiera de los casos, la frecuencia de oscilacin es conocida con facilidad.

Multivibrador astable.
Multivibrador monoestable.
Dentro de los multivibradores de funcionamiento excitado se distinguen dos tipos:
Monoestable, que permanecen en un estado determinado mientras no se les aplique una seal exterior
que les haga cambiar al estado contrario para, posteriormente, regresar de nuevo al de reposo y
permanecer en l hasta la presencia de un nuevo impulso de excitacin.
Biestable, que pueden permanecer en cualquiera de los dos estados de forma indefinida, si no se les
aplica una seal exterior que les haga cambiar al estado contrario.
El multivibrador monoestable no es estrictamente un oscilador, pero en determinadas circunstancias se
puede comportar como tal, aunque siempre controlado por una seal exterior.
El multivibrador monoestable es muy similar al astable, como podemos observar.
Multivibrador monoestable.
La sustitucin del condensador C2 por la resistencia R3 es lo que le permite que el circuito permanezca
en un estado concreto, esto es, T1 en corte y T2 en saturacin, luego, Vo1 = Vcc y Vo2 = 0V.
Cuando se aplica un impulso a Vd, T1 pasa a conducir y T2 al corte; en este estado estar un tiempo
determinado por R2 y C1, y volver de nuevo al estado primitivo.
Si la seal Vd es una seal que se repite a intervalos constantes, la seal de salida ofrecer una
frecuencia constante.
Funcionamiento
Si suponemos inicialmente T2 en saturacin, debido a la ausencia de tensin en la base de T1, ste
permanecer en corte ya que Vo2 = 0. En estas circunstancias, C1 se carga a travs de R1 y de la unin
base-emisor de T2 y el circuito permanece en esta situacin indefinidamente.
Si aplicamos un impulso de amplitud suficiente en Vd, T1 pasar a saturacin, por lo que Vo1 se har
prcticamente 0 y en la base de T2 se reflejar una tensin negativa de valor prximo a -Vcc que har
que T2 pase al corte; por ello Vo2 tomar un valor prximo a Vcc y la base de T1 permanezca en
saturacin.
Desde el instante en que T1 pasa a saturacin, C1 comienza a descargarse a travs de R2 y T1 y lo har
en un tiempo

T = 0.69 R2 C1
Una vez descargado empezar a cargarse en sentido contrario, esto es, la placa conectada a la base de
T2 se har positiva y una vez alcanzada tensin suficiente en ese punto, T2 pasar a saturacin, por lo
que Vo2 se hace 0 y, de nuevo, T1 pasa al corte hasta la aparicin de un nuevo impulso de disparo en
Vd.
Clculos astable.
1.- F = 325 Hz
2.- T = 6 segundos
Circuito 1.
Como el circuito va a ser simtrico T = 2(0.69 R2 C1)
F=1/T
F = 325 Hz T = 1 / 325 Hz = 3.07 10-3
T = 3.07 10-3
Si suponemos R2 = 100 K
3.07 10-3 = 2(0.69 100K C1)
C1 = 3.07 10-3 / 138 103 = 22 F
C1 = 22 F
Vamos a coger una Vcc de 12 Voltios y una Ic de 10 mA
Vcc = Ic Rc
Rc = Vcc / Ic = 1200
Rc = 1200
Al ser el circuito simtrico:
Rc1 = Rc2 = 1200
C1 = C2 = 22 F
R2 = R3 = 100K
Este circuito fue probado obteniendo una frecuencia de 332 Hz.
Circuito 2.
Al utilizar los mismos transistores que en el circuito anterior vamos a mantener los valores de Rc y de
Vcc, teniendo as que calcular los condensadores, ya que podemos mantener tambin el mismo valor
para las resistencias R2 y R3.
Vcc = 12V
T = 6 seg.
T = 2(0.69 R2 C1)
C1 = T / 2(0.69 R2)
C1 = 43 F
Este circuito fue probado obteniendo un periodo de 6.40 segundos.

Clculos monoestable.
Tenemos que calcular un multivibrador monoestable para un tiempo de 2 segundos.
T = 2 seg.
T1 = T2 = BC548C
Vcc = 12V
R2 = 47 K
T = 0.69 R2 C
C = T / 0.69 R2 = 61 F
C= 68 F
R1 = R4 = Rc = Vcc / Ib
Vamos a suponer una Vcc de 12 Voltios y para este transistor Ic = 10 mA
Rc = 12 V / 10 mA = 1200
R1 = R4 = 1200
Rb = Vb / Ib
Ib = Ic /
Para este transistor la mnima es de 420
Ib = 10mA / 420 = 23 10-6
Rb = 12 V / 23 10-6 = 521 k
Rb = 500 k