Mthodologie de conception des circuits intgrs VLSI - 3.

Mthodologie de conception

1/02/10

III Mthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prdiffuss, Prcaractriss, FPGA

2 Critres de choix

2. Spcification d'un ASIC

1 Nature de la spcification d'un ASIC

2 Spcification dtaille
3 Plan mthodologique type de ralisation

3. Dmarche de conception

1 Mthodologies ascendante et descendante

2 Cas de la conception de circuit

4. Outils de CAO

1 Evolution des outils

2 Simulation
3 Placement et routage
4 Synthse logique
151

III.1. Classification des CI

Compromis entre : flexibilit, cot, temps de
dveloppement, prototypage, fondeurs, outils
Digital Circuit Implementation Approaches

Custom

Semicustom

Cell-based

Standard Cells
Compiled Cells

Ma cro Cells

Array-based

Pre-diffused
(Gate Arrays)

Pre-wired
(FPGA's)

152

Olivier Sentieys

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1/02/10

Circuits custom
Transistors taills sur mesure
Avantages : optimisation densit,
performance, consommation
Inconvnients : prix trs lev,
temps de dveloppement (6/17
trans./jour), pas de reengineering
Pentium II (1998)
UTILISATION : processeurs,
domaine spatial, mmoires,
modules performants.

Data 32 bits,7.5 M Transistors,

300 MHz, 3.3V, 0.35, 43W, 2 cm2

(Exemple DEC Alpha : semi-custom except

pour les units arithmtiques)

153

Circuits base de cellules

(Standard Cells, Prcaractriss, Cell based)
Plots (pads)
FIFO

ROM

Blocs compils
ROM, RAM
multiplieur
DataPath
- paramtrables
- gnriques
description mono-bit
de la cellule puis
extension par compilation
ou juxtaposition sur N bits

Registre
dff

Bibliothque de cellules lmentaires

dfinies au niveau physique
portes logiques
bascules, latches
buffers, mux, dcodeurs
Full Adder/Substracter
Pad, compteurs, level shifter...
+ CAN, CNA, PLA, UART, P

nand

Additionneur

largeur variable
ex. NAND : 14.2
DFF : 73,6
hauteur fixe
ex. 43 pour
techno. 1

plots Vcc/Vdd pour mise en srie

connecteurs d'E/S de la cellule

154

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Standard Cells (suite)

Exemple de cellule : NAND 3 entres

155

Standard Cells (suite)

Avantages
Conception hirarchique de modules rutilisables
Rduction du temps de conception, cots moindres
Perte de place pour les connexions entre modules irrguliers.
Challenge : placement routage
Rutilisation des cellules : bibliothques riches
Feedthrough Cell

Logic Cell

Hauteur des

cellules fixe
Canaux de routage

des interconnexions




: mtal 1




: mtal 2

Compiled
Module
(RAM, operator,
datapath...)

156

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Standard Cells

ROM
Interface

UT

Circuit FIR16
1995
ES2 1
24 sqmm

RAM
Mulitplieur

UC

157

Circuits prdiffuss

Pad dE/S

Zones des
cellules

Canal de
routage

Les fonctions sont ralises par contacts puis

par mtallisation

Les fonctions sont ralises par mtallisation

polysilicon
Polysilicon
VD D

In1 In2

In3 In4

PMOS
metal

Metal
GND

possible
contact

NMOS
Out

Non-Caractrise

Olivier Sentieys

4-input NOR

158

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Circuits prdiffuss (suite)

Exemple dimplmentation dune fonction logique

159

Circuits prdiffuss (suite)

Procd de fabrication des circuits prdiffuss

160

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1/02/10

Circuits prdifuss (suite)

Avantage : cot et temps de conception
Wafers prs lemploi, o il ne reste que les connexions dfinir.

Inconvnient : densit dintgration plus faible

Transistors non utiliss
Limite par les possibilits dintgration
Sea of Gates : meilleure intgration. (~100% pour une RAM, <75%
autrement)

Gate Array e marin

161

PLD: Programmable Logic Devices

CPLD: Complex PLD
Bloc entre sortie

PLD: Programmable Logic Devices

Bloc
logique

Bloc

Bloc
logique

entre
sortie

Bloc
logique

Matrice

Bloc
logique

entre

de
Bloc
logique

connexion

Bloc
logique

Bloc

Bloc
logique

sortie

Bloc
logique

Bloc entre sortie

PLA

Olivier Sentieys

Larchitecture typique dun CPLD se prsente

comme un ensemble de fonctions de type
PAL interconnectes laide dune matrice 162

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EPLD (Altera)

Macrocell

Primary inputs

Courtesy Altera Corp.

163

FPGA : Field-Programmable Gate Arrays

Les FPGAs comprennent de
nombreux modules logiques

Bloc entre sortie

Les interconnexions entre les

modules logiques ne sont pas
centralises
(rseau dinterconnexion)
Bloc

Deux familles de FPGA :

FPGA de type SRAM
(reprogrammable)
FPGA de type antifusible
(non reprogrammable)
Exemples :
Altera : Stratix, Cyclone
Xilinx : Virtex, Spartan

Olivier Sentieys

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

Bloc
logique

entre
sortie

Bloc
entre
sortie

Bloc entre sortie

Connexions programmables

Canaux de routage
164

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Field-Programmable Gate Arrays

RAM-based

CLB

CLB

switching matrix
Horizontal
routing
channel
Interconnect point
CLB

CLB

Vertical routing channel

165

RAM-based FPGA
Basic Cell (CLB)
Combinationa l logic

Sto ra ge eleme nts

R
A
B /Q1/Q 2

Any function of up t o
4 variables

C/Q 1/Q 2

D in

R
F

Any function of up t o
4 variables

C/Q 1/Q 2

CE

B /Q1/Q 2

D Q1

D Q2
CE

Cloc k

CE

Courtesy of Xilinx
166

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RAM-based FPGA
Xilinx XC4025

Xilinx Virtex

167

III.2. Critres de choix

Full Custom Standard Cell Pr-diffus Programmable

"

"

"

"

"

"

Gnricit

"

"

"

"

Temps de
dveloppement

"

"

"

Complexit CAO

"

"

"

Cot par circuit

"

"

"

Densit dintgration
Performances

168

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Structure des cots

Comparaison entre frais fixes (NRE: Non Recurring
Expenses) et rduction potentielle des cots unitaires
(PU) lors de la phase de production
Rendement Technologique : = (1+N0.S)-n
N0 : Densit de dfauts par niveau de masque
S : Surface unitaire dune puce
n : Nombre de masques du circuit
Stot : Surface disponible et utilisable du wafer

Pr

Prix de revient = Prix du wafer / (Nombre de pices Rendement)

= Prix du wafer (1+N0.S)n (S / Stot)
Pr
= Constante S (1+n.N0.S)
Si N0.S << 1

169

Frais fixes (NRE)

Cot de prototype et de fabrication des masques (NRE)
Masques
Fabrication de Silicium : cot du circuit; ventuellement frais pour P&R et DRC;
options de tests, de rendement et de prcision analogique
Conseil en conception ou sous traitance
Logiciel de conception (10-100k plus la maintenance) ventuellement en
location-vente. Logiciel polyvalent (Mentor Graphics, Cadence, Synopsys) ou
logiciel fabricant (e.g. Xilinx, Altera).
Matriel pour la conception (PC windows/linux, SUN). Dpend fortement du
logiciel de CAO et des tches effectuer (saisie de schma, simulations
logiques ou lectriques, simulations de fautes, P&R).
Frais de re-conception ????

170

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1/02/10

Cot dun circuit

Cot de production (PU)
Fonction de la taille de la puce, de la dure de vie du produit et du
nombre de puces produites chaque anne.
Attention si le circuit est de grande dimension le rendement (nb CI tests
OK sur wafer / nb de CI total) gnral sera rduit.
.

Etudier le cout rel du circuit :

PU rel = NRE / (nb CI par an * Dure de vie) + PU

Cot ()

150000
100000

FPGA
GA
SC
FC

50000

1 2 3

4 5 6 7

Volume (en milliers)

8 9 10 11 12 13 14 15

171

Comparaison Relative
160
140
Cot
dveloppement

120

Temps
dveloppement

100
80

Risque

60

Surface Final

40
Cot par puce
20
0

FPGA

GA

SC

FC

Possibilits doptimisation
de la consommation
172

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1/02/10

Pourquoi un FPGA ?
Si les vitesses ncessaires lapplication sont
compatibles avec les technologies FPGA (~100Mhz)
Pour prototyper
Parce que les fonctions ne sont pas bien dfinies,
elles sont amenes voluer (dans une moindre
mesure bien sur)
Pour une intgration de glue sur les cartes
Rapidit de design
Cot dans le cas de faibles quantits = prototype

173

FPGA vs ASICs masqus

FPGA
Ils sont largement utiliss dans les PME-PMI
Pour de petits volumes, les FPGA ont d'normes avantages (pas de frais
fixes NRE)
Ils offrent un prototypage rapide, car ils permettent la vrification du
systme complet
40% des ASIC conus ont moins de 10,000 portes
60% des ASIC conus ont moins de 20,000 portes

Caractristiques fonctionnelles
Ils sont rapidement reprogrammables (10-100ms -> 10s)
Leur capacit progresse rapidement avec le niveau de l'intgration
Actuellement (environ)
FPGA : 4 Millions de portes 300-MHz
Taux de remplissage ~80%
EPLD : 250,000 portes 200-MHz

174

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III Mthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prdiffuss, Prcaractriss, FPGA

2 Critres de choix

2. Spcification d'un ASIC

1 Nature de la spcification d'un ASIC

2 Spcification dtaille
3 Plan mthodologique type de ralisation

3. Dmarche de conception

1 Mthodologies ascendante et descendante

2 Cas de la conception de circuit

4. Outils de CAO

1 Evolution des outils

2 Simulation
3 Placement et routage
4 Synthse logique
175

III.2

Spcification d'un ASIC

Le terme spcification regroupe toutes les informations qui caractrisent de

l'extrieur le composant raliser. Les spc sont indpendantes de
l'utilisation qui est faite du circuit. Elles ont pour but de dcrire ce que doit
faire le composant (le QUOI) et pas du tout comment il le fait (le COMMENT).

Fonctionnelle, Opratoire, Technologique

Sous forme papier ou informatique
-> Vrification des spcifications

ASIC

176

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III.2.1

1/02/10

Nature de la spcification d'un circuit

Spcifications fonctionnelles
Description des fonctions que doit assurer le circuit (ou le bloc)

Equation logique, Table de vrit, Chronogramme, Table de transition (quation d'tat)

Diagramme tat/transition, Grafcet (divergence/convergence ET/OU)
Statechart (extension du diagramme d'tat au paralllisme)
Rseau de Petri (comportement temporel)
Diagramme des activits (diagramme flots de donnes et flots de contrle : Statamate de iLogix)
Modle mathmatique, signal, commande
Description algorithmique

Spcifications opratoires
Manire dont une fonction doit oprer, conditions et domaines de fonctionnement

Renseignements sur les grandeurs ou donnes utilises dans les spcifications fonctionnelles
(type, domaine de dfinition, prcision)
Informations pour guider les concepteurs dans le choix des solutions mettre en uvre
(expriences prcdentes dans l'entreprise ou ailleurs)
Test oprer sur le circuit

Spcifications technologiques
Renseignements en rapport avec la ralisation matrielle

III.2.2

Dfinition lectrique des E/S (DC, type de driver,...)

Performances / contraintes
Spc. de ralisation (taille, cot, technologie, type de botier,...)
Contraintes de l'environnement
Qualit de test (AQL)

177

Spcification dtaille d'un ASIC

Une spcification dtaille (ASIC Detailed Design

Specification) d'ASIC est un document crit qui regroupe
La spcification de la dfinition
La notice descriptive de fonctionnement
Elle doit fournir toutes les informations utiles aux
concepteurs des cartes utilisatrices, ainsi qu'aux
concepteurs de logiciels.

178

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1/02/10

Plan type de spcification dtaille

1 Introduction
Rappelle l'utilisation du circuit sur la carte
Rle principal et fonctions

2 Environnement du circuit
Prsentation gnrale de l'environnement du circuit sur la carte

3 Organisation gnrale du circuit

Interfaces externes
Prsentation gnrale des fonctions
Synoptique gnrale du circuit faisant apparatre les blocs fonctionnels
Description des liaisons inter-blocs

4 Fonctions ralises
Description dtaille des fonctions ralises par le circuit :
fonctions d'entres-sorties
fonction d'initialisation
fonctions pour le test du composant
fonctions pour le test en sortie de fabrication des cartes utilisant le circuit
etc.

179

Plan type (suite)

5 Caractristiques matrielles
Interface physique
Packaging
Brochage. Description des signaux d'E/S et des alimentations
Technologie des E/S

Chronogramme et Timings
Chronogrammes thoriques associs aux diverses fonctions
Timings respecter

Caractristiques lectriques
Limites lectriques, conditions transitoires et oprationnelles
Caractristiques statiques et dynamiques des E/S (alimentations, tension, courant, capacits
de charge, Slew Rate Control,...)
Dcouplage d'alimentation prvoir sur la carte

6 Interface Logiciel
Synthse des informations relatives l'interface matriel/logiciel
Description des registres et compteurs accessibles et de leur mode d'accs
L'utilisateur logiciel doit pouvoir se limiter ce paragraphe pour le
dveloppement des logiciels
180

Olivier Sentieys

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1/02/10

Spcification de ralisation

III.2.3

But de la spcification de ralisation est :

Dans la phase de conception des blocs, de prciser aux concepteurs les
directives de ralisation
De dcrire l'architecture interne et de fournir une description dtaille de
chacun des blocs constituant l'ASIC
Ce document est ncessaire pour les ASICs dont la complexit ncessite
plusieurs concepteurs. En fin de conception, la spcification fait l'objet
d'une mise jour.

Plan type
Prsentation gnrale de la dcoupe en blocs
Diagramme gnral du circuit dcoup
Interfaces inter-blocs ou avec l'extrieur
Les bus et liaisons de contrle principaux
La distribution d'horloge interne
Les cycles d'changes entre blocs

Pour chaque bloc :

Une description succincte de la fonction ralise

Une estimation de la complexit
Les mmoires, macrocellules ncessaires (capacit, temps de cycle, simple/multi port...)
La frquence moyenne de fonctionnement et le taux d'activit
181

Plan type (suite)

Les Contraintes de ralisation

Botier : type de montage sur carte (soud, support)

Nombre et type d'E/S
Frquence aux accs
Contraintes principales de timing
Bilan des mmoires et/ou macrocellules ncessaires
Technologie (CMOS, bipolaire, ECL,...)
Type de "Matrice" et rfrence fondeur du circuit

Description dtaille des interfaces inter-blocs

Fonctions et chronogrammes de chaque bus ou liaison de contrle
interne

Description dtaille de chaque bloc

Fonctions ralises
Accs E/S
Structure interne du bloc
Complexit du bloc (nombre de portes)
182

Olivier Sentieys

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1/02/10

Un travail d'quipe avant tout

Complexit croissante des ASIC et dlais de + en + courts
-> quipe de plusieurs personnes pour un mme CI

Dcoupe prcise du travail

Distribution des tches
Front End, Back End, Verification

Mthode de travail
Gestion informatique

Une personne : Une fonction

Chaque fonction communique avec d'autres
Runions frquentes pour prciser les
interfaces et les changes de donnes
183

Dcoupe du circuit en blocs fonctionnels

Cahier des charges :
-> Recensement des fonctions implanter dans l'ASIC
-> Regroupement en blocs fonctionnels
-> Dfinir l'ordre des traitements appliquer aux
donnes
-> Synoptique global du circuit

Organisation du circuit :
Que fait ce bloc ?
Quelle est la place la plus adapte pour lui dans la
chane de traitement des donnes ?
Quel est le format des donnes qu'il reoit ?
Quel est le format des donnes qu'il transmet ?
184

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1/02/10

III Mthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prdiffuss, Prcaractriss, FPGA

2 Critres de choix

2. Spcification d'un ASIC

1 Nature de la spcification d'un ASIC

2 Spcification dtaille
3 Plan mthodologique type de ralisation

3. Dmarche de conception

1 Mthodologies ascendante et descendante

2 Cas de la conception de circuit

4. Outils de CAO

1 Evolution des outils

2 Simulation
3 Placement et routage
4 Synthse logique
185

Le problme clef du design

Foss croissant entre la complexit des systmes et la
productivit des concepteurs de circuits

100.000.000

1.000.000

10.000.000

Tr/chip 58%

100.000

1.000.000

10.000

100.000

1.000

10.000
1000

100

Comp. Productivity 21%

10

100
10
2009

2007

2005

2003

2001

1999

1997

1995

1991

1993

1989

1987

1985

1983

1
1981

Logic Transistor per Chip

Potential Design Complexity and Designer Productivity

10.000.000

Source sematech 97

186

Olivier Sentieys

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III.3

1/02/10

Conception dun systme

La conception d'un circuit ou d'un systme consiste

passer d'un cahier des charges une ralisation.
On distingue quatre grands niveaux de conception
Niveau Spcification (ou systme) : dfinition du
problme
Niveau Architectural : agencement gnral de la
ralisation
Niveau Logique ou logiciel : conception dtaille
Niveau Physique : ralisation physique

187

Dmarche de conception
Top-Down Design

Spcifications

Dmarche
Descendante

Conception Architecturale

Raffinement de
chaque
constituant

Conception Logique

Bottom-Up Design

Dmarche
Ascendante
Abstraction sur
un ensemble
de constituants

Placement/Routage

Silicium
188

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1/02/10

Flot : de lalgorithme au circuit

Niveau Algorithme
ou Comportemental

Niveau Architectural

Niveau Logique ou porte

Register Transfer
Level (RTL)

Gate Level

SUM :=

Circuit

Algorithme

A1+B1

Niveau Physique

Layout

Niveau Transistors

Circuit Level

191

Parallle Informatique
Niveau
d'abstraction
Conception C.I.

Informatique

Layout

Code binaire

Schma portes logiques

Assembleur

RTL

Langages lis la machine

Algorithme

Langages indt. de la machine

Systme

Spcification systme

192

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1/02/10

Boucles de Verification
Vrifications
des Spcifications

Document de spcification
Modle Comportemental

Simulateur
Comportemental

Conception Architecturale
Simulation
Verification

Modle Architectural

Synthse Logique
Modle Logique

Corrections

Simulateur Logique
Modle logique
complt par
rtro-annotation

Synthse Physique

Simulateur Electrique
Paramtres Electriques
Stimuli

Fabrication / Programmation
Test

Vecteurs de Test

Gnration des
vecteurs de test

193

III Mthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prdiffuss, Prcaractriss, FPGA

2 Critres de choix

2. Spcification d'un ASIC

1 Nature de la spcification d'un ASIC

2 Spcification dtaille
3 Plan mthodologique type de ralisation

3. Dmarche de conception

1 Mthodologies ascendante et descendante

2 Cas de la conception de circuit

4. Outils de CAO

1 Evolution des outils

2 Simulation
3 Placement et routage
4 Synthse logique
194

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III.4

1/02/10

Outils de CAO de CI VLSI

Par jour un ingnieur

- crit 10 lignes de code

- dessine 10 portes
- place 10 cellules

Actuellement :
Recherche

40

60

Simulation

Synthse systme
Preuve formelle

corrects
corrects
corrects

30

70

Schematic
Entry

50

Placement
& Routing

Hierarchy
Generator

30

Disponible

40
30

1990

Outils du commerce

High-Level Synthesis

Synthse logique et RTL

CAO (saisie de schma,
simulation, P&R,...)

1985

Logic-Level Synthesis

Synthse architecturale

1979

10

1997

Person-Month for 20k Gates

195

III.4.2

Simulation du circuit

Comportement du circuit une fois ralis

Simulation logique
Simulateurs VHDL/Verilog : ModelSim, VSS,
Modes minimum, nominal, maximum

Simulation lectrique
SPICE, ...

Vrifications temporelles et lectriques

Mthodes et moyens
pour obtenir les vecteurs de test

Description

Modle du
Circuit

SIMULATION

Paramtres du modle

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Rsultats
Droulement
temporel
Erreurs

Conditions de fonctionnement

Interprtation
des rsultats

196

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III.4.3

1/02/10

Placement et Routage
Standard Cells
Compteur/Dcompteur 4 bits avec enable

197

Placement du compteur

198

Olivier Sentieys

Mthodologie de conception des circuits intgrs VLSI - 3. Mthodologie de conception

1/02/10

Routage du compteur

199

III.4.4

Synthse logique : le challenge

La problmatique
A gain d'intgration => gain de productivit en conception
A accroissement de complexit => gain en scurit
A demande forte du march => rapidit de prototypage

Les origines de la synthse : une rencontre

Techniques de base connues depuis longtemps
Dfinition de langages pour la description de systmes matriels
(VHDL, Verilog, )

=> La conception
devient modlisation

200

Olivier Sentieys

Mthodologie de conception des circuits intgrs VLSI - 3. Mthodologie de conception

1/02/10

Synthse logique

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity compteur is
port (
reset, clk, load, up : in Std_Logic;
val : in Std_Logic_Vector(3 downto 0);
count : buffer Std_Logic_Vector(3 downto 0) );
end compteur;
architecture comportementale of compteur is
begin
synchrone : process(reset,clk)
begin
if reset='1' then
count <= "0000";
elsif clk'event and clk='1' then
if load = '1' then
count <= val;
elsif up = '1' then
count <= count + "0001";
else
count <= count - "0001";
end if;
end if;
end process;
end comportementale ;

201

Cycle de conception avec HDL

Modelisation
en vue de la
Synthse

ModlisationVHDL
Validation par Simulation

Processus
de
Synthse

Constraintes de Synthse
(vitesse, surface, )

Optimisation:
allocation de ressources
mapping
Netlist EDIF
Validation
Finale

netlist VHDL
Validation par Simulation
- capacits estimes
- capacits relles
(retro-annotation )

Routage
layout

Validation par simulation

(logique, RC, lectrique)
202

Olivier Sentieys

Mthodologie de conception des circuits intgrs VLSI - 3. Mthodologie de conception

1/02/10

Outils de CAO
outils commerciaux
de simulation VHDL
Simulateur VHDL :

VSS
Nouvelle version :

SIrocco
Simulateur VHDL :

ModelSim

outils commerciaux
de synthse logique
Leader historique :

Design
Compiler
Outil de synthse :

Leonardo
Spectrum

Simulateur VHDL :

NCSim
Affirma
Outil de synthse :

Synplify
203

Olivier Sentieys