Resultados:

A partir de la simulacin en Proteus del circuito hecho con flip-flops tipo JK,T y D,
obtuvimos el siguiente diagrama de tiempo:

Figura

En el mismo, se puede observar que en primer lugar, se introduce en la entrada E

la secuencia correcta, vindose en la salida S el estado alto en el preciso instante
en el cual se produce el sexto flanco descendente de clock. Consecuentemente,
se introducen valores errneos, hasta que nuevamente se coloca la secuencia
correcta y se obtiene el 1 lgico en la salida una vez completada la secuencia.
Realizamos la implementacin del circuito fsico, quedando de la siguiente manera
(se adjunta el conexionado como anexo):

Figura

Llevando los clear activos

bajos a un mismo punto,
y dando la posibilidad de activarlos por medio de una llave del protodigital.
Luego de varias pruebas, se obtuvo que el circuito funcionaba correctamente pero
no en todos los casos en los que se introduca la secuencia correcta. Hubieron
ocasiones en las que no se reconoca la misma y no tenamos la salida deseada.
Tambin, verificamos aparte el correcto funcionamiento de la entrada comn clear
y de las salidas Q1,Q2,Q3,/Q1,/Q2 y /Q3 de los 3 flip-flops utilizados de manera
independiente. Esto lo hicimos con el diagrama de tiempo anteriormente. Primero,
activamos el clear, obteniendo un 0 en Q1,Q2 y Q3. Luego, introducimos los

valores de la secuencia mostrada en la figura COMPLETAR CON NUMERO

CORRESPONDIENTE, logrando el resultado deseado.

Conclusiones:
Con la realizacin de este laboratorio, llegamos a varias conclusiones interesantes
a tener en cuenta para futuras implementaciones.
El primer inconveniente que se nos present, fue que el flanco activo del flip-flop
74LS76 utilizado como JK y T, era descendente, mientras que el del 74LS74
utilizado como D, era ascendente. Dicho problema fue resuelto con el agregado de
un inversor a la entrada de clock del 74LS74, no siendo la mejor solucin. En la
simulacin obtuvimos el resultado deseado, pero a la hora de la implementacin,
el circuito no siempre reconoca la secuencia al no captar los flip-flops los valores
dados por la entrada en el mismo instante. Intentamos resolviendo buscando flipflops D con flanco activo descendente o JK ascendente. El nico que encontramos
fue el 74LS109, pero ste ya es J/K. Luego, quisimos realizarlo todo con un mismo
tipo de flip-flop, lo cual no fue posible por falta de integrados.
Otra justificacin que encontramos al problema que se nos present fueron los
rebotes que se presentaron ante la necesidad de utilizador el pulsador del
protodigital. En la utilizacin del pulsador hay que tener en cuenta que existe un
rebote, que surge porque es un dispositivo mecnico y que puede producir
pequeos pulsos indeseables los cuales pueden ser detectados por el circuito,
afectando la salida del mismo. El rebote generalmente no puede ser detectado por
el operario puesto que tiene una duracin muy acotada. Esta es una de las
razones por las cuales el circuito no realizaba la salida correspondiente cada vez
que se coloca la secuencia correcta a la entrada.
Claramente otro posible error poda encontrarse en el conexionado. Al utilizar un
nmero elevado de integrados, es muy posible que algn cable puede encontrarse
roto o quiz mal conectado, aunque el circuito fue hecho con mucho cuidado,
verificando continuidad en cada uno de los cables y revisando las conexiones en
reiteradas oportunidades. Pero tampoco descartamos que ste hubiese sido un
problema.
Como conclusin general, podemos decir que mucha veces el diseo funciona
como deseamos en el software, pero llevarlo a una implementacin fsica debe
tener en cuenta muchos posibles inconvenientes que no se tienen en cuenta en
Proteus al considerarse todo como ideal. El problema principal que se present en
esta ocasin fueron los tiempos del clock. Aparecieron problemas como los

rebotes, la falta de integrados, el conexionado y tiempos desiguales con el

agregado del inversor que ocasionaron que el circuito no siempre funcione. Estos
problemas, no ocurren en la simulacin pero si en la implementacin.
Consideramos esta experiencia enriquecedora para futuros laboratorios,
aprendiendo de los inconvenientes que se nos presentaron y de sus soluciones
ms ptimas para las prximas ocasiones que se nos presenten problemas de
este tipo.