PILLET Nicolas 2010r

N dordre : 561
cole Doctorale de Physique et Chimie Physique
UDS - IPHC
THSE
prsente pour obtenir le grade de
Docteur de lUniversit de Strasbourg

Discipline : lectronique, lectrotechnique, Automatique
Spcialit : Micro-lectronique
par
Nicolas PILLET
Conception et intgration de convertisseurs Analogique/Numrique,

compacts, bas bruit, adapts aux capteurs CMOS destins la dtection de
particules charges
Soutenue publiquement le 04 juin 2010
Membres du jury
Directeur de thse : M. Yann Hu, Professeur, UDS Strasbourg
Rapporteur externe : M. Patrick Garda, Professeur, UPMC Paris
Rapporteur externe : M. Bertrand Granado, Professeur, ENSEA, Cergy Pontoise
Examinateur : M. Eric Delagnes, Ingnieur de recherche, CEA, Saclay
Examinateur : M. Marc Winter, Directeur de recherche, IPHC, Strasbourg
Examinateur : M. Dominique Knittel, Professeur, UDS Strasbourg
IPHC Institut Pluridisciplinaire Hubert Curien UMR 7178

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Remerciements
Je souhaite remercier avant tout mon directeur de thse le Professeur Yann Hu pour avoir encadrer
mes travaux de thse. Je remercie galement le responsable de lquipe capteur CMOS de lIPHC,
Marc Winter, qui ma permis de dcouvrir le monde fascinant de la physique des hautes nergies, qui
ma galement accueilli au sein de son quipe et permis deffectuer mes recherches dans de trs
bonnes conditions.
Je souhaite remercier tous mes collgues ingnieurs, Isabelle Valin, Abdelkader Himmi, Claude
Colledani, Wojciech Dulinski, Andrei Dorokov, avec une attention plus particulire pour la
responsable de lquipe micro-lectronique Christine Hu qui a toujours t de trs bon conseil.
Jai une pense particulire pour lquipe de caractrisation, parent pauvre de la microlectronique et
pourtant oh combien important. Un grand merci tous ses membres, Kimo Jaaskelainen, Mathieu
Goffe et Matthieu Specht, avec l encore une attention plus particulire pour Gilles Claus pour toute sa
contribution dans mes travaux de recherche, pour sa prsence ainsi que pour tout le savoir quil ma
permis dacqurir dans ce domaine.
Je souhaite remercier mes anciens collgues devenus amis, Frderic Morel, Gregory Bertonolone,
Sebastien Heini, Nicolas Olivier-Henry, ainsi que ceux den face , Herv Berviller et Vincent
Frick ; pour tout ce quils mont permis dapprendre et bien plus encore. Je noublie pas mes
compagnons dinfortune , Awa Ndeye Mbow, Christina Dritsa et Mokrane Dahoumane.
Je remercie mes amis proches pour avoir toujours t l, ma famille bien sr, mes parents pour la
libert quils mont toujours laiss, mes grands-parents pour avoir su me donner le gout dapprendre,
mes surs pour leur prsences. Enfin pour finir cette longue liste non exhaustive, je remercie celle qui
ma accompagn tout au long de ce chemin tortueux, qui a partag, par moment malgr elle, les
moments de doutes et les succs, celle qui ma soutenue et support pendant toutes ses annes.
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iv
Imagination is more important than knowledge
A. Einstein
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Sommaire
Introduction gnrale.............................................................................................................................. 1
Chapitre 1 ................................................................................................................................................ 5
Les dtecteurs en technologie CMOS pour la physique des hautes nergies ........................................ 5
Introduction......................................................................................................................................... 5
1.1 Brve histoire de la physique des particules ................................................................................. 5
1.2 Les collisionneurs de particules ..................................................................................................... 9
1.2.1 Principales caractristiques des acclrateurs de particules ................................................. 9
1.2.2 Le Large Hadron Collider (LHC)............................................................................................. 10
1.2.3 Le Collisionneur Linaire International (ILC) ........................................................................ 11
1.2.4 Les expriences lILC .......................................................................................................... 13
1.3 Le dtecteur de vertex de lILC .................................................................................................... 15
1.4 Le dtecteur base de semi-conducteur .................................................................................... 17
1.4.1 Le pixel actif CMOS ............................................................................................................... 19
1.4.2 Le pixel actif monolithique de type CMOS (MAPS) de lIPHC............................................... 20
1.4.3 Chane de lecture complte d'un capteur pixel actif......................................................... 21
1.4.4 Intgration dun CAN dans la chane de lecture du dtecteur de vertex de l'ILC ................ 23
Chapitre 2 .............................................................................................................................................. 27
La conversion analogique numrique ................................................................................................... 27
Introduction....................................................................................................................................... 27
2.1 Thorie sur la conversion ............................................................................................................ 28
2.1.1 Caractristiques statiques des CANs ................................................................................... 29
2.1.2 Thorie de traitement du signal ........................................................................................... 32
2.1.3 Caractristiques dynamiques des CANs .............................................................................. 32
2.2 Sources de bruit et derreur dans les CANs ................................................................................. 33
2.2.1 La non linarit de la rsistance Ron ..................................................................................... 34
2.2.2 Le phnomne dinjection de charges et clock feedthrough ......................................... 36
2.2.3 Bruit thermique ou bruit kTC ............................................................................................... 38
2.3 Spcificits des CANs pour les dtecteurs de vertex .................................................................. 39
2.4 Etat de lart des CANs .................................................................................................................. 43
2.4.1 Architecture Flash ................................................................................................................ 43
2.4.2 Architecture semi flash......................................................................................................... 44
i
2.4.3 Architecture Pipeline ............................................................................................................ 45
2.4.4 Architecture Sigma-Delta ..................................................................................................... 46
2.4.5 Architecture Wilkinson ......................................................................................................... 47
2.4.6 Architecture approximation successive (SAR) ................................................................... 48
2.4.7 Comparaison entre les diffrentes architectures................................................................. 49
2.4.8 Choix des architectures dveloppes ................................................................................... 51
2.5 Conclusion ................................................................................................................................... 52
Chapitre 3 .............................................................................................................................................. 53
Architectures de CANs pour la premire couche du dtecteur de vertex de lILC ............................... 53
Introduction ..................................................................................................................................... 53
3.1 CAN double rampe numrique .............................................................................................. 53
3.1.1 Problmatique du CAN Wilkinson ....................................................................................... 54
3.1.2 Principe de conversion de larchitecture double rampe numrique ................................... 54
3.1.3 Architecture de CNA capacits pondres ........................................................................ 55
3.1.4 Architecture du comparateur ................................................................................................ 58
3.1.5 Bloc de contrle numrique.................................................................................................. 66
3.1.6 Simulation complte ............................................................................................................. 66
3.1.7 Dessin des masques.............................................................................................................. 67
3.1.8 Conclusion ............................................................................................................................ 67
3.2 CAN Registre Approximation Successive ............................................................................... 68
3.2.1 Principe de conversion de larchitecture SAR...................................................................... 68
3.2.4 Registre Approximation successive ................................................................................... 72
3.2.5 Simulation complte ............................................................................................................. 72
3.2.6 Dessins des masques ............................................................................................................ 73
3.2.7 Conclusion ............................................................................................................................ 73
3.3 CAN rsolution variable ............................................................................................................ 74
3.3.1 Principe de conversion de larchitecture rsolution variable ............................................. 74
3.3.4 Machine dtat ..................................................................................................................... 78
3.3.5 Simulation complte ............................................................................................................ 79
3.3.6 Dessin des masques.............................................................................................................. 81
ii
3.3.7 Conclusion ............................................................................................................................ 81
3.4 Conclusion gnrale .................................................................................................................... 82
Chapitre 4 .............................................................................................................................................. 83
Caractrisation de trois architectures de convertisseurs analogiques numriques ddis des
dtecteurs de vertex pour la physique des particules .......................................................................... 83
Introduction....................................................................................................................................... 83
4.1 Dveloppement dun environnement de test spcifique la caractrisation de CAN ............... 84
4.2 Mthode de caractrisation des puces bases de CAN ............................................................. 86
4.3 Caractrisation de la puce WILIAM ............................................................................................. 87
4.3.1 La puce WILIAM .................................................................................................................... 87
4.3.2 Le bloc de test ...................................................................................................................... 88
4.3.3 Les tages chantillonneurs bloqueurs ................................................................................ 89
4.3.4 Les caractristiques statiques .............................................................................................. 89
4.3.5 Les caractristiques dynamiques ......................................................................................... 96
4.3.6 Source derreurs dans le CAN double rampe numrique.................................................. 97
4.3.7 Conclusion ............................................................................................................................ 98
4.4 Caractrisation de la puce SARA ................................................................................................. 99
4.4.1 Caractristiques statiques .................................................................................................. 100
4.4.2 Source derreur du CAN SAR .............................................................................................. 105
4.4.3 Conclusion .......................................................................................................................... 106
4.4 Caractrisation de la puce MAD ................................................................................................ 107
4.4.1 Caractristiques statiques .................................................................................................. 108
4.4.2 Source derreur du CAN rsolution variable.................................................................... 113
4.4.3 Conclusion .......................................................................................................................... 113
4.5 Bilan des trois architectures ...................................................................................................... 114
Chapitre 5 ............................................................................................................................................ 117
Confrontation des performances des CANs dvelopps pour le dtecteur de vertex de lILC et
perspectives envisageables ................................................................................................................. 117
Introduction..................................................................................................................................... 117
5.1 Bilan sur les diffrentes architectures de CAN de lIN2P3 ........................................................ 118
5.2 Dimensions des CANs ................................................................................................................ 119
5.2.1 Technologies 0,18 m versus 0,35 m ............................................................................... 120
5.3 Architectures alternatives ......................................................................................................... 124
A 1. Les circuits chantillonneurs bloqueurs (SH) ........................................................................... 131
A 2. La chane de lecture complte des MAPS. ............................................................................... 133
iii
Bibliographie ................................................................................................................................... 141
iv
Liste des figures
Figure 1-1 Reprsentation d'un atome ................................................................................................... 6

Figure 1-2 Les diffrentes particules du modle standard ..................................................................... 8
Figure 1-3 Le Collisionneur Linaire International ................................................................................ 12
Figure 1-0-4 Squencement des faisceaux de l'ILC ............................................................................... 13
Figure 1-5 a) Vue en coupe d'un quart de l'exprience ILD, b) vue dartiste de lexprience complte
............................................................................................................................................................... 14
Figure 1-6 Vue d'artiste du dtecteur de Vertex de lILC ...................................................................... 16
Figure 1-7 Tranche base de circuits MIMOSA 5 ................................................................................. 18
Figure 1-8 Pixel Actif CMOS base de trois transistors ........................................................................ 19
Figure 1-9 Architecture du pixel monolithique actif (MAPS) ................................................................ 20
Figure 1-10 Organisation gnrale du capteur avec sa chane de lecture ............................................ 21
Figure 1-11 Chane de lecture complte d'une colonne de pixels ........................................................ 22
Figure 1-12 Lecture d'une matrice en utilisant la mthode dite "rolling shutter" ............................... 22
Figure 1-13 Schma simplifi dune vue en coupe du dtecteur de vertex lors du passage d'une
particule................................................................................................................................................. 23
Figure 1-14 Rsolution spatiale versus le nombre de bits pour un pitch de pixel de 20 m ............... 24
Figure 1-15 Schma dune chelle de capteur du dtecteur de vertex de l'ILC ................................... 25
Figure 2-1 Fonction de transfert d'un CAN 3 bits .................................................................................. 28
Figure 2-2 a) Erreur d'offset b) Erreur de gain ...................................................................................... 29
Figure 2-3 a) DNL b) INL......................................................................................................................... 30
Figure 2-4 Erreur de monotonicit associe des codes manquants .................................................. 30
Figure 2-5 Effet combin de l'erreur de transition et de la DNL ........................................................... 31
Figure 2-6 Reprsentation de la fonction de transfert idale d'un CAN et de son erreur de
quantification ........................................................................................................................................ 32
Figure 2-7 Transistor mont en commutateur (a) et son circuit quivalent (b) ................................... 34
Figure 2-8 Evolution de la rsistance Ron pour des transistors PMOS, NMOS et CMOS ....................... 35
Figure 2-9 Montage d'un commutateur de type MOS Complmentaire ............................................. 35
Figure 2-10 Le phnomne d'injection de charges pour un transistor NMOS ...................................... 36
Figure 2-11 Dtail de la mise en uvre de la technique "dummy" transistor...................................... 37
Figure 2-12 Schma quivalent d'un transistor MOS ........................................................................... 38
Figure 2-13 Dpendance des diffrentes caractristiques d'un CAN ................................................... 42
Figure 2-14 Architecture CAN Flash 3 bits chelle de rsistance ....................................................... 44
Figure 2-15 Architecture semi Flash ...................................................................................................... 45
Figure 2-16 Architecture pipeline.......................................................................................................... 45
Figure 2-17 Architecture Sigma Delta ................................................................................................... 46
Figure 2-18 Architecture Wilkinson classique ...................................................................................... 47
Figure 2-19 Concept de conversion d'un CAN SAR 3 bits ................................................................... 48
Figure 2-20 Dtail de l'architecture d'un CAN SAR et chronogramme d'une conversion sur 4 bits ..... 48
Figure 2-21 Expression de la puissance dissipe et de la rsolution de convertisseur en fonction de la
vitesse de conversion ............................................................................................................................ 50
Figure 3-1 Synoptique et chronogramme du CAN double rampes ....................................................... 54
Figure 3-2 Architecture du CNA capacits pondres ....................................................................... 56
v
Figure 3-3 A) Fonction de transfert d'un comparateur idal, B) Fonction de transfert d'un
comparateur gain fini, C) Fonction de transfert d'un comparateur gain fini prsentant un offset
statique.................................................................................................................................................. 58
Figure 3-4 Schma du comparateur synchrone ..................................................................................... 59
Figure 3-5 Dtail de l'architecture des tages amplificateurs ................................................................ 60
Figure 3-6 modle petit signaux de l'tage amplificateur .................................................................... 60
Figure 3-7 Phase et gain de l'tage amplificateur du comparateur latch........................................... 62
Figure 3-8 Dtail de l'architecture du comparateur commutation ...................................................... 64
Figure 3-9 Simulation de l'erreur d'offset du comparateur .................................................................... 65
Figure 3-10 Conversion complte du CAN double rampe numrique ............................................... 67
Figure 3-11 Dessin des masques du CAN double rampe ................................................................... 67
Figure 3-12 Optimisation du dessin des masques du CNA capacits pondres ............................... 69
Figure 3-13 Gain et Phase de l'tage d'amplification du CAN SAR ....................................................... 71
Figure 3-14 Etage amplificateur du comparateur du CAN SAR ............................................................ 71
Figure 3-15 Dtail de l'architecture du comparateur du CAN SAR ....................................................... 72
Figure 3-16 Conversion complte pour le CAN SAR ............................................................................. 73
Figure 3-17 Dtail du dessin des masques du CAN SAR ....................................................................... 73
Figure 3-18 Prsentation d'un cluster de pixel ..................................................................................... 74
Figure 3-19 Concept du CAN rsolution variable ............................................................................... 75
Figure 3-20 Schma de l'architecture CAN rsolution variable ......................................................... 76
Figure 3-21 Schma du comparateur du CAN rsolution variable ..................................................... 78
Figure 3-22 Schma de la machine d'tat du bloc de commande du CAN rsolution variable ......... 79
Figure 3-23 Conversion sur toute la gamme dynamique du CAN rsolution variable ...................... 80
Figure 3-24 Consommation dynamique du CAN rsolution variable ................................................ 81
Figure 3-25 Dtail du dessin des masques du CAN rsolution variable ............................................. 81
Figure 4-1 Synoptique de la carte de caractrisation des CANs ........................................................... 84
Figure 4-2 Dtail du bloc d'activation des CANs.................................................................................... 86
Figure 4-3 Photo du circuit WILIAM et dtail de sa composition ......................................................... 88
Figure 4-4 Dtail du bloc de test ........................................................................................................... 89
Figure 4-5 rponse du CAN double rampe pour une vitesse de conversion de 4 Me/s ....................... 90
Figure 4-6 Caractristiques brutes de sortie du CAN............................................................................ 91
Figure 4-7 Prsentation de l'erreur de DNL pour le CAN double rampe @ 1Me/s ............................... 93
Figure 4-8 Prsentation de l'erreur d'INL pour le CAN double rampe @ 1Me/s .................................. 93
Figure 4-9 Mise en vidence des erreurs de transition associes lerreur de DNL pour le CAN double
rampe .................................................................................................................................................... 94
Figure 4-10 Erreur quadratique moyenne............................................................................................. 95
Figure 4-11 Erreur quadratique moyenne............................................................................................. 96
Figure 4-12 Post simulation du CNA interne du CAN double rampe numrique ............................... 97
Figure 4-13 Photo du circuit SARA et dtail de sa composition .......................................................... 100
Figure 4-14 Rponse du CAN SAR une rampe de 300 mV pour une frquence de conversion de
6MHz et 8 MHz .................................................................................................................................... 101
Figure 4-15 Erreur de DNL du CAN SAR @6 Me/s ............................................................................... 103
Figure 4-16 Erreur d'INL du CAN SAR @ 6 Me/s ................................................................................. 103
Figure 4-17 Mise en vidence des erreurs de transition associes aux erreurs de DNL pour le CAN SAR
............................................................................................................................................................. 104
vi
Figure 4-18 Erreur quadratique moyenne du CAN SAR ...................................................................... 105
Figure 4-19 Photo du circuit MAD et dtail de sa composition .......................................................... 108
Figure 4-20 Rponse du CAN rsolution variable pour diffrentes frquences de fonctionnement
............................................................................................................................................................. 109
Figure 4-21 Erreur de DNL pour le CAN rsolution variable ............................................................. 110
Figure 4-22 Erreur d'INL pour le CAN rsolution variable................................................................ 111
Figure 4-23 Mise en vidence des erreurs de transition du CAN rsolution variable ..................... 111
Figure 4-24 Erreur quadratique moyenne du CAN rsolution variable ........................................... 112
Figure 5-1 Dtail d'une porte logique inverseur (INV0) ...................................................................... 121
Figure 5-2 Dtail d'une capacit poly-poly et d'une capacit MIM .................................................... 123
vii
viii
Liste des tableaux
Table 1-1 Les fermions du modle standard ........................................................................................... 7

Table 2-1 Rsolution du CAN contre la rsolution spatiale sur la matrice............................................ 40
Table 3-1 Rsultats de simulation du CNA capacits pondres ....................................................... 57
Table 3-2 Performances simules du CNA capacits pondres du CAN SAR ................................... 70
Table 4-1 Erreurs de gain et d'offset du CAN double rampes numriques ........................................ 92
Table 4-2 Valeur du palier stable pour chaque code de sortie du CAN ................................................ 94
Table 4-3 Rsum des caractristiques mesures du CAN double rampe ........................................... 99
Table 5-1 Comparaison de diffrentes architectures de CANs ........................................................... 118
Table 5-2 Dimension des diffrents blocs composants les CANs ....................................................... 120
Table 5-3 Prsentation des diffrences entre deux technologies submicroniques............................ 122
Table 5-4 Estimation de la taille d'un CAN rsolution variable en technologie 0,18 m................. 124
Table 5-5 Performances du CAN MSSR ............................................................................................... 126
ix
x
Introduction gnrale
Introduction
Les bases de la microlectronique moderne remontent aux annes cinquante avec linvention
du transistor effet de champ par les laboratoires Bell. Depuis cette poque le dveloppement
de la microlectronique a t dtermin par deux grands domaines : le traitement du signal et
linformatique. Ces deux domaines, et surtout leurs applications commerciales, ont permis
une volution toujours plus rapide des technologies de la microlectronique.
Cest dans les annes soixante que la premire loi de Moore fut nonce, prophtisant le
fulgurant essor de linformatique et par la mme de la microlectronique. Durant ces mmes
annes, les ordinateurs devenant de plus en plus puissants, il devint ncessaire de dvelopper
des objets permettant une interface efficace entre le monde des ordinateurs et le monde des
hommes. Ces annes virent ainsi lapparition des premires solutions commerciales de
convertisseur analogique numrique (CAN). La deuxime loi de Moore fut nonce dans les
annes soixante-dix, dfinissant que le nombre de transistors intgrs sur un microprocesseur
doublait tous les dix huit mois. Les annes quatre-vingt signrent lpoque de la micro-
informatique destination des particuliers et permirent, grce ce nouveau march, son
explosion dans les annes quatre-vingt-dix. Enfin cest dans les annes deux mille que le cap
du milliard de transistors intgrs sur un mme substrat a t dpass par la socit Nvidia.
Cest bien lvolution des technologies de fabrication des transistors MOS qui est lorigine
de cette fulgurante ascension. En rduisant toujours plus la taille minimale de la grille dun
transistor, les processus de fabrication permettent prsent de fabriquer des transistors MOS
dont la largeur de grille est de 32 nm[1]. Mme si le march des processeurs a profit le plus
de cette volution en baissant le cot de fabrication des circuits de microlectronique, de
nombreux domaines ont pu bnficier de cette technologie.
1
Introduction gnrale
Les annes deux mille ont vu lmergence de systmes complets sur puce (SoC pour System
on Chip) permettant dintgrer sur un mme substrat un microprocesseur, un capteur
analogique, un systme de conversion analogique numrique et des circuits dalimentation
pour le systme complet. Lexemple le plus reprsentatif peut sans doute se trouver dans le
projet smartdust [2] dvelopp luniversit de Berkeley en 2001. Il sagissait de
dvelopper au sein dun cube de 1 2 mm de cot un ensemble de fonctions de surveillance
de lenvironnement (pression de lair, temprature etc.), mais aussi dassurer un
fonctionnement en rseau de centaines voire de milliers de ces cubes, les cubes tant
connects les uns aux autres. Le projet smartdust , bien quextrmement ambitieux pour
son poque, montre bien le chemin qua pris la microlectronique ces dernires annes.
Lobjectif est prsent dintgrer un maximum de fonctions sur un mme substrat.
La physique des particules a elle aussi profit des avancs technologiques en

microlectronique afin dquiper ses expriences de dtecteurs de plus en plus performants.
Les acclrateurs de particules, gigantesques structures permettant lexploration de
linfiniment petit, intgrent lendroit de limpact entre les particules des complexes de
capteurs atteignant souvent la taille dun immeuble afin dobserver les phnomnes produits
par la collision. Ces structures mettent en uvre des nergies de plus en plus grandes
atteignant, pour les plus puissantes dentre elles, des nergies de lordre du TeV. Les
informations que doivent rcolter ces dtecteurs sont principalement le passage de la
trajectoire des diffrentes particules ainsi que leurs nergies. A partir de ces informations, il
est possible didentifier les diffrentes particules produites lors de la collision et de mesurer
leurs caractristiques. Ces observations permettent ensuite de valider et complter les modles
thoriques dvelopps pour la physique des hautes nergies. Ces dtecteurs sont organiss en
couches successives. Chaque couche constitue un dtecteur ayant sa fonction propre et de part
l mme, son architecture. Au cur de ces dtecteurs se trouve le dtecteur de vertex ddi
la trajectomtrie. Ce dtecteur tant le plus proche du point dinteraction des particules
acclres, il prsente un grand nombre de dfis pour sa ralisation (tolrance aux radiations,
prcision, encombrement, puissance dissipe, etc.). Les technologies utilises pour ces
dtecteurs se sont succdes au fil des annes et des volutions des diffrentes technologies.
Actuellement les technologies les plus conventionnelles sont les micro-pistes de silicium, les
pixels CCD ou encore les pixels hybrides.
Les acclrateurs du futur, tel que le Collisionneur Linaire International (ILC), ont des
besoins en termes de performances que ces technologies peinent satisfaire. Aprs avoir
2
Introduction gnrale
connu un dveloppement discret, les matrices de pixels en technologie CMOS font

maintenant figure de rfrence dans le domaine des capteurs pour la photographie. Les
performances de cette technologie en font un candidat trs intressant pour le dveloppement
des futurs dtecteurs de vertex pour la physique des particules. Dans la technologie CMOS, il
est possible de dvelopper sur le mme substrat un capteur (tel un pixel), ainsi que toute sa
chane de lecture (amplificateur, convertisseur analogique numrique, traitement numrique)
et cela dans une technologie industrielle standard. Lquipe CMOS-ILC de lIPHC dveloppe
des matrices de pixels en technologie CMOS pour la physique des particules depuis
maintenant dix ans et mesure que les performances de ces matrices voluent, il est devenu
possible dintgrer des fonctionnalits supplmentaires en priphrie de la matrice. Le circuit
Mimosa 6 dvelopp en 2006 lIPHC fut le premier du genre.
Les convertisseurs analogiques numriques reprsentent le cur de tout SoC. En transformant

linformation analogique dlivre par le capteur en donnes numriques, ils ouvrent de
nouvelles perspectives en termes dintgration de circuit. Afin de rpondre aux contraintes
particulirement fortes poses par les spcifications des expriences prvues au sein de lILC,
il devient ncessaire dassocier aux matrices de pixels proposes pour le dtecteur de vertex,
un systme de conversion analogique numrique. Les travaux prsents dans ce manuscrit se
sont employs dvelopper des architectures de CANs pouvant rpondre ces contraintes.
Aprs une introduction portant sur la physique des hautes nergies, les grandes expriences de
collisionneurs pour la physique des particules seront brivement prsentes. Les matrices de
pixels dveloppes au sein de lquipe CMOS-ILC de lIPHC seront alors dtailles. La
dernire partie du premier chapitre se terminera sur les caractristiques spcifiques de la
premire couche du dtecteur de vertex pour le projet ILC.
Le deuxime chapitre se concentrera sur le monde de la conversion analogique numrique

avec tout dabord lensemble des caractristiques spcifiques dfinies par la norme IEEE
IEEE Standard for terminology and test methods for analog to digital converters [3], qui
a permis la dfinition de standards permettant la comparaison des caractristiques des CANs
entre eux. Ensuite une explication dtaille des diffrentes sources de bruits prsents dans les
CANs sera effectue. Une troisime partie prsentera ltat de lart des CANs afin de bien
saisir tous les enjeux de la dernire partie concernant les spcificits dun CAN pour ce
dtecteur dans le cadre du projet ILC.
3
Introduction gnrale
Le troisime chapitre dtaillera les trois diffrentes architectures de CANs qui ont t
dveloppes pour la premire couche de dtecteur de vertex. Le premier prototype peut tre
considr comme tant inspir pour une part dune architecture Wilkinson et pour lautre part
dune architecture approximations successives (SAR). Le deuxime prototype reprend
larchitecture classique de CAN SAR en ladaptant aux spcifications complexes dun
dtecteur de vertex. Enfin la troisime architecture est un CAN rsolution progressive afin
de se rapprocher au maximum des besoins (et des contraintes) gnrs par les matrices de
pixels MOS dans le cadre de la trajectometrie. Cette dernire architecture se veut
reprsentative du dveloppement de la microlectronique de ces dernires annes en
proposant une solution exclusivement ddie son application. Les composants principaux de
ces trois architectures seront prsents en dtail au moyen de lensemble des simulations
ralises lors de leurs dveloppements.
Le quatrime chapitre se propose de prsenter lenvironnement de caractrisations dvelopp

spcifiquement pour ces trois circuits. Les performances statiques des trois puces issues des
trois architectures du chapitre prcdent seront dtailles.
Un cinquime et dernier chapitre confrontera les performances des trois circuits aux
spcifications de la premire couche de dtecteur de vertex et mettra en perspective les
solutions envisageables dans lavenir afin de faire voluer ces trois prototypes au vue des
technologies disponibles dans un avenir proche pour la microlectronique.
Enfin une conclusion permettra deffectuer le bilan du travail ralis et dvoquer des
dveloppements futurs.
4
Chapitre 1 Les dtecteurs en technologie CMOS pour la physique des hautes nergies
Chapitre 1
Les dtecteurs en technologie CMOS

pour la physique des hautes nergies
Introduction
Comme lensemble des domaines des sciences physiques, lvolution de la physique des
particules est troitement lie celle de llectronique moderne. Au fur mesure que ses
thories se complexifient, les expriences elles aussi requirent des systmes de plus en plus
performants, et donc innovants. Ce chapitre se propose de se concentrer sur la physique des
hautes nergies et les dtecteurs spcifiquement ddis ce domaine. Aprs un aperu de
lhistorique de la physique des particules, deux grandes expriences de collisionneur seront
prsentes. La deuxime partie de ce chapitre se concentrera sur la premire couche de
dtecteurs composant ces grandes expriences en dtaillant plus particulirement les
dtecteurs de vertex.
1.1 Brve histoire de la physique des particules

La physique des particules a pour objectifs dobserver, didentifier et de comprendre les
composantes lmentaires de la matire ainsi que leurs interactions. Elle procde dune
approche conceptuelle de type atomiste, dont les origines remontent lAntiquit et dont une
premire vidence exprimentale sest forge au courant du 19me sicle, pour aboutir en
5
1869, la cration de la table priodique des lments par Mendeleev. La matire y est
reprsente compose d'atomes de diffrentes natures. Quelques annes plus tard, en 1896,
Henri Becquerel dcouvre la radioactivit [4]. Dans le mme temps (1897), Joseph John
Thomson fut le premier observer l'existence des lectrons, dcouvrant par la mme la
premire particule lmentaire. Il faudra cependant attendre le dbut du sicle suivant pour
voir nouveau une volution rapide dans ce domaine de la physique, avec successivement la
dcouverte du noyau en 1911 par Ernest Rutherford, puis celles du neutron et du positon en
1932 par respectivement James Chadwick et Carl Anderson [5]. Puis arrivent les annes
cinquante et la dcouverte d'une trs grande varit de particules lors des premires grandes
expriences utilisant des acclrateurs de particules. A partir des annes 1970, toujours grce
aux expriences installes auprs des acclrateurs, un modle commence se dvelopper,
qui deviendra le Modle Standard des particules lmentaires (MS), offrant une vision
complte et cohrente du monde profondment subatomique [6].
Figure 1-1 Reprsentation d'un atome
Le MS dfini la matire comme suit : les atomes sont composs dun noyau autour duquel
gravitent des lectrons. Ce noyau est compos de protons et de neutrons. Ces derniers sont
eux-mmes composs de quarks.
Il existe douze particules de matire, associes leurs anti-particules. Ces douze particules
sont des fermions de spin que lon qualifie dlmentaire. Ils se rpartissent en deux
catgories : les quarks et les leptons, comme le prsente la table 1-1.
6
Quarks Leptons
Neutrino
Famille 1 Quark haut Quark bas Electrons
lectronique
Neutrino
Famille 2 Quark charm Quark trange Muon
muonique
Famille 3 Quark top Quark beaut Tau Neutrino tau
Table 1-1 Les fermions du Modle Standard
Les fermions sont classs en trois familles. Ils sont dfinis notamment par leur charge
lectrique, leur masse ainsi que leur spin. Les fermions de la famille 1 forment la matire
stable que nous percevons autour de nous. Les fermions des familles 2 et 3 ont une dure
de vie trs courte lchelle humaine. Ils peuvent nanmoins tre communs ds lors quils
font partie des gerbes produites pas linteraction des rayons cosmiques dans la haute
atmosphre.
Le MS dcrit galement trois forces lmentaires agissant sur ces particules : linteraction
lectromagntique, linteraction nuclaire forte et linteraction nuclaire faible. La physique
quantique associe chacune delles une ou plusieurs particules mdiatrices. Ces particules
sont des bosons de spin 1.
Linteraction lectromagntique [7], dont le boson intermdiaire est le photon, est

lorigine de la quasi totalit des forces observables lchelle humaine (except la
gravit). Cette force est lorigine de lattraction ou de la rpulsion des objets ayant
une charge lectrique. Elle est en partie responsable de la cohsion des atomes, mais
aussi de lintgralit des phnomnes lectriques et magntiques.
Linteraction forte est lorigine de la cohsion du noyau des atomes [8]. Ses bosons
sont des gluons, au nombre de huit.
Linteraction faible est lorigine de la radioactivit . Ses mdiateurs sont trois
bosons intermdiaires (z, w+, w-), appels aussi bosons faibles.
7
Figure 1-2 Les diffrentes particules du Modle Standard
La figure 1-2 rsume les principales caractristiques du MS.
Lun des mrites principaux du MS est de proposer une description unifie des trois forces
dcrites prcdemment agissant sur les particules lmentaires, ainsi que lorganisation en
familles des diffrentes particules lmentaires.
Afin de complter le MS et de garder sa cohrence, ce dernier se doit dintgrer un

mcanisme pour la gnration des masses des particules lmentaires. Ce mcanisme, appel
mcanisme de Higgs, sexprime au travers dun boson ayant les nombres quantiques du vide,
appel boson de Higgs [9][10][11].
Les bases du MS ont t poses partir de rsultats d'expriences provenant des premiers
acclrateurs de particules. Elles ont permis de dvelopper un modle complet dans lequel est
apparu un certain nombre de particules lmentaires sans que celles-ci n'aient alors toutes t
observes. La grande force du MS est que justement ces particules lmentaires aient pu tre
observes des annes plus tard lors de nouvelles expriences (comme auprs du collisionneur
8
Tevatron du laboratoire Fermi (Chicago, USA) qui a permis la dcouverte du quark

top), confirmant par l mme lexactitude des principes inhrents au modle. Ainsi ont
notamment t observs les quarks c et t. Bien que le MS ne dtermine pas le nombre de
particules lmentaires prsent dans la nature, il dfini cependant leur organisation.
Actuellement trois familles ont t observes mais le MS nexclue pas quil en existe dautres.
Cependant chaque nouvelle famille devrait comprendre deux leptons et de deux quarks.
Seul le boson de Higgs na jusqualors pu tre observ. Sa dcouverte et son tude

permettront de complter le MS et sont susceptibles douvrir de nouveaux horizons la
physique des particules.
Le boson de Higgs a tout dabord t recherch au LEP (Large Electron Positon collider). Il
ny a pas t observ, mais une contrainte forte a t pose sur sa masse, les observations
ntant compatibles avec lhypothse de son existence que si sa masse est comprise entre
114 GeV/c et 200 GeV/c environ. Il est prsent recherch la fois au collisionneur
Tevatron du Fermilab et par deux des expriences installes auprs du LHC (Large Hadron
Collider). Si ces expriences le mettaient en vidence, il resterait dterminer ses
caractristiques avec prcision pour en comprendre la nature profonde. Le projet du futur
collisionneur linaire international (ILC) devrait offrir une sensibilit suffisante, de par les
expriences qui y seront installes, pour lever dfinitivement le voile qui planerait encore sur
le mcanisme de Higgs.
Le paragraphe suivant se propose de prsenter les dtails du fonctionnement des

collisionneurs de particules.
1.2 Les collisionneurs de particules

1.2.1 Principales caractristiques des acclrateurs de particules
Les acclrateurs de particules utiliss en physique des hautes nergies sont des dispositifs qui
permettent d'effectuer plusieurs oprations amenant la production de particules
lmentaires. Dans un premier temps, ils gnrent des particules lectriquement charges
(protons, lectrons, etc.). Une fois ces particules cres, il faut les acclrer afin quelles
atteignent lnergie de collision souhaite. Lorsquelle est atteinte, les particules acclres
sont introduites dans la partie du dispositif o aura lieu la collision. C'est cet endroit que
sont installs les dtecteurs de l'exprience afin de pouvoir observer les particules
9
lmentaires rsultantes de cette collision. En mesurant un certain nombre de paramtres trs

prcisment l'endroit de la collision, telles que les trajectoires des particules cres, leurs
dures de vie ou encore leurs nergies, il est possible de dduire quels types de particules ont
t crs et de les tudier (masse, dure de vie, et plus gnralement, de reconstituer le
phnomne qui les a produites) [12].
Trois grands paramtres permettent de distinguer les acclrateurs de particules pour la

physique des hautes nergies entre eux : le type de particule acclre, l'nergie maximale
fournie ces particules et le taux dinteraction des faisceaux (appel luminosit) lendroit
des collisions.
1.2.2 Le Large Hadron Collider (LHC)

Le LHC est un collisionneur construit au CERN (Organisation europenne pour la recherche
nuclaire) sur la frontire franco-suisse et qui succde au collisionneur LEP. L'acclrateur a
t construit dans le tunnel circulaire de son prdcesseur et possde une circonfrence
denviron 27 km. Le LHC va mettre en uvre des collisions proton-proton. C'est ce jour
l'acclrateur proposant la plus grande nergie, les particules atteignant 7 TeV (soit 8000 fois
leur nergie de masse) au moment de la collision. Quatre expriences ont t installes le long
de l'acclrateur. Les deux plus imposantes, savoir les expriences ATLAS (pour A
Toroidal LHC ApparatuS) et CMS (pour Compact Muons Solenoid), sont aussi les plus
polyvalentes. Les autres expriences sont plus particulirement ddies ltude de
phnomnes spcifiques.
ATLAS et CMS, bien qu'ayant la mme finalit, prsentent un certain nombre de choix
technologiques diffrents quant la conception des capteurs qu'elles intgrent. Ces deux
expriences permettront de se valider l'une l'autre dans le cas dune dcouverte majeure
comme lobservation de phnomnes nouveaux (tels que la dcouverte du boson de Higgs).
Les couches de dtecteurs les plus proches du point dinteraction sont destines la
trajectomtrie. Mme si elles restent base de technologies semblables, elles diffrent
quelque peu entre les expriences ATLAS et CMS. Les deux expriences prsentent une
rsolution minimale assez proche (de lordre de la dizaine de micromtre) pour des
dimensions de pixels trs diffrentes (pour l'exprience CMS la taille de pixel de
100 m 150 m alors que la taille des pixels de lexprience ATLAS est de
10
50 m 400 m). De nombreuses informations complmentaires sur ces expriences peuvent

tre trouves en rfrences [13] et [14].
La ralisation du LHC et de ses expriences associes a ncessit 20 ans de dveloppement

conjoint par une centaine de laboratoires dans le monde entier. Alors que le LHC vient dtre
mis en service, il est dj temps de se tourner vers le futur grand collisionneur pour la
physique des particules : le Collisionneur Linaire International.
1.2.3 Le Collisionneur Linaire International (ILC)

L'ILC (pour International Linear Collider) est un projet de collisionneur linaire dont le
dveloppement a commenc dans les annes 1990 et qui est susceptible de mener aux
premires collisions dans les annes 2020 [15]. Il va permette dapprofondir les avances du
LHC, tout en offrant par lui-mme une sensibilit accrue des phnomnes nouveaux
inaccessibles au LHC. Les apports de lILC proviennent la fois de ses faisceaux et des
expriences de sensibilit leve qui peuvent sy drouler.
Les faisceaux de lILC sont composs dlectrons et de positons polariss entrant en

collision une nergie modulable pouvant avoisiner 1 TeV. Les particules acclres tant
lmentaires, toute leur nergie est mise en jeu dans les interactions, et ces dernires se
droulent dans des conditions cinmatiques connues prcisment et ajustables (nergie,
polarisation). La situation est trs diffrente au LHC, les protons acclrs tant composites
(constitus de quarks et de gluons). Seule une fraction de lnergie des faisceaux est mise en
jeu dans les interactions lmentaires tudies. De lordre de 10%, cette fraction varie
beaucoup dune interaction lautre, et nest pas connue. Par ailleurs, lnergie restante
intervient dans des processus parasites qui contaminent les observations exprimentales et
imposent des contraintes svres sur les dtecteurs en termes de rapidit et de tolrance aux
rayonnements, au dtriment de leur prcision. Ces contraintes tant trs attnues lILC, les
dtecteurs peuvent tre conus en privilgiant les paramtres rgissant leur sensibilit (e.g. la
granularit pour une rsolution spatiale pousse).
La structure de lILC sera compose de deux acclrateurs linaires se faisant face, l'un
projetant des lectrons, l'autre des positons. Les faisceaux prsenteront une nergie modulable
comprise entre 45 GeV et 0.5 TeV. Une vue schmatique de l'ILC est reprsente sur la figure
1-3.
11
Figure 1-3 Le Collisionneur Linaire International
Dans un premier temps (1), les lectrons seront gnrs en tirant sur une cible avec un laser de
haute nergie. Chaque tir successif permettra de librer des milliards d'lectrons, qui seront
ensuite acclrs dans un acclrateur linaire long de 250 m afin de leur fournir une nergie
de 5 GeV. Les positons seront crs partir du faisceau d'lectrons (2). Les faisceaux
d'lectrons et de positons ainsi produits vont tre ensuite tre stocks dans un anneau (3) qui
va permettre dharmoniser les nergies des particules dun mme tir. Les faisceaux entrent
ensuite dans les acclrateurs linaires (linac) afin d'tre acclrs 250 GeV (4). Deux
expriences seront installes l'endroit de la collision (5) afin de permettre un recoupement
des observations par chacune delles. Une seule exprience sera monte sur le faisceau la
fois, le point dinteraction ntant pas dupliqu pour des raisons conomiques. Un systme
mcanique permettra de les intervertir suivant la configuration souhaite.
La structure en temps des faisceaux est prsente sur la figure 1-4. Deux trains de paquets de
particules (un pour chaque type de particule) dune dure de 1 ms entreront en collision toutes
les 200 ms. La frquence des collisions est un paramtre clef de lILC, il dtermine en effet le
taux doccupation de toutes les couches du dtecteur de vertex, sur lequel porte cette thse. Ce
taux, occasionn par le bruit de fond associ aux faisceaux, est plus lev pour les couches les
plus internes et diminue au fur et mesure que lon sloigne du point dinteraction. La raison
en est que les particules de bruit de fond sont essentiellement des lectrons et des positons de
faible nergie, dont la trajectoire est fortement courbe par le champ magntique
exprimental.
12
Figure 1-4 Squencement des faisceaux de l'ILC
1.2.4 Les expriences lILC

Les expriences ralises dans le cadre de lILC prsentent une architecture gnrale assez
classique en forme de cylindre ferm. Il est possible de distinguer deux parties : la premire,
appele le tonneau, est la partie enveloppant le tube vide dans lequel se droule la collision ;
la deuxime partie est compose de deux bouchons permettant de fermer le cylindre afin
dobtenir un recouvrement quasi complet du point de collision de lexprience. Dans chacune
de ces deux parties, diffrentes couches de dtecteurs permettent de reconstituer la trajectoire
des particules ainsi que lnergie dpose par ces dernires en les traversant.
Les deux expriences ralises pour lILC seront le rsultat de deux dveloppements adosss
des choix technologiques trs diffrents mais suivant une philosophie de constitution de
l'exprience assez proche. Nous nous intresserons plus particulirement lexprience ILD
[17] (pour International Large Detector), des informations complmentaires sur lexprience
SiD (pour Silicon Detector) peuvent tre trouves en rfrence [18].
L'exprience ILD, pour laquelle l'ensemble des travaux prsents ici ont t dvelopps, est
reprsente sur la figure 1-5. Elle est compose des dtecteurs suivants :
Un dtecteur de vertex compos de cinq couches de capteur pixels, chacune monte

en barillet. La premire couche prsentera un rayon de 1,5 cm alors que la dernire en
fera 6. Le choix de la technologie utilise pour cette couche n'est pas encore dfini.
Au niveau du tonneau, un systme de micropistes silicium afin d'assurer une
continuit dans la dtection entre le dtecteur de vertex et la chambre projection
temporelle (voir plus loin). Au niveau des bouchons un systme mixte de pixels et de
micropistes silicium.
13
Une chambre projection temporelle, TPC (pour Time Projection Chamber),

permettra de retracer les trajectoires des particules avec une prcision de plus de 200
points par piste.
Deux couches additionnelles de micropistes silicium assurent la liaison entre la TPC
et les couches suivantes : une premire directement colle sur la TPC, une seconde
entre la TPC et les calorimtres.
Les couches suivantes comportent les calorimtres lectromagntiques et hadroniques
ainsi que les chambres muons.
Un solnoide dispos entre le calorimtre hadronique et les chambres muons produit
un champ magntique homogne permettant de dterminer limpulsion des particules
charges dtectes partir du rayon de courbure mesur de leur trajectoire.
Figure 1-5 a) Vue en coupe d'un quart de l'exprience ILD, b) vue dartiste de lexprience complte
Le dtecteur complet, avec ses vingt mtres de longueur et ses quatorze mtres de hauteur,
aura la dimension d'un petit immeuble.
14
1.3 Le dtecteur de vertex de lILC

Le dtecteur de vertex, reprsent par une vue d'artiste sur la figure 1-6, est destin la
trajectomtrie. Il possde deux fonctions principales : reconstruire la trajectoire des particules
observes afin de trouver leurs points dorigine et dterminer si ces particules sont issues de la
collision primaire ou dun vertex secondaire. En effet, un certain nombre de particules cres
lors des collisions lectrons/positons n'ont qu'une trs courte dure de vie. Elles finissent trs
rapidement par se dsintgrer en deux ou trois particules secondaires. Leur dure de vie est
tellement courte (de lordre de la picoseconde) quelles se dsintgrent lintrieur du tube
vide dans lequel circulent les faisceaux, ce qui empche de les dtecter. En reconstruisant la
trajectoire des particules secondaires rsultantes du vertex secondaire, il est possible de
retrouver la trajectoire initiale des particules issues de la collision primaire et den infrer
leurs caractristiques principales.
Les interactions donnent lieu des tats finals souvent composs de quelques jets de
plusieurs dizaines de particules mises dans des directions trs voisines. Grce la rsolution
leve du dtecteur de vertex, sa deuxime fonction va tre de discerner les diffrentes
particules dun mme jet.
Lquipe CMOS-ILC de lIPHC dveloppe une gomtrie de dtecteur de vertex base de

matrices de pixels actifs CMOS [19]. Le dtecteur de vertex sera constitu de cinq couches
cylindriques concentriques de capteurs. Chaque couche sera constitue d'chelles de capteurs
disposs de manire jointive afin d'obtenir un recouvrement maximal du tube dans lequel se
drouleront les collisions. Sur la figure 1-6, les parties rouges reprsentent la partie active des
capteurs (les pixels), les parties vertes les micro-circuits de traitement du signal incorpors
dans les capteurs (amplificateur, convertisseur, traitement numrique), les parties bleues le
support mcanique des capteurs. Au total, environ 300 millions de pixels composeront ce
dtecteur.
15
Figure 1-6 Vue d'artiste du dtecteur de Vertex de lILC
Afin de rpondre aux objectifs fixs par les futures expriences de lILC, un cahier des
charges prcis a t dfini, mettant en avant un certain nombre de points critiques :
Pour une reconstitution prcise de la trajectoire de chaque particule et de leur origine,

une rsolution voisine de 2 m est ncessaire.
Afin datteindre la rsolution spatiale voulue, la dimension des pixels de la premire
couche du dtecteur sera aux alentours de 25 m 25 m (taille non dfinitive).
Pour pouvoir distinguer le passage successif de deux particules au mme endroit du
dtecteur, le taux doccupation des diffrentes couches doit rester suffisamment faible.
Ce taux est le plus lev sur les couches internes, qui sont les plus exposes aux bruits
de fond de lacclrateur. Un temps de lecture de 25 s, pour la couche la plus interne,
permet de garder le taux doccupation un niveau acceptable.
Les capteurs constituant le dtecteur de vertex seront amincis 50 m afin de limiter
la perturbation des trajectoires des particules cause par la matire du dtecteur.
Le faible budget de matire du dtecteur de vertex interdit toute implantation dun
systme de refroidissement complexe. Celui-ci se limitera un flux dair froid
laminaire circulant vitesse modre afin de limiter les vibrations des chelles de
capteurs. En consquence, la puissance dissipe doit rester extrmement faible
(infrieure 5 W en moyenne pour lensemble de la premire couche) afin de
respecter les capacits dextraction du flux dair.
16
Le dtecteur de vertex tant le dtecteur le plus proche du point dinteraction, il sera

expos un rayonnement intense. Le rapport signal--bruit des capteurs (SNR pour
Signal-to-Noise Ratio) va se dgrader au fur et mesure des collisions, le bruit ayant
tendance augmenter en fonction de la dose de rayonnement ionisant laquelle les
capteurs auront t exposs [20]. Le dtecteur doit donc prsenter un SNR
suffisamment grand au dpart pour que ce dernier une fois dgrad rponde encore
aux spcifications de lexprience. Les performances de la technologie CMOS dans ce
domaine en font une trs bonne candidate pour le dveloppement de capteurs tolrants
aux radiations.
Loptimisation des performances des capteurs et le rayon de chaque couche conduisent des
dimensions des pixels, un temps de lecture, un nombre dchelles et une puissance dissipe
particuliers chaque couche, comme le montre le tableau 1-2.
Diamtre de Nombre de Puissance Puissance

Couche Vitesse de lecture
la couche pixels instantane moyenne
L4 60 mm 100 s 100 M < 150 W <8W
L3 48 mm 100 s 80 M < 120 W <6W
L2 37 mm 100 s 50 M < 90 W <5W
L1 25 mm 50 s 65 M < 130 W <7W
L0 15 mm 25 s 25 M < 100 W <5W
Table 1-2 Caractristiques des diffrentes couches du dtecteur de vertex pour l'ILC
1.4 Le dtecteur base de semi-conducteur

Il existe de nombreuses solutions pour dvelopper des dtecteurs base de semi-conducteur.
Ces dernires dcades ont vu la confrontation de nombreuses technologies concurrentes
dans le domaine de l'imagerie du visible [21], [22]. Les capteurs CMOS issus de ce
dveloppement ont vu leur champ d'application s'tendre peu peu d'autres domaines
comme la microscopie lectronique, l'imagerie mdicale ou la dtection de particules pour la
physique des hautes nergies. Ce dernier domaine a lui aussi vu le dveloppement de
nombreuses technologies concurrentes comme les capteurs CCD [23], les dtecteurs
17
micropistes [24] ou encore les pixels hybrides [25]. Une tude extrmement complte sur
ltat de lart des diffrents dtecteurs base de silicium peut tre trouve en [26].
La figure 1-7 reprsente une photo dune tranche compose de matrices de pixels en
technologie CMOS (le circuit MIMOSA-5). L'utilisation de cette technologie prsente de
nombreux avantages pour une application des dtecteurs pour la physique des particules.
Tout d'abord tant une technologie industrielle, elle est assez disponible et peu coteuse
compare aux technologies concurrentes. Deux points compltent ses avantages : la minceur
du volume sensible associe la possibilit dintgrer les premiers lments dlectronique de
lecture permet le dveloppement de dtecteurs particulirement peu perturbants pour les
particules dtectes ; en jouant sur la surface des pixels il est possible de modifier la
granularit du dtecteur, de petits pixels permettant dobtenir une rsolution spatiale pousse
(de lordre du micromtre).
Figure 1-7 Tranche base de circuits MIMOSA 5
18
1.4.1 Le pixel actif CMOS

L'lment sensible dans un capteur CMOS, appel pixel, utilise les proprits de la diode
cre par la jonction P-N du silicium pour dtecter le passage des particules. La figure 1-8
prsente une vue en coupe d'un pixel utilisant 3 transistors (appel pixel 3T) en technologie
CMOS. Le pixel est constitu de trois couches distinctes : un substrat P fortement dop (not
P++), une couche pitaxie de faible dopage P (note P-/epi), et une couche intgrant des
caissons N et P (not P+well et Nwell). Plusieurs facteurs ont un impact dterminant sur la
conversion de l'information par le pixel. L'paisseur de la couche pitaxie va dterminer le
nombre de charges libres lors du passage d'une particule, typiquement 80 paires lectrons-
trous par micromtre [27]. Le facteur de conversion du pixel va dterminer la tension prsente
la sortie de ce dernier. Suivant la surface du pixel, plusieurs units de prtraitement peuvent
tre intgres directement au sein du pixel dans les caissons Nwell et Pwell.
Figure 1-8 Pixel Actif CMOS base de trois transistors
Lorsquune particule lectriquement charge traverse la couche pitaxie, elle libre des
centaines de porteurs de charge lectrique. La diode D1 cre par le contact Nwell-Pepi va alors
collecter ces charges par diffusion thermique. Le signal lectrique gnr est gal au nombre
d'lectrons collects multipli par le facteur de conversion de la diode D1. La capacit Cqonv va
transformer les charges collectes en tension. Cette relation peut scrire :
(1-1)
19
o Q reprsente le nombre de charges collectes, C la capacit Cqonv et v la tension gnre.
1.4.2 Le pixel actif monolithique de type CMOS (MAPS) de lIPHC

L'quipe Capteur CMOS de l'Institut Pluridisciplinaire Hubert Curien dveloppe des capteurs
base de pixel CMOS depuis maintenant dix ans. De nombreux prototypes ont vu le jour et
ont permis lquipe dacqurir une expertise dans le dveloppement de matrice de pixels
pour la physique subatomique [28]. L'architecture du pixel monolithique actif, appel MAPS,
tudi au sein de lIPHC est prsent sur la figure 1-9.
Figure 1-9 Architecture du pixel monolithique actif (MAPS)
Les MAPS intgrent tout d'abord un pr-amplificateur, situ au plus prs de la diode de
collection, un systme de clamping compos dune capacit monte en srie (MOSCAP),
de deux interrupteurs (RST1 et RST2) et d'un transistor mont en suiveur. L'interrupteur
RST1 va effectuer une remise zro de la diode de collection alors que l'interrupteur RST2 va
permettre de stocker dans la capacit l'offset de l'tage d'amplification ainsi que le niveau de
remise zro [29]. L'tage suiveur ainsi que les deux commandes de ligne RD et CALIB vont
permettre de mmoriser respectivement soit le signal amplifi de la diode combin loffset
de ltage suiveur, soit uniquement loffset de ltage suiveur. Une soustraction de ces deux
signaux permet de retrouver le signal dbarrass de l'offset du suiveur.
L'information collecte par un pixel MAPS est perturbe par les diffrents bruits (le plus
important tant le bruit kTC). Cela peut engendrer un grand nombre de perturbations lorsqu'il
est ncessaire de dtecter des particules gnrant une trs faible tension (de l'ordre du
millivolt). Le clamping associ un double chantillonnage corrl (CDS) (le premier
20
dans le pixel, le second plus en aval de la chane de lecture, qui sera prsent dans le
paragraphe suivant) permettent de rduire ces diffrents bruits. Le dtail du squencement de
la lecture dun pixel peut tre trouv dans lannexe A.
1.4.3 Chane de lecture complte d'un capteur pixel actif

La chane de lecture complte pour un dtecteur pixel actif est prsente sur la figure 1-10.
Aux pixels qui composent la matrice, sajoutent des circuits de lecture et de traitement en bas
de colonne. Ces circuits sont communs tous les pixels d'une mme colonne.
Figure 1-10 Organisation gnrale du capteur avec sa chane de lecture
Les circuits de lecture sont composs de structure de CDS ainsi que de structures
d'amplification. Les circuits de double chantillonnage permettent, comme il la t
prcdemment voqu, une rduction des diffrents bruits gnrs dans le pixel, alors que les
circuits damplification facilitent le traitement de l'information dlivre par le pixel, et
autorisent donc une dfinition plus prcise du point dimpact dune particule sur la matrice.
Dans le cadre du dtecteur de vertex de lILC, la chane de lecture complte se prsente

comme sur la figure 1-11.
21
Figure 1-11 Chane de lecture complte d'une colonne de pixels
Un premier tage en bas de colonne permet damplifier le signal de sortie des pixels
Un tage mmorise le signal et effectue un premier traitement analogique (double
chantillonnage)
Un tage numrise linformation transmise par la matrice
Un tage de traitement numrique appel sparsification permet un premier
tamisage des donnes pour ne conserver que celles intressantes traiter.
Le systme de lecture retenu pour lire la matrice est appel rolling shutter . Toutes les
colonnes de la matrice de pixels seront lues simultanment, une ligne aprs lautre comme le
suggre la figure 1-12.
Figure 1-12 Lecture d'une matrice en utilisant la mthode dite "rolling shutter"
22
1.4.4 Intgration dun CAN dans la chane de lecture du dtecteur de

vertex de l'ILC
Figure 1-13 Schma simplifi dune vue en coupe du dtecteur de vertex lors du passage d'une particule
Comme voqu prcdemment, le but principal dun dtecteur de vertex est de dterminer le
point dorigine des particules partir de la reconstruction de leur trajectoire en fonction de
leur point de passage sur les diffrentes couches. Ces trajectoires permettent de dfinir si la
particule observe provient de la collision primaire de particules du faisceau ou sil sagit
dune particule gnre par un vertex secondaire. Pour le savoir, le paramtre clef est
lincertitude sur le point dorigine de la particule observe (not sur la figure 1-13). Des
simulations de physique ont permis de dfinir la valeur de permettant de distinguer si une
particule est issue dun vertex secondaire ou de la collision primaire. Ce dernier sexprime
comme suit :

(1-2)
o p reprsente limpulsion de la particule observe et langle que fait sa trajectoire avec

laxe des faisceaux. Le paramtre dpend de la gomtrie des diffrentes couches du
dtecteur de vertex, de leur paisseur ainsi que de la rsolution spatiale que fournit chacune
23
delles. Une rsolution spatiale de ~2 m sur la premire couche du dtecteur de vertex

permet de satisfaire les contraintes de la relation 1-2.
Lors des premires caractrisations des matrices CMOS de lIPHC, les donnes de sortie de la
matrice taient traites hors ligne. Ces donnes taient converties laide dun CAN 12 bits.
La rsolution en bits du convertisseur dterminant la rsolution sur la tension en sortie du
pixel, il est trs vite apparu que la rsolution spatiale sur la matrice dpendait de la rsolution
du convertisseur [30]. Une rsolution de 12 bits ntant pas ncessaire pour satisfaire aux
spcifications de lexprience, il sest rvl intressant dintgrer un CAN de rsolution plus
modeste et compact directement en bas de la matrice de pixels.
Une conversion par traitement logiciel a t ralise afin de dterminer lvolution de la

rsolution spatiale sur la matrice en fonction de la rsolution du convertisseur utilis.
Diffrentes conversions ont t extrapoles partir des mmes donnes brutes, pour une
rsolution de convertisseur de 1 5 bits. La rsolution spatiale pour chaque rsolution de
convertisseur a t calcule partir de ces donnes numrises. La courbe prsente sur la
figure 1-14 a pu tre trace partir de ces rsultats (pour un pitch de pixel de 20 m). Pour
atteindre la rsolution spatiale voulue de 2 m sur la matrice, un convertisseur 4 bits sera
ncessaire. La rsolution spatiale obtenue pour un CAN de 4 bits laisse une libert quant au
pitch du pixel. En augmentant le pitch de 20 m 25 m, la rsolution spatiale reste dans les
spcifications de lexprience.
Figure 1-14 Rsolution spatiale versus le nombre de bits pour un pitch de pixel de 20 m
Lintgration dun tage de conversion analogique-numrique au sein dune matrice est aussi
motive par le flot de donnes gnres par lexprience. Sans traitement intgr, le flot de
24
donnes extraire du dtecteur limiterait sensiblement lutilisation du dtecteur de vertex.

Lintgration dun CAN permettra ensuite celle dun tage de traitement numrique sur le
mme substrat que la matrice. Lintgration dun tage de sparsification (tage permettant la
diffrentiation des informations utiles, un pixel touch, et inutiles, un pixel non touch),
associ au faible taux doccupation de la matrice (une valeur maximale de 1% pour la
premire couche du dtecteur de vertex) permettra de rduire considrablement le flot de
donnes en sortie du dtecteur.
La figure 1-15 prsente le schma dun capteur de la premire couche du dtecteur de vertex,
avec la rpartition des diffrents blocs.
Figure 1-15 Schma dune chelle de capteur du dtecteur de vertex de l'ILC
Au fur et mesure du dveloppement des diffrents prototypes de circuit de matrice de pixels

de lIPHC, de nouvelles fonctionnalits ont t implantes afin de se rapprocher de plus en
plus des caractristiques du dtecteur de vertex de lILC. Les premiers prototypes ont tout
d'abord prsent des sorties analogiques afin d'prouver les performances brutes du capteur
[31] et de le caractriser. Au vu de leurs rsultats performants, des prototypes sorties
numrises ont vu le jour, intgrant un discriminateur en bas de chaque colonne de la matrice
[32],[29]. Dernirement, un prototype intgrant en plus de la sortie numrique sur 1 bit, un
circuit de sparsification des donnes a t dvelopp et les rsultats de test de ce dernier ont
permis de valider la chane de lecture complte [33]. La dernire pice du puzzle mettre en
25
place est donc lintgration dun convertisseur analogique numrique en lieu et place du
discriminateur afin daugmenter la rsolution spatiale sur la matrice.
Le chapitre suivant va prsenter en dtail le fonctionnement et les spcificits des CANs ainsi
que les contraintes de conception lies leur application un dtecteur de vertex comme celui
de lILC.
26
Chapitre 2 La conversion analogique numrique
Chapitre 2
La conversion analogique numrique
Introduction
Le monde de la conversion de donnes analogiques numriques est vritablement apparu
avec le dveloppement des tlcommunications au dbut du 20me sicle. Cependant, il aura
fallu attendre les annes cinquante pour voir apparaitre les premires offres commerciales de
convertisseur analogique numrique (CAN). Cette commercialisation suivait de trs prt la
premire offre commerciale dordinateur digital, lUNIVAC en 1951. Le dveloppement des
CANs a ds lors suivi troitement le dveloppement de la micro informatique. Jusque dans les
annes quatre-vingt-dix les CANs sont devenus de plus en plus rapides, de moins en moins
encombrants, de nouvelles architectures sont apparues, il est alors devenu possible de classer
les architectures en fonction de leur domaine dapplication. A partir des annes quatre-vingt-
dix, la microlectronique, grce au dveloppement de linformatique, a connu une volution
exceptionnelle en termes dintgration. Il existe prsent des centaines de modles
commerciaux diffrents, classs selon leur rsolution en bit, leur vitesse de conversion et leur
consommation. La cause de cette abondance doffres repose sur la place quoccupent les
CANs dans les systmes lectroniques actuels. Les CANs sont littralement au cur de tout
systme mixte, ils se doivent dtre les plus prts possibles des besoins des systmes dans
lesquels ils sont implants. Cette dernire dcade a vu une autre volution. Le
dveloppement, pour un cot de production raisonnable, de vritables systmes complets sur
puces (appel SoC pour System on Chip) regroupant sur un mme substrat un lment
sensible comme un capteur, des circuits analogiques de conditionnement du signal et des
27
circuits numriques permettant un interfaage avec un ordinateur voire mme un traitement

numrique direct avec un processeur implant sur ce mme substrat.
Afin de pouvoir comparer de manire efficace les diffrentes performances des CANs, une
norme IEEE a vu le jour en 2001 sous lintitul IEEE Standard for terminology and test
methods for analog to digital converters [3]. Lensemble des gnralits sur les CANs qui
vont tre prsentes repose sur ce standard.
2.1 Thorie sur la conversion

Un convertisseur analogique numrique a pour fonction de transformer un signal continu
(bien souvent une tension ou un courant), en un signal discret numrique cod sur un nombre
de valeurs donnes. Trois critres principaux caractrisent les CANs :
La rsolution du CAN en bit qui dtermine le nombre de valeurs disponibles pour

coder le signal dentre.
Le nombre dchantillons convertis par seconde qui dfini la frquence de conversion
du CAN et donc son domaine dapplication.
La dynamique du signal analogique d'entre convertible par le CAN qui dtermine le
pas minimum du convertisseur appel bit de poids faible (LSB). Le LSB reprsente
lintervalle de valeur analogique comprise dans une valeur numrique (appel aussi
quantum).
La fonction de transfert idale dun CAN 3 bits est prsente sur la figure 2-1.
Figure 2-1 Fonction de transfert d'un CAN 3 bits
28
Un CAN est cependant aussi dfini par une liste derreurs caractrisant ses performances
statiques et dynamiques.
2.1.1 Caractristiques statiques des CANs [34]

En se basant sur la figure 2-1, on peut dfinir la fonction de transfert dun CAN comme
tant gale :
(2-1)
o N reprsente la valeur numrique de sortie du CAN, Y reprsente loffset de la fonction de

transfert du CAN et X le gain du CAN. Idalement Y est gal 0 et X est gal 1. Lerreur
doffset reprsente donc la diffrence entre la valeur de Y et 0. Lerreur de gain reprsente la
diffrence entre la valeur de X et 1. Ces types derreurs, si elles sont systmatiques peuvent
tre corriges par lutilisateur. Ces deux erreurs sont prsentes sur la figure 2-2.
Figure 2-2 a) Erreur d'offset b) Erreur de gain
Lerreur de non linarit diffrentielle (DNL) est dfinie pour chaque code. Dans le cas dune
fonction de transfert idale, chaque code de sortie est associ un certain intervalle de valeur
analogique, dfinissant le LSB. Cependant pour une caractristique de transfert relle il se
peut que certaines valeurs numriques contiennent plus (ou moins) quun LSB. La DNL
reprsente donc la diffrence entre le LSB et la largeur de chaque palier. Pour un CAN les
valeurs minimum et maximum de la DNL sont souvent donnes. La DNL reprsente la
prcision de la conversion pour chaque bit.
29
Pour une caractristique de transfert de CAN sans erreur doffset ni erreur de gain, lerreur de
non linarit intgrale (INL) peut tre dfinie comme :
(2-2)
Pratiquement, lINL peut tre mesure en calculant la diffrence entre le seuil de basculement
idal et le seuil de basculement rel de chaque code de la fonction de transfert dun CAN.
LINL reprsente lerreur de prcision de conversion globale du CAN, alors que la DNL
reprsente lerreur de prcision, code par code du CAN. Ces deux erreurs sont reprsentes
sur la figure 2-3.
Figure 2-3 a) Erreur de DNL b) Erreur dINL
Lerreur de DNL peut entrainer un code manquant. Une erreur de monotonicit indique que
lors de lvolution de la fonction de transfert dun CAN au lieu du code attendu, le CAN
fourni un autre code (gnralement plus petit). La figure 2-4 montre les effets combins dun
code manquant associ une erreur de monotonicit.
Figure 2-4 Erreur de monotonicit associe des codes manquants
30
Le passage dun code lautre nest dans la ralit jamais parfait. Il existe une zone de
basculement durant laquelle le code de sortie oscille entre lancien code et la nouvelle valeur
comme reprsent sur la figure 2-5.
Figure 2-5 Effet combin de l'erreur de transition et de la DNL
Cette zone de basculement est appele bruit de transition. Associ la DNL, il se peut que
pour certaines valeurs analogiques il ny ait aucune zone o le CAN prsentera
systmatiquement la mme valeur en sortie, mais simplement des probabilits pour quun
code apparaisse. Il est vital pour un CAN faible rsolution de prsenter la combinaison de
lerreur de transition associe la DNL afin de prsenter les performances relles du CAN.
A partir de lerreur de transition associe lerreur de DNL il est possible de calculer lerreur
quadratique moyenne (MSE) pour la rponse dun CAN. Cette dernire sexprime comme :
( ) ( ) (2-3)
Le bruit de transition va mettre en relief la valeur maximum de lerreur de conversion dun
CAN mais sans pour autant permettre de dterminer la frquence de cette erreur. La MSE va
permettre de restituer cette erreur par rapport un ensemble de conversion et ainsi dterminer
si cette erreur de conversion maximum est probable ou alors rare.
31
2.1.2 Thorie de traitement du signal

Un CAN est caractris par sa frquence de conversion, cela induit donc que la conversion
nest pas une opration instantane. Si le signal analogique varie pendant la conversion cela
peut entrainer des erreurs de conversion. La formule suivante prsente la relation entre le
temps de conversion dun CAN et la frquence maximale dun signal convertir :
(2-4)
o reprsente la frquence maximale admissible, n le nombre de bits du CAN et la

dure de la conversion.
Il peut tre intressant dintgrer en amont du CAN un circuit chantillonneur-bloqueur afin
de prsenter en entre du CAN un signal stable sur toute la dure de la conversion.
2.1.3 Caractristiques dynamiques des CANs [35]

Pour un convertisseur N bits parfait la seule erreur existante est comprise entre , soit
un quantum (q). Cette dernire, appele erreur de quantification peut tre reprsente par une
fonction en dent de scie comme sur la figure 2-6.
Figure 2-6 Reprsentation de la fonction de transfert idale d'un CAN et de son erreur de quantification
32
La fonction e(t) dfinit lerreur de quantification comme :
( ) (2-4)
Le bruit RMS de quantification est gal :

( ) (2-5)

Le bruit de quantification RMS permet de dduire la valeur thorique du niveau signal bruit
(SNR pour Signal to Noise Ration) comme valant :
(2-6)
N tant le nombre de bits du CAN.
La mesure du SNR peut se faire en effectuant une transformation de Fourier discrte (FFT)
sur la rponse du CAN un signal sinusodal ayant pour amplitude la dynamique maximum
du CAN. Le SNR rel correspond la diffrence entre lamplitude de lharmonique principale
et le niveau moyen du bruit.
Il peut tre intressant de mesurer le rapport signal bruit et distorsion (SINAD pour SIgnal
to Noise And Distorsion ratio). En effet le SINAD permet de prendre en compte lintgralit
des bruits et distorsions de la rponse dun CAN. Le SINAD est le ratio de la puissance de
lharmonique fondamentale de la sinusode sur la puissance rsiduelle du signal une fois la
sinusode soustraite.
( ) (2-7)
o PS est la puissance de lharmonique fondamentale, PB celle de toutes les composantes

spectrales de bruits et PD celle de toutes les composantes spectrales de distorsions.
Le SINAD permet alors de calculer le nombre effectif de bit du CAN (ENOB pour Effectiv
Number Of Bit), il se dfinit par :
(2-8)
Ces deux calculs derreur permettent davoir un aperu complet des caractristiques
dynamiques dun CAN.
2.2 Sources de bruit et derreur dans les CANs

Une des grandes forces du transistor MOS est son vaste champ dutilisation. En effet un
transistor MOS peut servir de rsistance, de condensateur ou de commutateur suivant la
connexion ralise entre ses trois bornes. Lors de son utilisation en commutateur analogique,
le transistor MOS fonctionne dans la rgion linaire, ramenant son circuit quivalent une
33
rsistance contrle par la tension de grille du transistor. Cependant les transistors MOS
lorsquils sont utiliss comme commutateurs peuvent tre la source de nombreux bruits. La
rsistance prsente par le transistor MOS lorsquil est en mode commutateur ferm nest
en ralit ni nulle ni linaire. Il faut en ralit considrer le modle quivalent prsent sur la
figure 2-7. Les capacits Cgs et Cgd sont respectivement les capacits parasites entre la grille et
la source et entre la grille et le drain. Les capacits Cj1 et Cj2, quant elles, sont dues aux
capacits de jonction de la source et du drain et la capacit existante entre le canal et le
substrat du transistor.
Figure 2-7 Transistor mont en commutateur (a) et son circuit quivalent (b)
2.2.1 La non linarit de la rsistance Ron

La rsistance Ron nest en ralit pas nulle lorsque le transistor est en mode commutateur
ferm . Sa valeur dpend de la tension applique son entre. Dans certain cas si cette valeur
devient trop grande cela peut limiter la vitesse de fonctionnement du circuit. De nombreuses
tudes ont t conduites sur ce phnomne comme [36] ou encore [37]. La valeur de la
rsistance Ron pour un transistor NMOS est donne par la relation suivante :
(2-9)
( )( )
avec la mobilit des lectrons, Cox la capacit doxyde de grille, W et L, respectivement la

largeur et la longueur du transistor, Vgs la tension entre la grille et la source du transistor et VT
la tension de seuil du transistor.
En augmentant le rapport entre W et L, il est possible de minimiser la rsistance Ron,
cependant lorsque le rapport entre W et L augmente, les capacits parasites de jonction de
source et du drain augmentent elles aussi. Ainsi un compromis simpose donc entre les
grandeurs de Ron et de ces capacits.
34
La figure 2-8 prsente lvolution de la valeur de la rsistance Ron en fonction de la tension

Vin pour des transistors NMOS, PMOS et CMOS (Complementary MOS).
Figure 2-8 Evolution de la rsistance Ron pour des transistors PMOS, NMOS et CMOS
Afin damliorer la linarit de la rsistance Ron il est possible dutiliser la technique du

commutateur CMOS. Cette technique consiste monter en parallle un transistor NMOS et
un transistor PMOS comme le montre la figure 2-9.
Figure 2-9 Montage d'un commutateur de type MOS Complmentaire
Cette technique permet une plus grande stabilit de la rsistance Ron suivant la variation de la
tension dentre Vin comme le montre la figure 2-8.
35
2.2.2 Le phnomne dinjection de charges et clock feedthrough
Figure 2-10 Le phnomne d'injection de charges pour un transistor NMOS
Lorsque le commutateur est en mode ferm , un canal au niveau de linterface entre la

grille et le substrat se cre. La capacit Cch va se charger faisant tendre petit petit la tension
source drain vers zro. La charge alors accumule dans le canal peut sexprimer par la relation
suivante :
( ) (2-10)
Lorsque le commutateur change dtat et souvre, ce dernier va ramener la tension V gs en

dessous de la valeur de VT, les charges alors accumules dans le canal vont se rinjecter dans
le circuit via le drain et la source du transistor. Ce phnomne est appel injection de charges
du canal. Les charges injectes dans la source nintroduiront pas derreur dans le circuit
contrairement aux charges injectes dans le drain. Une partie de ces charges vont venir
sajouter aux charges du signal Vout entrainant une erreur V dont la valeur vaut :
( )
(2-11)
avec W et L respectivement la largeur et la longueur du transistor, V gs la tension entre la

source et la grille, Cox la capacit de loxyde de grille et VT la tension de seuil du transistor.
Le mme raisonnement sapplique lors du changement dtat lors de la fermeture du
commutateur.
Il faut en plus de cette erreur, considrer que le transistor MOS va aussi coupler la tension du
signal de commande la capacit de charge aux travers des capacits parasites de
recouvrement entre la grille et la source et entre la grille et le drain. Lors dune commutation
36
rapide les charges accumules dans ces capacits vont venir sajouter lerreur prcdente. La
valeur de cette nouvelle erreur vaut :
(2-12)
avec VCMD la tension de la commande, Cre la capacit parasite et Cch la capacit de charge du
circuit.
Afin de minimiser cette erreur il est possible dutiliser la mthode du transistor fantme (aussi
appel dummy transistor ).
Figure 2-11 Dtail de la mise en uvre de la technique "dummy" transistor
La figure 2-11 montre la mise en uvre de la technique du transistor fantme qui consiste
placer cot du transistor mont en commutateur un transistor dont le drain et la source ont
t connects ensemble. Un signal complmentaire () au signal de fermeture du
commutateur (CMD) est connect la grille du transistor fantme. Cette technique permet de
faire absorber la quantit de charges (Q1) libres par le commutateur par le transistor
fantme. Cela suppose donc que la charge Q2 absorbe par le transistor fantme soit gale
linverse de la charge libre Q1. Ces deux charges peuvent sexprimer de la manire
suivante :
( )
(2-13)
( ) (2-14)
En observant les deux quations il parait clair que cette technique nest optimum que si les
deux transistors ont la mme longueur et que le transistor fantme a une largeur deux fois plus
petite que le commutateur.
Cette technique permet aussi de compenser linjection de charge. Si lon considre les
capacits de recouvrement de chacun des deux transistors (respectivement C1 pour le
37
commutateur et C2 pour le transistor fantme) on peut exprimer lerreur totale lie au

phnomne de clock feedthrough partir de lquation :
(2-15)
Pour que cette erreur soit nulle, il faut que les deux transistors aient la mme longueur mais
que le transistor fantme ait une largeur deux fois plus petite que celle du commutateur.
Cependant pour que les charges soient parfaitement compenses il faudrait que les quantits
libres par le commutateur dans le drain et la source soient parfaitement identiques ce qui
dans la ralit nest pas le cas. La technique du transistor fantme permet cependant de
fortement minimiser le phnomne du clock feedtrough ainsi que celui des charges
injectes.
Cependant il ne faut jamais perdre de vue que chacune des techniques pouvant tre mises en
uvre a un cot et quil est bien question ici de minimiser les erreurs et non de les supprimer.
Toute la problmatique rside nouveau dans les compromis et lquilibre trouver afin de
garantir un bon fonctionnement du convertisseur dans son domaine dapplication.
2.2.3 Bruit thermique ou bruit kTC

Comme il la t prsent dans le paragraphe prcdent, un transistor MOS prsente toujours
une rsistance parasite non nulle. Dans cette dernire lagitation thermique alatoire des
lectrons cre un bruit blanc appel bruit thermique dont la densit spectrale de bruit vaut :
(2-16)
o R est la rsistance, k la constante de Boltzmann et T la temprature absolue en Kelvin.

Si lon considre un circuit form dun commutateur MOS connect en srie avec une
capacit ce circuit peut tre considr comme un filtre RC comme le montre la figure 2-12. La
rsistance ici considre tant la rsistance Ron du transistor MOS.
Figure 2-12 Schma quivalent d'un transistor MOS
38
Le bruit thermique prsent en sortie du filtre RC lintgration sur la frquence du produit de

la densit spectrale du bruit thermique et de la fonction du filtre passe bas. Il est alors possible
de calculer la moyenne quadratique de la tension du bruit chantillonn par la capacit C :
( )
(2-17)
( )
(2-18)
| ( ) (2-19)
( )
(2-20)
Il est intressant de noter que bien que ce bruit tire son origine du bruit thermique dans la
rsistance, la valeur de cette dernire ne rentre pas en compte dans la valeur finale de ce bruit.
Ce bruit est inversement proportionnel la valeur de la capacit, un soin particulier devra tre
pris lors du choix de la valeur des capacits lors de la conception de convertisseur numrique
analogique base de condensateur afin dviter que ce bruit nengendre pas derreurs de
conversion
.
2.3 Spcificits des CANs pour les dtecteurs de vertex

Lintgration dun CAN au sein des matrices de pixel dun dtecteur de vertex propose de
nombreux dfis au vue des caractristiques principales du dtecteur qui ont t dtailles dans
le premier chapitre. Ces dernires permettent de dfinir les caractristiques principales dun
CAN compatible avec ce contexte dimplantation.
Facteur de forme
Les dimensions du CAN reprsentent le premier (et peut tre le plus complexe) dfi de cette
intgration. En effet au vue du mode de lecture prsent dans le chapitre 1 pour les matrices
composant le dtecteur de vertex, il faut intgrer un CAN par colonne. La largeur de CAN est
donc fixe 25m, largeur dun pixel. De plus afin de ne pas perturber les trajectoires des
particules, le budget matire est extrmement limit pour llectronique de lecture, la
longueur maximum du CAN est de ce fait limite 500 m.
Rsolution du CAN
La rsolution du CAN dpend directement de la rsolution voulue sur la matrice. Les premiers
prototypes de lIPHC taient sortie analogique, et la conversion ainsi que le traitement du
39
signal (CDS et DS) seffectuaient en dehors du circuit. Une rsolution de 12 bits permettait
alors dobtenir une rsolution spatiale sur la matrice 1,55 m. En intgrant le CDS dans le
pixel et ainsi quun DS en bas de colonne il a t possible dfinir une nouvelle rsolution
spatiale en fonction du nombre de bit du CAN comme le montre la table ci-dessous :
Nombre de bits du CAN 12 5 4 3

Rsolution spatiale sur la matrice 1.55 m 1.7 m 2 m 2.2 m
Table 2-1 Rsolution du CAN contre la rsolution spatiale sur la matrice
Dans le cadre du dtecteur de vertex, une rsolution de 2 m est suffisante.
Dynamique de conversion, valeur du bit de poids faible
En bas de colonne, aprs le prtraitement et lamplification, le niveau du bruit est de lordre

de 2 3 mV. Afin de minimiser limpact du bruit sur la conversion le LSB doit tre au moins
deux fois suprieur au niveau du bruit, ce qui reviendrait un LSB de lordre de 4 6 mV. De
plus le passage dune particule minimum ionisante (m.i.p.) au travers dun pixel gnre en
moyenne 80 paires lectrons/trous par m (ce qui donne pour une couche pitaxie de 11 m,
880 pairs lectrons trous). Sachant que le pixel sige collecte environ 30% de cette charge
[33] et que le facteur de conversion de la diode est de 50V/e-, le signal en sortie du pixel
sige vaut au maximum 13.2 mV. Multipli par un amplificateur de gain 5 en bas de colonne
le signal lentre du CAN vaut 66 mV. Il est cependant ncessaire de prendre une marge de
scurit afin de palier toute ventualit concernant le pixel sige, en doublant cette valeur on
obtient alors une dynamique de 132 mV. Cette dynamique correspond un LSB de 8,25 mV
pour un CAN de 4 bits de rsolution. Cette valeur de LSB est compatible avec le niveau de
bruit en bas de colonne.
Consommation
Le faible budget matire du dtecteur de vertex empche toute implantation dun systme de
refroidissement complexe. La consommation pour chaque voie du CAN a t limite
500W.
Vitesse de conversion
Le mode de lecture de la matrice appel rolling shutter a t dtaill dans le premier

chapitre. Afin de pouvoir distinguer le passage de deux particules successives lensemble de
la matrice doit tre lu en 25 s. Pour une matrice de 250 lignes cela reprsente 100 ns par
40
pixel. Un CAN dvelopp pour des dtecteurs de vertex devra donc prsenter une vitesse de
conversion de 10 Mchantillons/s.
Technologie de dveloppement
La technologie utilise pour le dveloppement des matrices de pixels base de MAPS est la
technologie AMS 0,35 m. Ce choix a t motiv par diverses raisons :
- Epaisseur de la couche pitaxiale
- Tolrance aux radiations
- Accessibilit la technologie (prix, disponibilit)
La technologie 0,35 m est une technologie de travail, elle nest en aucun cas la technologie
dans laquelle seront dveloppes les chelles de capteurs du dtecteur de vertex. Les capteurs
finaux seront dvelopps dans une technologie plus submicronique (0,18 m ou infrieure)
Les CANs dvelopps devront tre fabriqus en technologie AMS 0,35 m afin de pouvoir
tre intgrs en bas de colonne de matrice de pixels. Ce choix technologique reprsente une
contrainte supplmentaire en termes de surface pour les CANs. De plus le faible nombre de
couche de mtallisation disponible (4 couches de mtallisation) va compliquer le routage
interne du CAN.
Le tableau ci-dessous rsume les caractristiques principales que doit prsenter un CAN afin
de pouvoir tre intgr des dtecteurs pixel pour la premire couche du dtecteur de vertex
de lILC.
Rsolution 4 bits
Dynamique de conversion 132 mV
Bit de poids faible 8.25 mV
Vitesse de conversion 10 Mchantillons/s
Dimension 25 m 500 m
Consommation 500 W
Technologie AMS 0,35 m
Table 2-2 Caractristiques d'un CAN pour la premire couche du dtecteur de vertex de l'ILC
Les caractristiques prsentes dans la table 2-2 doivent tre prises dans leur globalit pour
bien saisir la difficult dintgrer un CAN une matrice de pixels. En effet la plupart de ces
caractristiques sont interdpendantes. La figure 2-13 reprsente les cinq paramtres clefs
dun CAN pour la premire couche du dtecteur de vertex de lILC : la puissance dissipe, la
frquence de conversion, la dynamique analogique de conversion, la surface et la rsolution
en bit.
41
Figure 2-13 Dpendance des diffrentes caractristiques d'un CAN
Les performances gnrales dun CAN forment un pentagone (en rouge sur la figure 2-13) de
surface dfinie. Il est possible damliorer un des cinq critres en dplaant un des coins du
pentagone sur laxe correspondant, cependant la surface du pentagone elle nest pas
extensible. Chaque dplacement sur un axe entrainera obligatoirement un dplacement
contraire sur les autres.
La puissance dissipe est lie la vitesse de conversion de part la consommation
dynamique des portes logiques (qui est proportionnelle la frquence de
fonctionnement de ces dernires), mais aussi de part les courants de polarisation des
transistors qui influent sur la consommation statique.
La vitesse de conversion est lie la dynamique de conversion (et par extension la
valeur du bit de poids faible) cause du bruit li la commutation des portes logiques.
La dynamique de conversion est lie la rsolution en bit du convertisseur.
Laugmentation du nombre de bits dun convertisseur entraine pour une dynamique de
conversion constante une diminution de la valeur du quantum.
La rsolution en bits est lie la surface occupe par le convertisseur. Une
augmentation de la rsolution ncessite une augmentation de la surface du
convertisseur.
42
Les interactions prsentes ci-dessus sont les liens les plus directs entre les diffrentes
caractristiques des CANs, cependant, dans une moindre mesure les cinq caractristiques sont
toutes interdpendantes. Cet interdpendance, et surtout le caractre trs particulier du cahier
des charges de la premire couche du dtecteur de vertex, interdit tout recours une solution
commerciale, et ncessite le dveloppement dun prototype spcifiquement ddi cette
application.
2.4 Etat de lart des CANs

On peut dfinir cinq grandes familles de convertisseurs analogiques numriques, prsentant
chacune une philosophie de fonctionnement particulire :
CAN Flash (et semi flash)
CAN Sigma Delta
CAN Pipeline
CAN Approximation successive (SAR)
CAN Wilkinson
2.4.1 Architecture Flash

Aussi appel Convertisseur analogique numrique parallle [39][40][41][42]. Il est constitu
d'une srie de comparateurs, chacun d'eux comparant son signal d'entre une tension unique
de rfrence. Les sorties des comparateurs sont connectes un encodeur de priorit, celui-ci
renvoie une combinaison binaire image de la tension dentre Vin. La figure 2-14 montre un
CAN flash 3 bits :
43
Figure 2-14 Architecture CAN Flash 3 bits chelle de rsistance
Ds que la tension d'entre analogique (Vin) dpasse la tension de rfrence (Vref) de chaque
comparateur, les sorties des comparateurs vont passer un tat haut de manire squentielle.
Plus la valeur de Vin est proche de Vref plus le nombre de 1 logique dlivr par les
comparateurs sera lev. L'encodeur gnre alors un code binaire bas sur la combinaison
renvoye par les comparateurs. Ce type de CAN ncessite lintgration de 2N-1 (avec N le
nombre de bit du convertisseur) comparateurs. Larchitecture flash permet la mise en uvre
de CAN rapide mais prsentant une dissipation de puissance leve.
2.4.2 Architecture semi flash

Cette architecture est une architecture drive de larchitecture flash [43][44]. Le principe est
deffectuer deux conversions flash successives. Une premire opration va convertir la
tension dentre Vin sur N1 bits dterminant ainsi les bits de poids fort. Ensuite un CNA va
permettre de soustraire le rsultat analogique de cette conversion la tension convertir V in.
Un second CAN flash soccupe ensuite de convertir les bits de poids faible sur N2 bits. La
figure 2-15 prsente un CAN semi flash N bit (ou N = N1 + N2).
44
Figure 2-15 Architecture semi Flash
Pour une conversion sur N bits, cette architecture ne ncessite que 2N1 + 2N2 -2 comparateurs
(avec N = N1 + N2), mais en contre partie la conversion est deux fois plus lente.
2.4.3 Architecture Pipeline

Cette architecture consiste en une succession de diffrents tages [45][46][47]. Chacun des
tages contient : un circuit track/hold (T/H), un ADC faible rsolution, un convertisseur
analogique numrique, un circuit sommateur et un amplificateur.
A chaque coup dhorloge, le convertisseur effectue n conversions en parallle. Chaque
conversion est ddie une partie du code binaire. En traversant le convertisseur (en n
clocks), la tension dentre est convertie en commenant par les bits de poids fort et finissant
par les bits de poids faible. Le schma du convertisseur pour une architecture k bits par
tage sur trois tages est prsent sur la figure 2-16.
Figure 2-16 Architecture pipeline
45
A chaque front dhorloge, on effectue 3 conversions en parallle au travers de chaque tage.

Chaque conversion correspond une partie du code binaire.
Etage 1 : MSB de lentre correspondant linstant [n]
Etage 2 : Bits intermdiaires de lentre correspondant linstant [n-1]
Etage 3 : LSB de lentre correspondant linstant [n-2]
A la fin de chaque tape, on calcule le rsidu de la conversion partielle, ce rsidu est ensuite
ramen pleine chelle par une multiplication. Ce convertisseur possde un temps de latence
en raison de la propagation de lentre dans les cellules (ici trois coups dhorloge).
Une fois le convertisseur charg, une nouvelle conversion est effectue chaque coup
dhorloge.
2.4.4 Architecture Sigma-Delta

Dans cette architecture [48][49][50], l'entre du signal analogique est connecte un
intgrateur qui produit une rampe analogique. Cette rampe est ensuite connecte lentre
d'un comparateur. Le comparateur produit alors un tat logique en sortie ( haut ou bas )
suivant que le signal son entre est positif ou ngatif. La sortie du comparateur est ensuite
mmorise laide d'une bascule D squence laide dune horloge dont la frquence est
nettement suprieure celle du signal. La sortie de la bascule est renvoye sur le premier
intgrateur par lintermdiaire d'un nouveau comparateur. Le dtail de cette architecture est
prsent sur la figure 2-17.
Figure 2-17 Architecture Sigma Delta
46
Le circuit se comporte comme un convertisseur 1bit, chaque bit converti on rinjecte le bit
de sortie que l'on somme avec le signal analogique d'entre, effectuant ainsi une correction sur
celui-ci, la prcision de la mesure augmente d'elle-mme avec le temps de conversion.
Les avantages de cette structure sont multiples : elle dissipe peu de puissance et elle a un trs
bon rapport signal bruit, cependant sa frquence de fonctionnement assez lente moyennant
sa frquence dhorloge.
2.4.5 Architecture Wilkinson

Le schma de larchitecture dun CAN Wilkinson [51][52][53] est prsent sur la figure 2-18
ainsi que le chronogramme dune conversion. Cette architecture a t particulirement
apprcie dans les annes soixante dix pour sa grande prcision et sa consommation rduite.
Cependant, de nos jours les applications voluant, larchitecture SAR que nous dtaillerons
dans une prochaine partie la trs largement remplac. Larchitecture Wilkinson reste
cependant apprcie dans le domaine de la spectroscopie pour sa monotonicit garantie ainsi
que la faible valeur de son erreur de DNL.
Figure 2-18 Architecture Wilkinson classique
Une rampe analogique couvrant toute la dynamique de conversion est gnre de manire
synchrone un compteur. La valeur de cette rampe est compare chaque incrmentation du
compteur au signal convertir. Une fois que cette dernire devient infrieure la valeur de la
rampe le comparateur bascule et arrte le compteur. La valeur du compteur reprsente
directement le code de sortie. Cest la rsolution du compteur qui dtermine le nombre de bit
du convertisseur.
47
2.4.6 Architecture approximation successive (SAR)

Le principe de larchitecture SAR [54][55][56][57] est de tester successivement chaque bit en
partant du bit de poids fort comme lexplique la figure 2-19.
Figure 2-19 Concept de conversion d'un CAN SAR 3 bits
Pour raliser ces oprations, le convertisseur est compos dun CNA du mme nombre de bit
que sa rsolution, dun comparateur et dun registre approximation successive permettant
lanalyse du rsultat du test et le contrle du CNA. La figure 2-20 prsente le dtail de
larchitecture du CAN SAR ainsi quun chronogramme de conversion.
Figure 2-20 Dtail de l'architecture d'un CAN SAR et chronogramme d'une conversion sur 4 bits
48
Dans un premier temps le registre approximation successive va fixer la valeur de sortie du

CNA la moiti de la dynamique de conversion. Cette valeur va tre compare Vin. Le
rsultat de cette comparaison va dfinir le bit de poids fort suivant que le signal dentre est
suprieur (bit de poids fort 1 ) ou infrieur (bit de poids fort 0 ). Suivant le rsultat
de cette comparaison, le registre approximation successive va fixer la valeur de sortie du
CNA Vrefp ou Vrefp. Petit petit en utilisant la dichotomie, il va se rapprocher de la
valeur de Vin. Cette architecture ncessite une comparaison pour chaque bit.
2.4.7 Comparaison entre les diffrentes architectures

Les convertisseurs analogiques numriques ayant occup ds leur apparition dans les annes
cinquante une place prpondrante dans le dveloppement de systme lectronique complexe,
plusieurs articles se sont proposs de confronter leurs performances [58][59]. La dernire en
date a propos deux formules afin de pouvoir effectuer des comparaisons entre les
architectures [60] :
(2-20)
(2-21)
o B reprsente le nombre de bit du convertisseur, fs la frquence de conversion, et Pdiss la

puissance dissipe.
Ces deux relations ont permis de tracer les deux graphiques prsents sur la figure 2-21.
49
Figure 2-21 Expression de la puissance dissipe et de la rsolution de convertisseur en fonction de la vitesse de

conversion
En observant les deux graphiques tirs des expressions P et F, il est assez vident que chacune
des cinq architectures occupe une place particulire dans les spcifications des CANs.
Larchitecture Flash prsente des CANs rapides, prsentant une faible rsolution, mais trs
dissipatifs. A linverse larchitecture sigma delta bien que trs lente offre une rsolution
leve pour une trs faible dissipation de puissance. Les architectures pipeline, SAR et semi
flash sont plus intermdiaires, bien que larchitecture SAR penche plutt du cot de
larchitecture sigma-delta alors que les architectures pipeline et semi flash, se rapprochent
plus des performances dun CAN flash.
50
Il est aussi intressant de remarquer que plus un CAN prsente une forte vitesse de
conversion, plus il va avoir une importante dissipation en puissance et moins sa rsolution
sera leve. Tout cela confirme le fait quil est impossible de dvelopper un CAN universel
pouvant tre intgr dans nimporte quelle application. Le cahier des charges du dtecteur de
vertex requiert un CAN rapide et peu dissipatif mais surtout avec un facteur de forme
extrmement particulier.
La plupart des CANs dvelopps pour une intgration en bas de colonne de matrice de pixels
visent des applications dans le domaine de limagerie du spectre du visible et donc une vitesse
de lecture sensiblement plus basse pour une consommation beaucoup plus leve et une
rsolution, elle aussi, plus haute. Des dtails sur certains de ces prototypes peuvent tre
trouvs [61] [62] [63]. Leurs caractristiques sont adaptes des tailles de pixel inferieures
10 m et surtout des vitesses de fonctionnement infrieures au Mchantillonage/s. Ces
CANs adapts au spectre du visible ne peuvent tre utiliss pour une intgration dans le cadre
dun dtecteur de vertex destin la physique des hautes nergies. Il faut trouver de nouvelles
architectures originales afin de pallier au vide existant dans ltat de lart.
2.4.8 Choix des architectures dveloppes
Dans le cadre du dveloppement de CAN pour le dtecteur de vertex de lILC base de

MAPS, trois quipes, paralllement au travail dvelopp lIPHC et prsent dans cette thse,
travaillent la ralisation de CAN spcifique.
Le Laboratoire de Physique Subatomique et de Cosmologie de Grenoble (LPSC) a
dvelopp un CAN en utilisant larchitecture pipeline.
Le Laboratoire de Physique Corpusculaire de Clermont Ferrand (LPC) a dvelopp
un CAN en utilisant larchitecture Flash.
Le Dapnia a choisi de travailler sur une architecture SAR.
Afin de complter cette tude et de pouvoir slectionner larchitecture la plus performante
pour dvelopper un prototype base dune matrice de pixels intgrant un CAN en bas de
chaque colonne, lquipe capteur CMOS de lIPHC a dcid de dvelopper des CANs
rpondant aux spcifications dun dtecteur de vertex.
Le choix du CAN sest port sur deux architectures proches :
Un prototype double rampes numriques sinspirant larchitecture Wilkinson
Un prototype approximation successive (SAR)
51
A partir de lexprience tire de la caractrisation de ces deux circuits, un nouveau prototype

a vu le jour sous le nom de CAN rsolution variable.
Le point commun de ces trois architectures, et par l mme la motivation du choix de ces
architectures, peut se concentrer en un seul mot : simplicit .
En effet ces trois architectures de part leur faible nombre de composants lmentaires (un
comparateur, un CNA et un bloc numrique de contrle) prsentent une forte robustesse. Cet
aspect, lors du choix des architectures, est apparu comme le point le plus important pour
russir rpondre aux exigences du dtecteur de vertex : faible consommation, facteur de
forme particulier, vitesse de conversion leve.
2.5 Conclusion
Il a t mis en vidence les caractristiques particulires ncessaires un convertisseur
analogique numrique rpondant aux spcifications dun dtecteur de vertex base de pixel
CMOS pour la trajectomtrie dans le domaine de la physique des particules. Les diffrents
types derreurs prsentes dans les CANs ont t dtaills. Un bref tat de lart a permis de
mettre en vidence le manque darchitectures performantes rpondant aux exigences dun
dtecteur de vertex, et justifie le dveloppement darchitectures spcifiques pour ce type
dapplication. Le prochain chapitre se propose de prsenter en dtail la conception de trois
prototypes de convertisseur se rapprochant des spcifications de cette application. Des
architectures innovantes ont t mises en uvre tant donn que les architectures classiques
ne permettent pas de satisfaire le cahier des charges prsent au dbut de ce chapitre.
52
Chapitre 3
Architectures de CANs pour la premire

couche du dtecteur de vertex de lILC
Introduction
Le chapitre prcdent a prsent les diffrentes caractristiques clefs des convertisseurs
analogiques numriques. Les spcifications requises par lapplication du dtecteur de vertex
base de MAPS pour lILC imposent la recherche darchitectures originales et innovantes la
bordure de ltat de lart des CANs. Trois CANs ont t dvelopps en essayant de se
rapprocher au maximum de ces spcifications. Chacune de ces architectures a permis
dexplorer un chemin diffrent afin de pouvoir mettre en relief les difficults particulires
dune telle application et les solutions possibles pour les contourner. La premire architecture
dcoule de larchitecture classique Wilkinson et de larchitecture SAR, la deuxime reprend
larchitecture classique dun convertisseur registre approximation successive (SAR) et la
troisime architecture est une architecture de CAN rsolution non linaire. Ces trois
architectures sont prsentes dans lordre chronologique de leurs dveloppements.
3.1 CAN double rampe numrique

Ltat de lart des CANs prsente une carence concernant les critres requis non pas
spcifiquement mais dans leur globalit (et notamment lencombrement particulier des CANs
53
Chapitre 3 Architecture de CANs pour la premire couche de dtecteur de vertex de lILC
intgrs aux matrices de pixel). Le premier prototype de CAN prsent sinspire de

larchitecture Wilkinson et de larchitecture SAR prsentes dans le chapitre prcdent.
3.1.1 Problmatique du CAN Wilkinson
Larchitecture Wilkinson bien qutant particulirement prcise est aussi limite en vitesse de
conversion. Le nombre de bit du CAN est dfini par le compteur implment dans le circuit.
A chaque incrmentation du compteur correspond une comparaison entre la rampe analogique
et la tension convertir. Pour un convertisseur N bit, il faudra effectuer 2N comparaison.
Ainsi pour un CAN 4 bits il faudra effectuer 16 comparaisons en 100 ns. Ceci correspond
une comparaison toutes les 5 ns environ, soit un compteur fonctionnant 200 MHz. De plus,
les performances du convertisseur sont directement dpendantes des performances du
gnrateur de rampe analogique. Une extrme prcision sur la rampe gnre est ncessaire
pour ne pas perturber le rsultat de la conversion. Pour ce faire le gnrateur de rampe des
CANs Wilkinson gagne en complexit en intgrant une source de courant cascode [64] et des
amplificateurs oprationnels [65].
Les dimensions du CAN dvelopp pour la premire couche des dtecteurs de vertex ne
permettent pas lintgration de systme analogique complexe. Cest pourquoi une architecture
alternative a t dveloppe sous le nom de CAN double rampe numrique.
3.1.2 Principe de conversion de larchitecture double rampe numrique

Le principe de fonctionnement de larchitecture double rampe (ainsi quun chronogramme de
conversion) est prsent sur la figure 3-1.
Figure 3-1 Synoptique et chronogramme du CAN double rampes
54
Le CAN double rampe utilise une premire rampe large afin de quantifier les bits de poids
fort, puis une deuxime rampe fine afin de dfinir les bits de poids faible. Le gnrateur
de rampe analogique a t remplac par un convertisseur numrique analogique capacit
pondre. Comme dans une architecture Wilkinson classique un comparateur, un compteur et
un bloc de contrle numrique composent le reste du circuit.
La conversion seffectue en deux phases. Lors dune premire phase un compteur 2 bits
dmarre simultanment une rampe numrique gnre par le CNA 4 bits. Cette rampe
possde comme dynamique lintgralit de la dynamique du CAN. Ds que la valeur V cna
devient infrieure la valeur Vin convertir, le comparateur bascule fixant les deux bits de
poids fort. Dans une deuxime phase, une rampe numrique gnre par le CNA et de
dynamique Vref dmarre de manire synchronise avec un compteur 2 bits. Ds que la
valeur Vcna devient infrieure la valeur Vin convertir la sortie du comparateur bascule et la
valeur du compteur est mmorise donnant ainsi les deux bits de poids faible.
Cette architecture ne ncessite que 8 incrmentations du compteur contre 16 pour une
architecture Wilkinson classique 4 bits. Cette technique peut tre tendue un convertisseur
n-bit. En divisant la conversion en deux conversions de n/2 bits, prsentant pour la premire
une conversion sur lensemble de la dynamique et pour la seconde une conversion sur un
palier de la premire. Il est alors possible de calculer un algorithme reprsentant le gain en
( )
coups dhorloge par rapport une structure Wilkinson classique. Ce gain est de coups
dhorloge par rapport une structure Wilkinson classique.
3.1.3 Architecture de CNA capacits pondres

3.1.3.1 Principe de fonctionnement
Larchitecture retenue pour le CNA est une architecture capacits pondres, elle prsente
un trs bon compromis surface-consommation-linarit compare aux autres architectures
concurrentes [66][67].
La figure 3-2 prsente larchitecture du CNA en dtail, ce dernier est compos de 16
condensateurs polysilicium-polysilicium (C) dune valeur unitaire de 200 fF, connects un
rseau de commutateur.
Le choix de la valeur des condensateurs sest fond sur deux critres : le bruit de
quantification et le bruit thermique. Le bruit de quantification a t dfini dans le chapitre 2 et
vaut pour lapplication du dtecteur de vertex :
55
(3-1)

La valeur rms (root mean square) du bruit thermique vaut, pour un condensateur de 200 fF :
(3-2)
o k reprsente la constante de Boltzmann et T la temprature en degrs kelvin.

Un facteur 10 spare le bruit de quantification du bruit thermique des condensateurs. Cela
permet de garantir une bonne stabilit du code de sortie vis--vis du bruit thermique. Cela
permet aussi dassurer la linarit du CNA en minimisant limpact des dispersions de
processus de fabrication.
Une fois lensemble des condensateurs initialiss grce au signal rst_dac, la valeur Vs_dac est
gale Vref_m. Durant la conversion les quatre codes numriques C3 C0 gnrs par le bloc
de contrle numrique permettent le basculement des commutateurs. Lchelle de
condensateur se comporte alors comme un pont diviseur capacitif rglable. En fonction du
code numrique en entre, la valeur de sortie se situera entre Vref_m et Vref_p.
( )* + (3-3)
( )
(3-4)
En dfinissant Vref_m = 1.5 V et Vref_p = 1.625 V, la dynamique de conversion du CAN est

alors de 125 mV avec un bit de poids faible de 7,8 mV. Chaque palier est maintenu pendant
10 ns ce qui permet avec ltape dinitialisation deffectuer une conversion en 100 ns.
Figure 3-2 Architecture du CNA capacits pondres
56
3.1.3.2 Simulation
Une simulation temporelle laide du logiciel Cadence Spectre a permis de dterminer les
performances du CNA. Durant cette simulation la fonction de transfert du CAN a t simule
deux fois, une premire fois laide dune vue schematic ne comportant aucun lment
parasite, puis laide dune vue dont les capacits parasites ont t extraites, permettant de se
rapprocher de la fonction de transfert relle. Le CNA a t incrment toutes les 10 ns ce qui
reprsente une vitesse de conversion de 62,5 MHz. De plus la sortie du CNA a t connecte
un condensateur dune valeur de 20 fF afin de simuler la charge du comparateur sur le CNA
comme dans le CAN complet. La diffrence de valeur entre ces deux fonctions de transfert a
ensuite t calcule et est prsente dans le tableau 3-1.
Code 0 1 2 3 4 5 6 7
Vs_dac idale (mV) 0 7,81 15,63 23,44 31,25 39,06 46,88 54,69
Vs_dac simule (mV) -0,28 7,42 15,12 22,82 30,53 38,23 45,93 53,63
Erreur (LSB) 0,04 0,05 0,07 0,08 0,09 0,11 0,12 0,14
(LSB) 0,01 0,01 0,012 0,014 0,017 0,019 0,021 0,024
Code 8 9 10 11 12 13 14 15
Vs_dac idale (mV) 62,5 70,31 78,13 85,94 93,75 101,56 109,38 117,89
Vs_dac simule (mV) 61,33 69,02 76,73 84,43 92,14 99,83 107,54 115,24
Erreur (LSB) 0,15 0,17 0,18 0,19 0,21 0,22 0,24 0,25
(LSB) 0,026 0,029 0,031 0,034 0,036 0,039 0,042 0,044
Table 3-1 Rsultats de simulation du CNA capacits pondres
On constate une erreur moyenne maximum de 0,25 LSB pour le code dentre 15. Cette
erreur est principalement due au dessin physique des masques du CNA. En effet de part son
facteur de forme particulier le CNA peut tre assimil un rectangle seize fois plus long que
large (25 m 400 m). Certaines pistes comme par exemple la piste de sortie S_dac
parcourant toute la hauteur du CNA, sont de ce fait sujets de fortes capacits parasites (de
lordre de la centaine de fF). Le nombre rduit de couches de mtaux disponibles dans la
technologie utilise empche toute la mise en uvre de solution au niveau du dessin des
masques.
Une simulation de type Monte-Carlo a permis lvaluation de la fluctuation des valeurs
des condensateurs lie au processus de fabrication de circuit CMOS en technologie AMS 0.35
m. Cette dernire prsente une valeur maximale de 0,024 LSB. Lerreur maximale prsente
57
en simulation sur le CNA peut donc tre dfinie comme valant 0,25 0,044 LSB. Cette erreur
entrainera trs probablement une erreur de gain sur le prototype du CAN double rampe.
Le dessin des masques a subit un soin tout particulier en isolant les pistes vhiculant les
signaux analogiques des pistes vhiculant les signaux numriques au moyen dune couche de
mtallisation intermdiaire relie la masse. Cela permet dviter tout couplage capacitif
entre les pistes analogiques et numriques.
3.1.4 Architecture du comparateur

Le comparateur est le seul lment qui se retrouve dans lintgralit des diffrents types de
CAN. De ce fait plusieurs architectures de comparateur ont t dveloppes afin de sadapter
aux spcifications des diffrentes architectures de CAN.
Un comparateur est un composant qui pour une diffrence de tension donne entre ses deux
entres va fournir une tension logique gale 1 ou 0 . A sa fonction de transfert
thorique dun comparateur sajoute un offset statique ainsi quune vitesse de basculement
finie comme le montre la figure 3-3.
Figure 3-3 A) Fonction de transfert d'un comparateur idal, B) Fonction de transfert d'un comparateur gain fini, C)
Fonction de transfert d'un comparateur gain fini prsentant un offset statique
De la mme manire que les CANs les diffrentes architectures de comparateur sont plus ou
moins performantes pour ce qui est de la vitesse de basculement, de loffset ou de la
consommation. Il convient alors de trouver larchitecture la plus adquate aux spcifications
du circuit dans lequel sera implant le comparateur.
58
Les architectures les plus courantes sont les comparateurs unipolaires autos zro , les
comparateurs diffrentiels, les comparateurs base de trigger de Schmitt ou encore les
comparateurs diffrentiels. Des informations trs dtailles sur ces architectures peuvent tre
trouves en [68].
Pour le CAN double rampe qui est prsent le choix du comparateur sest port sur une
structure de comparateur diffrentiel synchrone dont le principe est prsent sur la figure 3-4.
Figure 3-4 Schma du comparateur synchrone
Cette architecture bien souvent utilise pour sa prcision prsente lavantage de minimiser les
effets derreur lis au clock kickback ainsi que de rduire le bruit en 1/f et le bruit
dalimentation. Le comparateur est constitu de deux tages damplification (not Ampli et
Buff_comp), dun systme de compensation doffset constitu de commutateur et des
condensateurs C1 et C2, dun tage de comparateur commut (not Latch) ainsi quune
bascule permettant de mmoriser ltat de sortie du comparateur commut. Le choix de
larchitecture de compensation de loffset sest port sur une architecture compensant loffset
en sortie de ltage de gain. Cette technique permet en thorie de supprimer loffset li
ltage damplification pour ne conserver que loffset de ltage de comparaison [69].
3.1.4.1 Etage damplification

Les deux tages damplification ont pour but de dsensibiliser les signaux dentre V in et
Vs_dac aux perturbations induites par les basculements du comparateur commuts ainsi que de
rduire loffset du comparateur [70] [72].
59
Figure 3-5 Dtail de l'architecture des tages amplificateurs
Larchitecture retenue pour le bloc principal damplification (not Ampli sur la figure 3-4 et a
sur la figure 3-5) est une architecture damplificateur diffrentiel simple. Cette architecture
prsente le grand avantage dtre simple, donc peu dissipative et peu encombrante, tout en
assurant un gain intressant.
Le gain diffrentiel de cet tage peut se calculer partir de ltude petit signaux du circuit
(reprsent sur la figure 3-6).
Figure 3-6 modle petit signaux de l'tage amplificateur
60
avec gl = gm4 + gds4 + gb4

En appliquant la loi des nuds en A et B il est possible dcrire :
( ) ( ) (3-6)
( ) ( ) (3-7)
De mme la loi des nuds au point C permet dcrire :
( ) ( ) ( ) ( ) (3-8)
En regroupant ces trois quations il est possible de calculer vout1 et vout2 :
( )( ) ( )
(3-9)
( ) ( ) ( )
( )( ) ( )
(3-10)
( ) ( ) ( )
Le gain diffrentiel vaut :
(3-11)
( ) ( )
(3-12)
( ) ( ) ( )
avec , il vient alors :
(3-13)
avec on peut enfin dfinir le gain comme :
(3-14)
( )
( )
(3-15)
Ltage ncessite un courant de polarisation de 50 A, ce qui reprsente une consommation

de 165 W pour une alimentation de 3,3 V. Lamplificateur diffrentiel prsente un gain de 6.
Deux tages deux transistors connects en suiveurs (not Buff_comp sur la figure 3-4 et b
sur la figure 3-5) compltent lamplification du bloc. Cet tage est ncessaire afin dadapter
ltage de gain aux capacits de stockage de loffset.
Le gain de ltage suiveur peut tre trouv partir de ltude petit signal du circuit. Ce dernier
vaut :
(3-16)
Il prsente un gain de 0,83 pour un courant de polarisation de 15 A, ce qui reprsente une

consommation de 49,5 W pour une alimentation de 3,3 V.
61
Lensemble de ltage damplification prsente donc un gain de 5 pour une consommation de

270 W.
Ltage damplification prsente une bande passante -3 db de 134 MHz pour une
contribution en bruit ramene lentre simule 140 V rms. La figure 3-7 prsente la
phase et le gain en boucle ouverte en dB.
Figure 3-7 Phase et gain de l'tage amplificateur du comparateur latch
3.1.4.2 Source de bruit dans ltage damplification

Comme il la t montr au dbut du paragraphe 3.1.4, minimiser loffset dun comparateur
est un lment important afin dassurer son bon fonctionnement. Les sources doffset dans
ltage damplification sont diverses. Il y a la composante du bruit en 1/f, le bruit thermique
(kTC) ainsi que le bruit li aux paramtres physiques des transistors MOS. Le bruit en 1/f
nentre pas en compte au vu de la frquence de fonctionnement du comparateur. Le bruit kTC
reste ngligeable par rapport au LSB (typiquement 100 V). Le bruit li aux paramtres
physiques des transistors MOS est li deux facteurs : les dispersions sur la tension de seuil
Vth des transistors, ainsi que la variation du paramtre du transistor qui vaut :
(3-17)
La tension doffset gnre va sadditionner au signal dentre causant par la mme des
erreurs lors de la comparaison. Deux tudes extrmement approfondies ont t menes sur la
gnration derreurs doffset par les transistors MOS en [72] et [73].Il sort de cette tude que
lerreur sur la tension de seuil de deux transistors MOS vaut :
62
( ) (3-18)
o AVTH et SVTH sont lis au processus de fabrication, D reprsente la distance sparant les
deux transistors.
La variation sur est donne par :
( )
(3-19)
o A et S sont lis au processus de fabrication, D reprsente la distance sparant les deux

transistors.
Le paramtre AVTH diminue avec la diminution de la longueur du canal, cela sous entend que
la variation de VTH diminue au fur et mesure du dveloppement des processus de
fabrication. Le terme reste alors le facteur prdominant pour la dtermination de lerreur
doffset [74]. Afin de contourner ce problme, un systme de minimisation de loffset a t
mis en place.
3.1.4.3 Systme de diminution doffset

Son principe de fonctionnement est le suivant : lors dune premire phase le signal Phi_offset
permet de fermer les interrupteurs connects V_ref. Le signal Phi_offset_b, lui dconnecte
les deux signaux dentres Vin et Vs_dac du reste du circuit. La diffrence de potentiel entre les
deux entres de ltage Ampli est donc nulle et seul subsiste loffset en sortie du bloc. Cette
tension doffset est alors stocke dans les condensateurs C1 et C2. Une fois les interrupteurs
commands par le signal Phi_offset_b ferm et ceux commands par Phi_offset ouvert, la
valeur de la tension doffset stocke dans les condensateurs C1 et C2 est soustraite la valeur
de la tension dentre qui contient les signaux comparer mais aussi loffset. Ce systme
permet de supprimer loffset du ltage damplification, la tension doffset restante vaut
alors :
(3-20)
o Q reprsente la diffrence entre les charges dinjection lies aux commutateurs MOS
placs aprs les condensateurs C1 et C2. A reprsente le gain de ltage damplification et
VoffL la tension doffset du comparateur commut. En thorie les charges dinjection des deux
commutateurs sont gales et donc Q est nulle. Dans la ralit ce nest pas tout fait vrai,
cependant Q est trs faible compare loffset de ltage du comparateur commut.
63
3.1.4.4 Etage comparateur commut
Figure 3-8 Dtail de l'architecture du comparateur commutation
La figure 3-8 prsente le dtail de larchitecture du comparateur. Cette architecture est

frquemment utilise dans les comparateurs car elle prsente une consommation statique
quasiment nulle. Cependant elle a le dfaut de prsenter un offset de plusieurs millivolts [71].
Le fonctionnement du comparateur est asservi ltat du signal clk. Lorsque le signal clk
prsente un tat logique haut (soit 3,3 V), le transistor Mi se comporte comme un interrupteur
ferm, alors que les transistors Mib1, Mib2, Mib3 Mib4 se comportent comme des
interrupteurs ouverts. Les sources des transistors M1 et M2 sont connectes la masse (gnd).
Si le potentiel Vinn est suprieur Vinp, la paire diffrentielle est dsquilibre et le courant I+
devient suprieur I-. La consquence premire est alors que le potentiel Voutp dcroit plus
rapidement que le potentiel Voutn. Le potentiel VgsM4 atteindra la tension de seuil VthM4, avant
que VgsM3 natteigne VthM3. Ds que le potentiel VgsM4 devient infrieur VthM4, le transistor
M4 est bloqu ce qui a pour consquence de fixer Voutn Vdda. Simultanment le transistor M3
se bloque et la tension Voutp tombe la masse. La sortie outL1 est alors un tat logique
64
1 , alors que la sortie outL2 est un tat logique 0. La bascule (voir figure 3-5) fixe alors
son signal de sortie Comp_out 1.
Dans le cas o la tension Vinn est infrieure Vinp, un raisonnement analogue permet de
dduire que la sortie outL1 est ltat logique 0 , et la sortie outL2 ltat logique 1 ,
fixant la sortie de la bascule ltat logique 0 .
Lorsque le signal clk prsente ltat logique bas, les interrupteurs composs des transistors
Mib1, Mib2, Mib3 et Mib4 sont ferms. Les potentiels nn et np sont alors fixs Vdda
ramenant Vds 0 pour les transistors M3 et M4. Les courants I+ et I- sont nuls. Les sorties
outL1 et outL2 sont un niveau logique 0. La bascule est en tat de mmorisation et garde en
sortie la dernire valeur de outL1.
La simulation prsente sur la figure 3-9 nous a permis de mesurer une erreur doffset du
comparateur de 5 mV justifiant limplantation des deux tages damplification qui permettent
de ramener cette erreur en entre une valeur de 0,8 mV.
Figure 3-9 Simulation de l'erreur d'offset du comparateur
3.1.4.4 Temps dtablissement, slew rate

Le temps dtablissement du signal en sortie du comparateur est un paramtre important. En
effet il dtermine la limite de fonctionnement dun comparateur. Lavantage dune
65
architecture commut comme celle dcrite plus haut est de saffranchir de ce temps
dtablissement, le comparateur fonctionnant sur front dhorloge. Le temps que met la paire
diffrentielle squilibrer lors de la phase de comparaison dpend du courant prsent dans
les branches de sortie. Ce dlai est infrieur une nanoseconde, et reste ngligeable devant la
frquence de lhorloge squenant la sortie du comparateur, ce dernier effectuant une nouvelle
comparaison toutes les 10 ns.
3.1.5 Bloc de contrle numrique

Le bloc de contrle numrique du CAN double rampe est constitu de plusieurs lments
distincts :
Un dcompteur 4 bits qui gnre les diffrents signaux de commande du CNA
capacit pondre.
Une srie de 4 bascules mmoire afin de retenir ltat du compteur lorsque le
comparateur bascule.
Quelques portes logiques de contrle afin de squencer proprement lensemble du
dispositif.
La simplicit du bloc numrique mettre en uvre a permis de raliser ce dernier directement
sans passer par un logiciel de gnration automatique.
3.1.6 Simulation complte

Une simulation complte a t ralise afin de vrifier que tous les codes de sorties sont
prsents pour un signal dentre parcourant toute la dynamique de conversion du CAN
double rampes numrique. Cette simulation est prsente sur la figure 3-10. On constate que
tous les tats, de 0000 1111, sont prsents, le signal de sortie du CNA (not S_dac sur la
figure 3-10) volue bien suivant la tension convertir. Lensemble des capacits parasites
lies au dessin des masques ont t prises en compte pour raliser cette simulation.
66
Figure 3-10 Conversion complte du CAN double rampe numrique
3.1.7 Dessin des masques

Le dessin des masques pour cette architecture de CAN a t ralis en technologie AMS 0.35
m. Il est assez difficile de quantifier la difficult de cette tape de conception. Raliser un
dessin des masques ne devant pas dpasser 25 m de largeur est quelque chose de compliqu.
Le manque de place pour le routage des pistes, le manque de place pour le placement des
composants ainsi que la valeur des capacits parasites lies au facteur de forme ne sont que
des exemples des nombreux dfis se prsentant lors du dessin des masques. La figure 3-11
prsente le dessin des masques dun CAN. Les dimensions des circuits sont de
911 m 25 m.
Figure 3-11 Dessin des masques du CAN double rampe
3.1.8 Conclusion
Le prototype de CAN double rampe numriques de part sa simplicit de mise en uvre
prsente une premire approche intressante concernant un CAN implantable en bas de
colonne dune matrice de pixels. Malgr ses aspects positifs cette architecture nest pas
exempte dun certain nombre de faiblesses pouvant se rvler handicapantes. Le CNA
67
prsente en simulation de fortes injections de charges lors de la commutation des interrupteurs

MOS. Il se pourrait que ce genre derreurs perturbe la conversion en engendrant des erreurs
de monotonicit. Un effort reste ncessaire au niveau de lintgration, la longueur du CAN
dpassant trs largement les contraintes fixes.
3.2 CAN Registre Approximation Successive

Larchitecture Approximation Successive (aussi appel SAR pour Successive
Approximation Register) est une architecture qui pourrait correspondre aux exigences de la
premire couche de dtecteur de vertex pour lILC. Comme il la t expliqu dans le chapitre
prcdent, les CANs SAR sont souvent utiliss pour leur trs bon rapport
vitesse/consommation.
3.2.1 Principe de conversion de larchitecture SAR

En comparaison de larchitecture double rampe, larchitecture SAR ne va ncessiter que
quatre comparaisons contre huit pour larchitecture double rampe, cependant le registre
approximation successive sera plus complexe que le bloc numrique prsent dans
larchitecture double rampe.

3.2.2.1 Architecture
Larchitecture retenue est la mme que pour le CNA implant dans le CAN double rampe.
Cependant afin damliorer ses performances une optimisation du dessin des masques a t
ralise afin de symtriser un maximum le circuit.
La figure 3-12 prsente le dtail du dessin des masques dune capacit unitaire de 200 fF pour
le CAN double rampes (not b sur la figure 3-12) et pour le CAN SAR (not a sur la figure 3-
12). Lors de la ralisation du capteur complet pour la premire couche du dtecteur de vertex
de lILC, plusieurs centaines de CANs vont tre disposs les uns cot des autres. Les erreurs
dappareillement des condensateurs du CNA doivent tre minimises afin dviter une
variation des tensions de comparaison. Afin damliorer cet appareillement le dessin des
masques a t compltement repens en appliquant les rsultats de ltude [75].
68
Figure 3-12 Optimisation du dessin des masques du CNA capacits pondres
Des demis condensateurs dummy ont t places de chaque cot du condensateur unitaire
afin de former des matrices de condensateur lors de la mise en parallle de plusieurs CANs.
De plus, les lignes de commandes ont t places au dessus de ces dummy condensateurs
contrairement ce qui avait t ralis pour le CNA du CAN double rampe. Cela augmente
encore la symtrie du dessin des masques.
3.2.2.2 Simulation
Tout comme pour le CNA de larchitecture double rampe, deux simulations temporelles
laide du logiciel Cadence Spectre ont t ralises, lune en vue schematic , lautre
intgrant les capacits parasites du circuit. Cependant la vitesse de fonctionnement du CNA
sera deux fois plus lente puisque seules quatre comparaisons seront ncessaires pour convertir
la tension dentre. Le CNA a donc t incrment toutes les 20 ns. Une capacit de 40 fF a
t connecte en sortie du CNA afin de simuler la charge du comparateur sur le CNA. La
diffrence de valeur entre ces deux fonctions de transfert a ensuite t calcule et est prsente
dans la table 3-2.
69
Code 0 1 2 3 4 5 6 7
Vs_dac idale (mV) 0 7,81 15,63 23,44 31,25 39,06 46,88 54,69
Vs_dac simule (mV) 0,01 7,68 15,38 23,05 30,72 38,39 46,09 53,76
Erreur (LSB) 0,01 0,016 0,03 0,04 0,06 0,08 0,10 0,11
(LSB) 0,006 0,006 0,006 0,007 0,007 0,008 0,009 0,009
Code 8 9 10 11 12 13 14 15
Vs_dac idale (mV) 62,5 70,31 78,13 85,94 93,75 101,56 109,38 117,89
Vs_dac simule (mV) 61,43 69,11 76,80 84,48 92,15 99,82 107,52 115,19
Erreur (LSB) 0,13 0,15 0,17 0,18 0,20 0,22 0,23 0,34
(LSB) 0,010 0,011 0,012 0,013 0,014 0,015 0,015 0,016
Table 3-2 Performances simules du CNA capacits pondres du CAN SAR
Dune manire gnrale une lgre dtrioration des performances du CNA a t constate.
Lerreur moyenne maximum est passe de 0,25 LSB pour le CNA implant dans le CAN
double rampes contre 0,34 pour larchitecture remanie. Cette augmentation de lerreur est
lie la capacit parasite gnre par la piste de sortie du CNA. Cette dernire approche la
valeur de la capacit unitaire et va donc sajouter la capacit de sortie lors de ltablissement
de la tension de sortie. Cette erreur bien que plus grande que sur le CNA du CAN double
rampe reste largement infrieur au LSB. Comme pour larchitecture prcdente, une
simulation de type Monte-Carlo a permis lvaluation de la fluctuation des valeurs des
condensateurs lie au processus de fabrication de circuit CMOS en technologie AMS 0.35
m. Cette dernire a elle aussi diminu et prsente une valeur maximale de 0,016 LSB.
Lerreur maximale prsente en simulation sur le CNA peut donc tre dfinie comme valant
0,34 0,016 LSB.

3.2.3.1 Etage de lamplificateur
Larchitecture de ltage damplification est la mme que celle utilise dans larchitecture
double rampe. Afin daccroitre les performances de cet tage tous les transistors ont t
redimensionns afin daugmenter le gain de ltage damplification et par la mme le rendre
moins sensible loffset de ltage de comparaison. Lamplificateur prsente un gain de 8. La
marge de phase et le gain sont prsents sur la figure 3-13.
70
Figure 3-13 Gain et Phase de l'tage d'amplification du CAN SAR
La figure 3-14 prsente le dtail du nouveau dimensionnement de ltage damplification.
Figure 3-14 Etage amplificateur du comparateur du CAN SAR
71
Ltage amplificateur ncessite des courants de polarisation de 25 A et 50 A ce qui

implique une consommation statique de 247 W.
3.2.3.2 Etage du comparateur commut

Larchitecture du comparateur commut a elle aussi t reprise de larchitecture du CAN
double rampe. Un transistor mont en diode a t ajout afin de stabiliser le nud vb lorsque
le transistor MN1 est ouvert.
Figure 3-15 Dtail de l'architecture du comparateur du CAN SAR
3.2.4 Registre Approximation successive

Le registre approximation successive du CAN est en ralit une machine dtat dont le
schma de fonctionnement est prsent sur la figure 2-20. La sortie du comparateur servant
dfinir ltat suivant. Le registre approximation successive a t cod en utilisant le langage
VHDL, puis il a t synthtis en utilisant le logiciel Soc Encounter.

Une simulation complte du CAN a t effectue en utilisant une vue intgrant les capacits
parasites lies aux dessins des masques.
72
Figure 3-16 Conversion complte pour le CAN SAR
Tous les codes sont prsents, il est intressant de constater les changements dtat du signal
VCNA au fur et mesure que Vin augmente.
3.2.6 Dessins des masques

La figure 3-17 reprsente le dessin des masques du CAN SAR dvelopp. Ces dimensions
sont de 930 m 25 m.
Figure 3-17 Dtail du dessin des masques du CAN SAR
3.2.7 Conclusion
Larchitecture SAR compense la mise en uvre un peu plus complexe de son bloc numrique
par une vitesse de fonctionnement de lhorloge principale beaucoup plus rduite que pour le
modle double rampe numrique. Les dfauts de cette architecture se situent surtout au
niveau de sa consommation dynamique. De plus malgr une frquence dhorloge plus basse,
des erreurs lies au commutateur MOS dans le CNA peuvent engendrer des erreurs de
monotonicit.
73
3.3 CAN rsolution variable

Un nouveau CAN a t dvelopp en se concentrant sur les points clefs des caractristiques
du dtecteur de vertex base de MAPS pour le projet ILC.
3.3.1 Principe de conversion de larchitecture rsolution variable

Le troisime prototype dvelopp a bnfici des rsultats de la caractrisation des deux
circuits prcdents. Les performances de ces deux circuits ont permis une approche diffrente
pour le troisime prototype. En effet, leffort de dveloppement a pu se recentrer sur les
points forts des deux architectures prcdentes afin de parvenir se rapprocher au plus prs
des objectifs dun convertisseur pour une matrice de pixels pour des expriences de physique
des particules. Pour saisir lintrt particulier du concept du CAN dvelopp lors de cette
partie des travaux de thse il faut tout dabord comprendre le concept de pixel sige. Lors du
dpt de charges que laisse une particule ionisante lorsquelle traverse le capteur, les charges
ne sont pas collectes par le seul pixel travers mais aussi dans une moindre mesure par les
pixels voisins par effet de collection de substrat. Suivant lapplication envisage la taille de ce
groupement de pixels aussi appel cluster peut varier. Pour lapplication de dtecteur de
vertex base de MAPS dans le cadre du projet ILC, le cluster utilis est compos de neuf
pixels comme le montre la figure 3-18. Le pixel dit sige , not 1 sur la figure 3-18 est
celui qui a t travers par la particule. Il collecte environ 30% de la charge induite par la
particule. Le reste de la charge est reparti entre les pixels voisins grce leffet de diffusion
thermique. Le pourcentage de charge collect par ces derniers dpend de langle de
pntration de la particule mais reste inferieur la charge collecte par le pixel sige. Cela
induit donc que le pixel sige est plus facile dissocier des pixels voisins.
Figure 3-18 Prsentation d'un cluster de pixel
74
Un deuxime point important rside dans le fait quune connaissance prcise concernant la
rpartition des charges dans les pixels voisins permettra une meilleure reconstruction de
langle de pntration de la particule.
Partant de ces deux observations, il a t imagin un Convertisseur Analogique Numrique
ayant une rsolution plus fine dans le bas de sa dynamique de conversion et perdant en
rsolution au fur et mesure quil monte dans la gamme de sa dynamique de conversion.
Une autre donne importante ayant conduit au dveloppement de ce prototype est que la
vitesse de lecture impose par les expriences de physique des hautes nergies a comme
consquence que seuls 0,1% des pixels dans une matrice seront touchs. Donc plus de 99%
des pixels dune matrice nauront en fait aucune information intressante transmettre. En
vitant de traiter ces pixels non touchs, il est possible de raliser une conomie intressante
sur la puissance dissipe. En partant de ces deux grandes lignes directrices une nouvelle
architecture de convertisseur baptise Multibit Adc a t dveloppe, son principe de
fonctionnement est expliqu dans la figure 3-19.
Figure 3-19 Concept du CAN rsolution variable
Dans un premier temps une premire comparaison est effectue entre une tension de rfrence
VREFN (reprsentant la valeur basse de la dynamique de conversion) et la tension convertir
Vin. Si la tension convertir a une valeur infrieure ce seuil (0), le convertisseur sarrte et
fourni le code 0000 sa sortie. Si la tension convertir est au dessus de ce seuil elle est
75
ensuite compare de la tension de rfrence VREFP (reprsentant la valeur haute de la

dynamique de conversion). Si Vin est inferieure cette dernire, une conversion classique
se basant sur le principe de la dichotomie est ralise sur 4 bits donnant un rsultat entre 0000
et 0011 (1 et 1 sur la figure 3-19). Si Vin est suprieure VREFP, Vin est alors compare
VREFP. Si Vin est inferieure VREFP, une conversion base sur le mme principe que la
prcdente est effectue mais seulement sur 3 bits (2 sur la figure 3-19), dlivrant soit le code
010X soit le code 011X en sortie. Si Vin est suprieure VREFP, une dernire comparaison
est opre avec VREFP (3 sur la figure 3-19). Suivant le rsultat de cette comparaison, le
code de sortie est fix 10XX ou 11XX. Ce comparateur prsente donc un rsultat sur 4 bits
pour le premier quart de sa dynamique de conversion, sur 3 bits pour le deuxime quart de sa
dynamique de conversion et enfin sur 2 bits pour les deux derniers quarts de sa dynamique de
conversion.
Cette architecture possde lavantage de ne ncessiter que 4 comparaisons quelle que soit la
valeur convertir. Cela permet de relcher les contraintes sur la frquence de fonctionnement
de lhorloge commandant le systme. En outre cette architecture de part sa simplicit ne
ncessite que peu de composant pour sa mise en uvre comme le montre la figure 3-20 : une
machine dtat, un CNA 4 bits ainsi quun comparateur suffisent sa ralisation.
Figure 3-20 Schma de l'architecture CAN rsolution variable
76

3.3.2.1 Architecture
Le CNA capacits pondres est trs proche de celui utilis dans le CAN SAR. Il utilise la
mme architecture ainsi que le mme dessin des masques pour les capacits. Les paramtres
W des commutateurs ont t doubls afin de minimiser la valeur de la rsistance Ron des
transistors constituant les commutateurs du CNA (voir chapitre 2). En diminuant la valeur de
Ron le courant passant dans le commutateur augmente et la CNA prsentera un temps
dtablissement de ses paliers plus rapide.
3.3.2.2 Simulation
De la mme manire que pour les deux prcdentes versions, deux simulations temporelles
laide du logiciel Cadence Spectre ont t ralises, lune en vue schematic , lautre
intgrant les capacits parasites du circuit. Le CNA a t incrment toutes les 20 ns. Une
capacit de 20 fF a t connecte en sortie du CNA afin de simuler la charge du comparateur
sur le CNA. La diffrence de valeur entre ses deux fonctions de transfert a ensuite t calcule
et est prsente dans la table 3-3.
Code 0 1 2 3 4 5 6 7
Vs_dac idale (mV) 0 7,81 15,63 23,44 31,25 39,06 46,88 54,69
Vs_dac simule (mV) 0,01 7,79 15,47 23,16 30,87 38,56 46,24 53,92
Erreur (LSB) -0,010 0,002 0,02 0,03 0,04 0,06 0,08 0,09
(LSB) 0,006 0,006 0,006 0,007 0,007 0,007 0,008 0,009
Code 8 9 10 11 12 13 14 15
Vs_dac idale (mV) 62,5 70,31 78,13 85,94 93,75 101,56 109,38 117,89
Vs_dac simule (mV) 61,57 69,25 76,94 84,62 92,34 100,02 107,71 115,39
Erreur (LSB) 0,11 0,13 0,15 0,16 0,18 0,019 0,21 0,32
(LSB) 0,009 0,010 0,011 0,012 0,013 0,013 0,014 0,015
Table 3-3 Performances simules du CNA capacits pondres
Les performances du CNA sont en trs lgre augmentation. Lerreur maximum a t abaisse
0,32 LSB. Comme pour les architectures prcdentes une simulation de type Monte-
Carlo a permis lvaluation de la fluctuation des valeurs des condensateurs lie au processus
de fabrication de circuit CMOS en technologie AMS 0.35 m. Cette dernire a elle aussi
77
diminu et prsente une valeur maximale de 0,015 LSB. Lerreur maximale prsente en
simulation sur le CNA est de 0,32 0,015 LSB.

Le comparateur implant dans le CAN rsolution variable reprend larchitecture du
comparateur implant dans le CAN SAR. Comme le montre la figure 3-21, deux
commutateurs dummy ont cependant t rajouts cot des commutateurs utiliss pour
dconnecter les entres du comparateur lors de la compensation doffset.
Figure 3-21 Schma du comparateur du CAN rsolution variable
La prsence de ces transistors fantmes va permettre de limiter linjection de charge des

transistors utiliss comme commutateur et donc daugmenter la prcision du comparateur. Le
comparateur prsente les mmes caractristiques que celles dtailles dans le paragraphe
ddi au CAN registre approximation successive.
3.3.4 Machine dtat

Le bloc numrique qui contrle lensemble du CAN est une machine dtat dont le schma
peut tre observ sur la figure 3-22.
78
Figure 3-22 Schma de la machine d'tat du bloc de commande du CAN rsolution variable
La condition C reprsente ltat de sortie du comparateur. Cette machine dtat a t code en

utilisant le langage VHDL, puis elle a t gnre automatiquement en utilisant le logiciel Soc
Encounter
.
Une simulation complte du CAN rsolution variable est prsente sur la figure 3-23.
Lhorloge utilise pour le squencement du circuit possde une frquence de 50 MHz.
79
Figure 3-23 Conversion sur toute la gamme dynamique du CAN rsolution variable
Le premier seuil de comparaison a permis de diviser la consommation dynamique par quatre

lors du traitement dun pixel non touch par le passage dune particule. Pour une conversion
normale la consommation dynamique est de 687W/s alors que pour une conversion en
dessous du seuil de discrimination cette dernire descend 159 W/s. La figure 3-24 prsente
la consommation dynamique pour une conversion classique ( gauche) et pour une conversion
en dessous du seuil de discrimination ( droite).
80
Figure 3-24 Consommation dynamique du CAN rsolution variable
3.3.6 Dessin des masques

La figure 3-25 prsente le dessin des masques du CAN rsolution variable. Les dimensions
de ce dernier sont de 1240 m 25 m. Cela reprsente une augmentation denviron 300 m
par rapport aux deux circuits prcdents. Un manque de temps lors de la gnration
automatique du dessin des masques du bloc numrique na pas permis doptimiser ce dernier.
En loptimisant il est possible de rduire la taille du circuit de 200 m. Le bloc de commande
numrique tant plus complexe que celui dun SAR classique, sa surface est plus importante.
Figure 3-25 Dtail du dessin des masques du CAN rsolution variable
3.3.7 Conclusion
Larchitecture rsolution variable reprsente le modle le plus abouti par rapport aux
spcifications dun CAN intgrable en bas de colonne dune matrice de pixels. Cependant la
complexit de sa machine dtat rend la longueur du circuit beaucoup trop grande par rapport
lobjectif atteindre. De plus dans ce circuit il ny a pas de diffrence entre un code
0000 correspondant une valeur du signal dentre en dessous de la tension de
dclanchement et un code 0000 correspondant une valeur du signal dentre dans le bas
de la dynamique de conversion. Lors de la conception des tages de traitement numrique qui
81
seront implants aprs le CAN il sera ncessaire de dcider si cet tat est gnant et sil faudra
implanter un nouveau signal de sortie pour distinguer ces deux cas.
3.4 Conclusion gnrale

Trois architectures diffrentes ont t dveloppes dans le cadre dune application pour des
dtecteurs de vertex base de MAPS. Au cours de leurs volutions ces trois prototypes ont
permis tout dabord de valider la possibilit de dvelopper un CAN intgrable en bas de
colonne dune matrice de pixels. Ils ont permis de mettre en vidence les limites physiques de
la technologie AMS 0.35 m pour ce type dapplication. Ils ont enfin permis de sapprocher
dun prototype final adapt des dtecteurs de vertex. La table 3-4 rsume les caractristiques
des trois convertisseurs.
CAN
CAN double
CAN SAR rsolution
rampe
variable
Rsolution en bits 4 4 4/3/2
Dynamique de conversion 125 mV 125 mV 125 mV
Valeur du quantum 7,8 mV 7,8 mV 7,8 mV
Frquence de lhorloge
100 MHz 50 MHz 50 MHz
principale
Vitesse de conversion 10 Me/s 10 Me/s 10Me/s
Consommation statique 215 W 247 W 247 W
Consommation dynamique @ 687 W/s
470 W/s 560 W/s
10 Me/s 159 W/s
Dimension 911 m x 25 m 930 m x 25 m 1240 m x 25 m
Table 3-4 Rsum des principales caractristiques des CANs
Ces trois circuits ont t soumis en technologie AMS 0.35 m. Le prochain chapitre prsente
lenvironnement de test dvelopp afin de caractriser ces circuits ainsi que les rsultats de
cette caractrisation.
82
Chapitre 4 Caractrisation de trois architectures de CAN ddis des dtecteurs de vertex pour la
physique des particules
Chapitre 4
Caractrisation de trois architectures de

convertisseurs analogiques numriques
ddis des dtecteurs de vertex pour la
Introduction
Dans le chapitre prcdent trois architectures diffrentes de convertisseurs analogiques
numriques ont t prsentes en dtail. Afin de pouvoir confronter les performances de ces
CANs en simulation leurs performances relles, ces trois convertisseurs ont t implants
dans trois puces et un environnement de test spcifique a t dvelopp afin de les
caractriser.
La norme IEEE traitant des caractristiques standards admises pour des convertisseurs et dont
il a t fait mention dans le chapitre 2, dfinit un certain nombre de techniques de
caractrisation. Lorsquil sagit de caractriser un circuit, et plus particulirement un CAN,
plusieurs solutions sont envisageables. De nombreuses solutions commerciales existent,
proposant des kits complets composs dune carte PCB, dun logiciel de traitement, il ne reste
plus alors qu connecter le circuit caractriser et lensemble des rsultats vous ai fourni.
Cette solution prsente bien souvent un gain de temps considrable pour un cot assez
acceptable. Cependant cette solution prsente aussi quelques dsavantages. Dans un premier
83
temps il est bien souvent impossible davoir accs au code source du logiciel de traitement de
sorte que le dtail des techniques utilises pour le traitement des donnes manant du CAN
nest pas maitris. Le dveloppement de solutions logicielles particulires permet cet accs
complet. De plus les CANs prsents dans ce mmoire de thse ambitionnent assez court
terme dtre intgrs sur le mme substrat quune matrice de pixels. En dveloppant des outils
spcifiques, il est alors possible de rflchir la compatibilit de ces outils avec la testabilit
dun circuit comportant des CANs associs une matrice de MAPS. Le dernier point, mme
si son intrt est moindre, revt dans le caractre didactique des travaux de thse, et donc dans
le bnfice tir dune maitrise complte du processus de conception en microlectronique.
4.1 Dveloppement dun environnement de test

spcifique la caractrisation de CAN
Lenvironnement de test dvelopp pour caractriser les CANs prsents dans le chapitre 3
avait pour objectif dassurer la compatibilit avec les outils prsents au sein de lquipe de
test de lIPHC-Capteur CMOS. Un synoptique de la carte PCB dveloppe pour le test de
CAN est prsent sur la figure 4-1.
Figure 4-1 Synoptique de la carte de caractrisation des CANs
Un second objectif concernant le dveloppement de lenvironnement de test pour la

caractrisation de circuit base de CANs rsidait dans la volont de dvelopper une carte
84
pouvant non seulement utiliser les quipements prsents au sein du groupe test de lquipe
capteur CMOS, mais aussi pouvant tre mise en place de manire autonome.
Deux versions diffrentes des cartes PCB accueillant les circuits ont t fabriques, afin de
corriger et doptimiser les versions antrieures. Cependant les trois cartes possdent le mme
cur prsent sur la figure 4-1 qui se compose comme suit :
Deux CNAs 12 bits permettent de gnrer une tension dentre convertir pour la
puce. Une ligne dinterrupteurs permet de fournir entre 1 et 16 signaux dentre. Les
signaux dentre sont alternativement fournis par le CNA1 ou le CNA2 afin de
pouvoir fournir deux tensions diffrentes aux deux canaux de CANs voisins sur la
puce (voir figure 4-3).
Des circuits de commande I2C (Inter Integrated Circuit) contrls via le port parallle
dun ordinateur permettent de piloter les CNAs et tous les signaux de contrle de la
puce.
Un connecteur permet de brancher un gnrateur de squence logique pour piloter
directement les CNAs.
Un circuit de mmorisation permet une acquisition des signaux de sortie de la puce
directement par le port parallle dun ordinateur.
Il est possible de connecter la carte PCB avec un modle de carte dacquisition
dvelopp au sein du groupe de test de lquipe capteur CMOS.
La testabilit est quelque chose qui doit tre prise en compte lors du dveloppement dun
circuit. Il est essentiel davoir dj une ide assez prcise de lenvironnement de test du circuit
afin dimplanter des fonctionnalits facilitant la caractrisation. Pour avoir une plus grande
libert lors de la caractrisation des diffrents canaux des puces base de CANs, un module
dactivation individuel a t implant dans chacune des trois puces contenant les architectures
de CANs prsentes dans le chapitre 3.
Ce systme est illustr sur la figure 4-2 et fonctionne de la manire suivante : le signal write
permet de dmarrer (et de finir) la transmission du mot binaire indiquant quel CAN doit tre
activ. Ce mot est inclus dans le signal sda_in. A chaque front du signal SCK un bit du mot
sda_in est charg dans le registre contenu dans le bloc CellMem. Une fois le chargement
termin, la sortie Sel<15:0> prsente un 1 logique sur les canaux activer. Les canaux ayant
reu un 0 logique resteront dsactivs.
85
Figure 4-2 Dtail du bloc d'activation des CANs
Cela va permettre de tester les performances des CANs en minimisant les perturbations
extrieures. Dans un second temps le parasitage dune voie sur lautre (voir de X voies sur
une) pourra tre tudi en activant un nombre choisi de voies.
4.2 Mthode de caractrisation des puces bases de

CAN
Il existe plusieurs techniques afin dobtenir les caractristiques statiques dun CAN. Les deux
principales consistent soit dans la conversion dun signal sinusodale, soit dans la conversion
dune rampe lente. La technique retenue pour la caractrisation des trois circuits soumis a t
de gnrer une rampe lente laide des CNA externes prsents sur la carte de test. Faire
fonctionner les CANs pour des tensions dentre successives proches nous est apparue comme
tant la mthode la plus proche des conditions relles de fonctionnement des CANs dans le
dtecteur de vertex. En effet comme il la t expliqu dans le chapitre 1 les pixels touchs
sont organiss en cluster. Cela sous entend que le convertisseur passera rarement du minimum
au maximum de sa dynamique de conversion pour deux conversions successives, mais quau
contraire dans la plupart des cas, deux pixels voisins touchs auront rcolt une charge assez
proche.
Pour dbuter la caractrisation dune puce, une fois le canal tester choisi et activ, les
rfrences internes du CAN sont fixes 1,5 V et 1,8 V (soit une dynamique de conversion de
300 mV), cela afin de saffranchir du bruit lectronique de la carte et de lenvironnement. La
frquence de lhorloge principale du circuit est fixe sa frquence nominale de
fonctionnement (100 MHz pour la puce Wiliam, 50 MHz pour les puces Sara et Mad).
86
Suivant la qualit de la rponse en sortie du convertisseur la frquence est modifie jusqu

obtenir une caractristique acceptable (aucun code manquant). Une fois la frquence nominale
de fonctionnement trouve, la dynamique de conversion est abaisse jusqu la limite dune
caractristique acceptable (toujours sans code manquant).
Pour la gnration des donnes permettant la caractrisation de la puce teste le protocole

suivant a t appliqu de la mme manire chacune des trois puces :
- Gnration dune rampe croissante lente laide du CNA 12 bits prsent sur la carte
de caractrisation. La frquence de la rampe dpend de la frquence de conversion du
CAN.
- Pour chaque tension gnre par le CNA, N conversions sont effectues par le CAN
sous test (N se situe entre 50 et 200 suivant la dynamique de conversion du CAN afin
de ne pas gnrer des fichiers de donnes trop volumineux).
- La dynamique de la rampe gnre par le CNA externe dpend de la dynamique de
conversion du CAN test. Un minimum de 500 points de conversion sur toute la
dynamique de la rampe a t dfini afin davoir suffisamment de donnes pour obtenir
une statistique acceptable pour dfinir les erreurs statiques.
- Une fois les donnes transfres sur un PC chaque rponse du CAN est reconstruite,
ce qui reprsente N reconstructions de 500 points.
- Cette opration est rpte pour diffrents canaux sur diffrentes puces.
- Lensemble des erreurs calcules lest pour chaque reconstruction, une moyenne de
ces erreurs est ensuite calcule. En ralisant la moyenne des erreurs nous nous
assurons ainsi que les erreurs ne se compensent pas entre elles.
4.3 Caractrisation de la puce WILIAM

4.3.1 La puce WILIAM
Une puce nomme WILIAM base de convertisseur double rampe numrique a t
dveloppe en technologie AMS 0.35 m. Une photo de ce circuit est prsente sur la figure
4-3.
87
Figure 4-3 Photo du circuit WILIAM et dtail de sa composition
Ce circuit est compos de 16 CANs double rampe numrique, 10 sont prcds dun tage
chantillonneur bloqueur de gain 2, 4 sont prcds dun tage chantillonneur bloqueur de
gain 5 et 2 sont directement connects lentre analogique. Limplantation de 16 canaux
permet une premire valuation du fonctionnement des CANs dans un environnement proche
de celui de CAN associ une matrice de pixels. Le circuit est squenc par une horloge de
100 MHz. Le systme dactivation dtaill dans le paragraphe 4.1, a t implant afin disoler
un CAN particulier. Un multiplexeur permet de slectionner la sortie dun des 16 CANs.
4.3.2 Le bloc de test

Afin de pouvoir valuer tout dysfonctionnement lintrieur dun convertisseur chaque bloc
fonctionnel a t implant sparment dans une partie du circuit. Le dtail de ce bloc de test
est prsent sur la figure 4-4.
88
Figure 4-4 Dtail du bloc de test
Lors de la caractrisation statique du circuit afin de comprendre lorigine des problmes lis
la frquence dhorloge prvue, le CNA du bloc de test a t caractris. Il est apparu quau
dessus de 10 MHz de frquence de fonctionnement, le CNA prsentait des erreurs de
monotonicit ainsi que des codes manquants. Il a cependant t impossible deffectuer une
caractrisation approfondie de ce bloc, aucune carte dacquisition ntait disponible cette
priode.
4.3.3 Les tages chantillonneurs bloqueurs

Deux circuits dchantillonneurs bloqueurs ont t implants dans ce circuit. Ces deux circuits
ont t dvelopps dans le cadre de deux travaux de thse [76] [77] et ne seront donc pas
dtaills dans ce manuscrit. Ils ont t implants afin de tester leur compatibilit avec
larchitecture du CAN double rampe numrique. Des dtails concernant la ncessit dun
tage chantillonneur bloqueur peuvent tre trouvs en annexe A.
4.3.4 Les caractristiques statiques

Afin dobtenir les caractristiques statiques du circuit, une rampe croissante lente a t
gnre laide des CNAs prsents sur la carte PCB de test. Le bit de poids faible des CNAs
prsents sur la carte a t rgl 300 V. Les rfrences minimum et maximum des CNAs
internes du CAN double rampe numrique ont t rgles respectivement 1,5 V et 1,625 V
(ce qui reprsente un bit de poids faible de 7,81 mV). La carte dacquisition a ensuite
89
enregistr la sortie du CAN double rampes raison de 1000 points par palier du CNA.
Lensemble des rsultats prsents a t ralis sur des canaux de CANs sans premier tage
damplification.
4.3.4.1 Vitesse de conversion

La puce Wiliam a rvl de nombreuses erreurs lors de sa caractrisation vitesse nominale.
La figure 4-5 prsente la rponse dun canal de la puce pour une vitesse de conversion de
4 Me/s.
Figure 4-5 rponse du CAN double rampe pour une vitesse de conversion de 4 Me/s
La fonction de transfert prsente de nombreuses erreurs : code manquant, erreur de

monotonicit, erreur de DNL et dINL.
Afin de garder des caractristiques acceptables la vitesse de conversion du CAN double

rampe numrique a t baisse 1 Me/s, ce qui reprsente une frquence dhorloge de
10 MHz.
Lensemble des rsultats prsents pour la puce Wiliam ont t raliss pour une frquence de
conversion de 1 Me/s pour une dynamique de conversion de 125 mV.
4.3.4.2 Erreurs de monotonicit

Des erreurs de monotonicit ont t observes lors du fonctionnement du CAN avec une
horloge de 10 MHz. La figure 4-6 prsente la fonction de transfert mesure du CAN. Trois
90
courbes sont reprsentes : la valeur minimum (la courbe rouge note min), la valeur
maximum (la courbe bleue note max) et la rponse idale (la courbe verte note idale).
Figure 4-6 Caractristiques brutes de sortie du CAN
Ces erreurs sont directement lies aux capacits parasites prsentes sur les lignes de
commande du CNA interne au CAN double rampe. Ces dernires ont t sous values lors
de la simulation du circuit. Les capacits parasites prsentes sur les pistes de contrle du CNA
interne sont la source derreur principale du CAN comme cela a pu tre mis en vidence grce
lobservation de la fonction de transfert du CNA implant dans le bloc de test de la puce. Il
est cependant impossible de rduire la longueur de ces pistes du fait du facteur de forme
particulier du CAN. Ces rsultats se sont avrs extrmement dcevants dans la mesure o
lensemble des post simulations prenant en compte les capacits parasites de tout le circuit
avait t ralise et ne mettait pas en vidence un tel dysfonctionnement.
4.3.4.2 Erreurs doffset et de gain

Les erreurs doffset et de gain ont t calcules partir de la rponse du CAN une rampe
analogique lente duquel ont t supprimes les erreurs de monotonicit. Le dtail du calcul
ralis a t prsent dans le chapitre 2. Les deux tensions de rfrences du CNA interne sont
fixes manuellement sur le PCB permettent de tracer une fonction de transfert idale pour le
CAN. Une fois lacquisition termine il suffit alors de comparer la fonction de transfert idale
de la fonction de transfert relle. Le dcalage entre le premier palier idal et le premier palier
91
rel indique lerreur doffset [78]. Une fois loffset corrig sur la fonction de transfert relle,
une droite est trace entre le milieu du premier palier et le milieu du dernier palier de la
fonction de transfert relle. Il ne reste plus qu la comparer avec la mme droite sur la
fonction de transfert idale pour obtenir lerreur de gain.
Ces erreurs sont prsentes dans la table 4-1.
Caractristique Caractristique Caractristique

minimale maximale moyenne
Erreur dOffset
-1,1 -4,1 -2,6
(mV)
Erreur doffset
-0,13 -0,53 -0,33
(LSB)
Erreur de Gain
10 15,4 12,7
(mV)
Erreur de Gain
1,29 1,97 1,63
(LSB)
Table 4-1 Erreurs de gain et d'offset du CAN double rampes numriques
Lerreur doffset moyenne est de -0,33 LSB, elle est le rsultat de la somme des erreurs
doffset statiques et alatoires du comparateur associe aux variations du potentiel de
rfrence du CNA interne. Lerreur de gain moyenne est de 1,63 LSB, elle provient des
fluctuations des potentiels de rfrence du CNA interne. Elle provient galement de la
dispersion sur la valeur des capacits du CNA due au processus de fabrication. Enfin le
dernier facteur agissant sur cette erreur est la valeur de la capacit parasite ramene la sortie
du CNA interne. Cette capacit a t sous estime lors des simulations. En augmentant la
taille des capacits unitaires il est possible de minimiser les erreurs de gain. Une telle
augmentation est incompatible avec les restrictions imposes sur les dimensions dun CAN
associ une matrice de pixels. Cependant en dveloppant le CAN dans une technologie plus
intgre, il est sans doute possible de contourner ce problme. Cette possibilit sera aborde
dans le dernier chapitre de ce manuscrit.
4.3.4.3 Erreurs de non linarit diffrentielle et intgrale

En corrigeant les donnes mesures du CAN afin de supprimer les erreurs doffset et de gain,
il est alors possible de calculer les erreurs de non linarit diffrentielle et intgrale. Lerreur
de non linarit diffrentielle (DNL) est prsente sur la figure 4-7.
92
Figure 4-7 Prsentation de l'erreur de DNL pour le CAN double rampe @ 1Me/s
Lerreur de DNL est comprise entre -0,4 et 0,15 LSB ce qui est parfaitement acceptable. Ces
erreurs sont dues pour une partie aux fluctuations de lerreur de la compensation doffset du
comparateur ainsi qu la fluctuation des tensions de rfrence du CNA interne.
La figure 4-7 a ensuite permis de calculer lerreur de non linarit intgrale prsente sur la
figure 4-8. Cette dernire est comprise entre -0,35 et 0,25 LSB.
Figure 4-8 Prsentation de l'erreur d'INL pour le CAN double rampe @ 1Me/s
Il est gnralement admis quune erreur dINL ou de DNL est acceptable et nengendre pas de
code manquant lorsque celle-ci est comprise entre 0,5 LSB. En cela les erreurs dINL et de
DNL du CAN double rampe numrique sont tout fait acceptables.
93
4.3.4.4 Bruit de transition

Comme il a t expliqu dans le chapitre 2, la transition dun code au code suivant nest
jamais immdiate. Il existe une zone o le code ne cesse de basculer entre la valeur du code
prcdent et sa nouvelle valeur. Cette zone indfinie est appele bruit de transition. Le bruit
de transition est une erreur trs rarement mise en avant lors de la caractrisation dun CAN.
La figure 4-9 reprsentant la rponse du CAN double rampe une rampe analogique met en
vidence le bruit de transition associ lerreur de DNL.
Figure 4-9 Mise en vidence des erreurs de transition associes lerreur de DNL pour le CAN double rampe
A partir de cette figure il est possible de dfinir pour chaque code les valeurs pour lesquelles
le code est stable. Ces valeurs sont prsentes dans la table 4-2.
Code 1 2 3 4 5 6 7 8
Largeur du
palier stable (en 0,28 0,3 0 0,38 0,34 0,34 0,2 0,24
LSB)
Code 9 10 11 12 13 14
Largeur du palier
0,35 0,35 0,32 0,17 0,34 0,41
stable (en LSB)
Table 4-2 Valeur du palier stable pour chaque code de sortie du CAN
94
Le CAN double rampe prsente un bruit de transition trs important puisque la partie
stable de chaque palier ne dpasse pas les 0,41 LSB alors que pour le code 3, il est
impossible de garantir une plage de conversion stable. Ce bruit de transition provient lui aussi
du bruit engendr par les capacits parasites prsentes dans le CNA interne.
4.3.4.5 Erreur quadratique moyenne

Le bruit de transition ne se suffit cependant pas lui-mme, ce bruit est surtout une tape
intermdiaire vers lerreur la plus importante valuer pour un CAN 4 bits destin un
dtecteur de vertex : lerreur quadratique moyenne.
Lerreur quadratique moyenne peut tre calcule pour chaque code de sortie mesur du CAN
de la manire suivante :
( ) ( (( ) ( )) ) (4-1)
o N est le nombre total de points mesurs, Ni le nombre de points prsentant la valeur i en

sortie, LSB la valeur du bit de poids faible et x le point pour lequel lerreur est calcule.
Pour un CAN parfait (sans erreur de DNL, INL, gain etc.), cette erreur se prsente comme le
montre la figure 4-10.
Figure 4-10 Erreur quadratique moyenne
Lerreur quadratique moyenne met en relief lintgralit des bruits du CAN.

Pour le CAN double rampe lerreur quadratique moyenne est reprsente sur la figure 4-11.
95
Figure 4-11 Erreur quadratique moyenne
Lerreur quadratique moyenne du CAN double rampe numrique est de 0,456 LSB (contre
0,289 LSB pour un CAN 4 bits parfait). Cette erreur ne prsente pas danomalie particulire.
Cela permet de valider de manire complte le fonctionnement du CAN double rampe
numrique pour une vitesse de conversion de 1 Me/s.
4.3.4.6 Diaphonies entre voies

Afin dtudier les possibles problmes de diaphonie entre les voies de la puce WILIAM, tous
les CANs de la puce ont t activs et un signal diffrent a t gnr par les deux CNAs
prsents sur la carte de test afin que deux canaux voisins naient pas le mme code de sortie
fournir. Il sest avr impossible de discerner un changement particulier dans la rponse du
CAN observ. Si une erreur de diaphonie est prsente, elle est ngligeable par rapport aux
autres bruits prsents dans le CAN.
4.3.5 Les caractristiques dynamiques

Limportance des caractristiques dynamiques dun CAN dpendent des applications pour
lesquelles est destin le CAN. Dans le cadre dun CAN intgr en bas de colonne dune
matrice de pixels pour le dtecteur de vertex de lILC, les caractristiques dynamiques ne sont
pas primordiales. En effet la tension dlivre par un pixel ne subira pas de fluctuation lors de
96
sa conversion. Cest pourquoi la caractrisation dynamique de la puce WILIAM na pas t

effectue.
4.3.6 Source derreurs dans le CAN double rampe numrique

Bien quune tude approfondie du circuit WILIAM ait t ralise en post simulation avant sa
soumission, les performances issues de sa caractrisation sont assez loignes de celles
simules.
Lors du dveloppement du circuit, certain points sensibles ont pu tre observs et mme si
lors des simulations ces derniers ne posaient pas de problme quand au fonctionnement du
CAN, ils reprsentent les seules pistes de rflexions disponibles.
4.3.6.1 Le CNA capacit pondre

La figure 4-11 reprsente une simulation intgrant les capacits parasites du signal de sortie
du CNA interne lors du fonctionnement du CAN double rampe 10 Me/s. Le signal V_cna
reprsente le signal de sortie du CNA, les signaux C0, C1, C2 et C3 les signaux de commande
du CNA.
Figure 4-12 Post simulation du CNA interne du CAN double rampe numrique
97
Plusieurs sources derreur sont mises en vidence sur la figure 4-12 :
Le recouvrement des signaux de commande li leurs dlais entraine des tats faux.
Cela pourrait engendrer le codage par le CAN dune valeur fausse et crer
principalement des erreurs de monotonicit. Cependant lors des post-simulations ces
tats nont jamais dpass la centaine de pico seconde.
La taille importante de la capacit parasite sur la ligne de sortie du CNA (~ 100 fF)
engendre un dlai dans le temps dtablissement de la tension de sortie du CNA.
Cependant le comparateur effectuant sa comparaison avec une demi-priode de
dcalage par rapport aux signaux de commande du CNA la tension en sortie du CNA
devrait avoir le temps de stablir.
Enfin les interrupteurs de commande du CNA gnrent des injections de charges lors
de leur commutation augmentant le temps dtablissement de la tension de sortie du
CNA.
Aucune de ces erreurs ne sest rvle critique lors des phases de post simulations. Cependant
il se peut quune combinaison de plusieurs de ces erreurs puisse entrainer de grave
dysfonctionnement au sein du CAN.
4.3.6.1 Le bloc de contrle numrique

Le bloc de contrle du CAN repose sur un principe simple, celui dun compteur. Lors de la
ralisation de ce bloc, il a t dcid de le raliser de manire asynchrone. Ce choix, en
travaillant avec une priode dhorloge de 10 ns, ntait pas judicieux. Le comparateur
travaillant avec une demi-priode de dcalage par rapport lhorloge principale, seule une
fentre de 5 ns permet de squencer le systme de manire correcte. En effectuant ce bloc de
manire asynchrone les sources derreurs potentielles ont t augmentes de manire
significative. Cela a pu engendrer les dysfonctionnements observs lors de la caractrisation
du circuit.
4.3.7 Conclusion
En conclusion les rsultats de la puce WILIAM ont t assez dcevants. Les capacits
parasites prsentes sur les pistes vhiculant les signaux de contrle du CNA interne ont t
fortement sous values lors des simulations. Ces capacits sont la principale cause des
erreurs observes lors de la caractrisation du circuit. Lors de la post simulation du CAN
double rampe, le CNA interne avait besoins de 2ns pour prsenter un palier stable. La
98
comparaison seffectuait au milieu de ce palier, soit 5 ns aprs le basculement du palier. Il

semblerait que nous ayons t trop optimiste quand la fiabilit du sequencement du CNA et
du comparateur. Un dcalage de 3 ns dans le sequencement du circuit suffirait gnrer des
codes errons. Lors de la ralisation dun prochain prototype la ralisation dun nouveau bloc
numrique fonctionnant de manire synchrone permettrait surement damliorer les
performances du CAN double rampe numrique. La table 4-4 prsente les caractristiques
finales du CAN ainsi que les caractristiques requises par lexprience de lILC.
Mesures Requises
Gamme dynamique dentre (en mV) 125 6 125
Nombre de bit 4 4
Dimension (en m) 25 904 25 500
Vitesse de conversion (en
1 10
Mchantillons/s)
Erreur doffset (en LSB) -0,33 < 0,5
Erreur de gain (en LSB) 1,63 < 0,5
DNL (en LSB) -0,4 < x < 0,15 < 0,5
INL (en LSB) -0,35 < x < 0,25 < 0,5
ENOB 3,9 X
Consommation statique (en W) 280 < 500
Table 4-3 Rsum des caractristiques mesures du CAN double rampe
Malgr un problme important sur la vitesse de conversion du CAN, le prototype WILIAM aura
permis de valider le concept de CAN double rampe. Il aura aussi permis de comprendre et corriger
diffrents points critiques du dessin des masques du CNA interne afin damliorer les performances du
prochain prototype.
4.4 Caractrisation de la puce SARA

Tout comme la puce WILIAM, la puce SARA a t dveloppe en technologie AMS 0.35
m. Elle intgre 16 canaux de CAN approximation successive. Une photo de ce circuit est
prsente sur la figure 4-13.
99
Figure 4-13 Photo du circuit SARA et dtail de sa composition
Le circuit est squenc par une horloge de 100 MHz, puis un diviseur dhorloge permet de
prsenter les donnes de sortie une cadence de 10 Mchantillons/s. Le systme dactivation
dtaill dans le paragraphe 4.1 a t implant afin disoler un CAN particulier. Un
multiplexeur permet de slectionner la sortie dun des 16 CANs.
4.4.1 Caractristiques statiques

De la mme manire que pour la puce WILIAM, une rampe lente a t gnre par les CNAs
prsents sur la carte de test afin dobtenir les caractristiques statiques dun canal du circuit
SARA.
4.4.1.1 Frquence de fonctionnement et erreurs de monotonicit

Le CAN SAR ne prsente aucune erreur de monotonicit. Cependant des codes manquants
apparaissent en fonction de la frquence de lhorloge principale ou de la dynamique du signal
dentre. En effet, il sest avr que pour une frquence de fonctionnement de 10
Mchantillons/s plusieurs codes taient absents. La frquence de fonctionnement a du tre
100
baisse 6 Mchantillons/s pour obtenir une caractristique de transfert acceptable. De mme

la dynamique dentre na pu tre maintenue 125 mV, mais a du tre monte 300 mV,
toujours pour conserver des caractristiques acceptables. Cette dynamique de 300 mV
correspond un LSB de 18,75 mV. La figure 4-14 montre la fonction de transfert du CAN
SAR pour deux frquences dhorloge principale diffrentes, 8 Mchantillons/s et 6
Mchantillons/s. Il est noter la quasi absence du code 11 pour la courbe 8 Mchantillons/s.
A 10 Mchantillons/s, ce dernier a compltement disparu. Le registre approximation
successive peut trs largement supporter une frquence de fonctionnement aussi leve tout
comme le comparateur commut. Lorigine de cette dgradation est nouveau lie aux
performances du CNA interne. En effet une augmentation de la vitesse de fonctionnement du
CNA implique une augmentation du bruit gnr par les transistors MOS utiliss comme
commutateurs pour gnrer le signal de sortie du CNA. Une augmentation de la vitesse de
fonctionnement augmente aussi le temps dtablissement de la tension en sortie du rseau de
condensateur. Ce sont ces effets combins qui sont responsables de la baisse des
performances du CAN SAR au fur et mesure que sa frquence de fonctionnement augmente.
Figure 4-14 Rponse du CAN SAR une rampe de 300 mV pour une frquence de conversion de 6MHz et 8 MHz
Il est aussi intressant de constater que les erreurs de DNL fluctuent en fonction de la
frquence de conversion du CAN.
101
4.4.1.2 Erreurs de gain et doffset

Les erreurs de gain et doffset ont t mesures en utilisant les caractristiques de transfert du
CAN SAR pour une rampe analogique dentre de 300 mV de dynamique. La technique
utilise est la mme que pour la caractrisation de la puce WILIAM. Une nette amlioration a
pu tre observe avec le gain dun facteur deux sur les erreurs doffset et de gain. Ce rsultat
est leffet combin de la dynamique de conversion (deux fois plus importante que pour le
CAN double rampe), ainsi que de loptimisation du dessin des masques des blocs
composants le CAN SAR.

Erreur dOffset
-0,5 -2,0 -1
(mV)
Erreur dOffset
-0,02 -0,10 -0,05
(LSB)
Erreur de Gain
6 10,2 8,5
(mV)
Erreur de Gain
0,32 0,54 0,45
(LSB)
Table 4-5 Erreurs de gain et d'offset mesures pour le CAN SAR
Lerreur doffset moyenne est de -1 mV, ce qui reprsente -0,05 LSB pour un LSB de 18,75
mV. Cet offset ramen un LSB de 7 mV, correspondant aux spcifications de lexprience,
reprsenterait en ralit -0,14 LSB. En ce qui concerne lerreur de gain moyenne, cette
dernire est de 8,5 mV, soit 0,45 LSB pour un LSB de 18,75 mV, ou encore 1,2 LSB pour un
LSB de 7 mV. La valeur de lerreur de gain nest toujours pas compatible avec les
spcifications de lexprience et un travail de perfectionnement reste raliser sur le dessin
des masques des diffrents blocs du CAN.
4.4.1.3 Erreurs de DNL et dINL

Les erreurs de DNL et dINL ont t mesures en utilisant une rampe lente de 300 mV de
dynamique, pour une vitesse de fonctionnement de 6 Mchantillons/s. Ces erreurs sont
respectivement reprsentes sur les figures 4-15 et 4-16.
102
Figure 4-15 Erreur de DNL du CAN SAR @6 Me/s
Lerreur de DNL est comprise entre 0,62 LSB et -0,46 LSB. Lorigine principale de ces
valeurs reste les capacits parasites sur les commandes du CNA interne.
Figure 4-16 Erreur d'INL du CAN SAR @ 6 Me/s
Lerreur dINL est quant elle comprise entre 0,1 LSB et -0,72 LSB. Ses origines sont
identiques aux erreurs dDNL, et restent elles aussi amliorer. Ces performances sont la
limite de ce qui est acceptable pour un convertisseur analogique numrique.
4.4.1.4 Erreur de transition

De la mme manire que pour le circuit WILIAM, il est intressant de prsenter le bruit de
transition associ aux erreurs de DNL. La figure 4-17 met en vidence le bruit de transfert du
CAN pour une vitesse de conversion de 6 Mchantillons/s.
103
Figure 4-17 Mise en vidence des erreurs de transition associes aux erreurs de DNL pour le CAN SAR
Le tableau 4-6 reprsente la largeur de palier stable en fonction du code de sortie du CAN.
Code 1 2 3 4 5 6 7 8
Largeur du
palier 0,71 0,43 1,47 0,41 0,5 0,81 1,22 0,70
stable (en LSB)
Code 9 10 11 12 13 14
Largeur du palier
0,89 0,52 1,10 1,02 0,55 0,95
stable (en LSB)
Table 4-6 Largeur du palier stable pour les diffrents codes de sortie du CAN SAR
Le bruit de transition est largement acceptable compar lerreur de DNL.
4.4.1.5 Erreur quadratique moyenne

De la mme manire que pour la puce WILIAM, lerreur quadratique moyenne a t calcule
partir du bruit de transition.
104
Figure 4-18 Erreur quadratique moyenne du CAN SAR
Le CAN SAR prsente une erreur quadratique moyenne de 0,417 LSB. Le CAN ne se trompe
jamais de plus dun code, voir mme pour certaine transition, daucun. Ces rsultats sont
extrmement satisfaisants.
4.4.1.5 Diaphonie entre les voies

Afin dtudier la diaphonie entre les voies, plusieurs voies de CAN ont t actives
simultanment afin dtudier les perturbations induites par les commutations des CANs les
uns sur les autres. Tout comme pour le CAN double rampe, il sest avr impossible de
distinguer le bruit de diaphonie, le signal de sortie du CAN tant identique celui dun CAN
fonctionnant seul.
4.4.2 Source derreur du CAN SAR

Les diffrents blocs composant le CAN SAR tant les mmes que ceux implants dans
larchitecture double rampe numrique, le CAN prsente les mmes sources derreurs. La
taille de la capacit parasite prsente sur la ligne de sortie du CNA na pu tre rduite et vaut
toujours une centaine de femto farad. Les commutateurs gnrent toujours des injections de
charges. Cependant un soin tout particulier ayant t apport la ralisation du registre
105
approximation successive, il ny a pas derreur lie un dlai dtablissement des

commutateurs de commande du CNA.
4.4.3 Conclusion
Le CAN SAR sest rvl plus performant que larchitecture double rampe. Lexplication de
cette diffrence de performance possde plusieurs origines : tout dabord cette architecture
ncessite une frquence dhorloge plus basse pour raliser une conversion la mme
frquence de sortie (pour une conversion 10 Mchantillons/s, le CAN double rampe
ncessite une frquence dhorloge de 100 MHz, contre 50 MHz pour larchitecture SAR).
Laugmentation du gain de ltage damplification du comparateur a permis une diminution
de loffset du CAN.
Le CAN SAR na pu atteindre les 125 mV de dynamique de conversion. Lorigine de ce
problme nest pas compltement explique. En effet un problme de capacit parasite sur le
CNA interne provoquerait un problme de vitesse de conversion, ou dans un cas plus extrme
lincapacit datteindre les derniers codes de la conversion. Mais en aucun cas une
impossibilit datteindre un LSB faible. Un problme sur loffset du comparateur entrainerait
une erreur doffset sur le CAN. Une autre possibilit rside dans le signal entre la sortie des
CNA externe et lentre de la puce. Ce signal peut prsenter une variation de quelques
millivolts empchant datteindre un LSB de 7,8 mV. Afin dessayer disoler ce problme la
carte PCB a t plac dans un caisson mtallique connect la masse. Les rsultats de
caractrisation nont pas t modifis. Le signal dentr de la puce a t mesur pour toute la
gamme dynamique des CNAs externes sans pouvoir observer un bruit significatif.
La table 4-8 prsente les rsultats de la caractrisation du CAN SAR ainsi que les
spcifications requises par lexprience.
106
Mesures Requises
Nombre de bit 4 4
Dimension (en m) 25 904 25 500
6 10
Mchantillons/s)
DNL (en LSB) -0,46 < x < 0,62 < 0,5
INL (en LSB) -0,72 < x < 0,1 < 0,5
Table 4-8 Performances mesures et requises du CAN SAR
Malgr une amlioration des performances par rapport au prcdent prototype, les
performances du CAN SAR ne sont pas compltement compatibles avec les spcifications
dun CAN destin tre intgr en bas de colonne dune matrice de pixels dans le cadre dun
dtecteur de vertex. Le problme concernant la dynamique dentre peut tre contourn en
changeant la valeur du gain de lamplificateur prsent en bas de colonne de la matrice. En
changeant de technologie de fabrication en dveloppant le circuit dans une technologie plus
submicronique (comme une technologie 0,18 m), il est envisageable de rduire la longueur
du circuit de 25 %, en rduisant principalement la taille du registre approximation
successive. La vitesse conversion quant elle, reprsente un problme plus complexe
rsoudre. En effet il est difficile de rduire la longueur de la piste de sortie du CNA interne,
cette dernire tant responsable de la taille de la plus grosse capacit parasite.
4.4 Caractrisation de la puce MAD

La puce MAD nintgre que 14 canaux de CAN rsolution variable. Ces canaux sont
directement connects lentre de la puce sans tage damplification intermdiaire. Deux
canaux prsentent des entres diffrentielles au niveau de la puce, la conversion
unipolaire/diffrentielle seffectuant au plus prt de lentre des CANs. Cette solution a t
implante afin dessayer de minimiser le bruit gnr sur la carte de test PCB.
107
Figure 4-19 Photo du circuit MAD et dtail de sa composition
Le systme dactivation des canaux dtaill dans la partie 4.1 a t implant dans la puce afin
dtudier la diaphonie entre les voies. Lhorloge principale du circuit a t fixe 50 MHz
afin de pouvoir fournir 10 Mchantillons par seconde.
4.4.1 Caractristiques statiques

Le mme processus de caractrisation a t appliqu la puce MAD quaux deux prcdentes
puces base de CAN. Les CNAs prsents sur la carte PCB ont t utiliss pour gnrer une
rampe analogique lente.
4.4.1.1 Frquence de fonctionnement et erreurs de monotonicit

De la mme manire que pour les prcdents circuits, les caractristiques statiques du CAN
rsolution variable sont influences par la frquence de son horloge principale. Une
dgradation des performances est observable en fonction de la frquence de fonctionnement
du circuit. De mme comme pour le CAN SAR la dynamique de conversion na pu tre
108
baisse en dessous de 250 mV afin de conserver des performances comptitives pour le CAN.
Cette dynamique de conversion correspond 15,62 mV de LSB pour les codes de 0 3, 31,25
mV pour les codes 4 et 6 et 62,5 mV pour les codes 8 et 12. La figure 4-20 prsente la
rponse une rampe lente de 250 mV de dynamique pour deux frquences dhorloge
diffrentes. La courbe rouge correspond une frquence dhorloge de 50 MHz, la courbe
bleue une frquence dhorloge de 40 MHz et la courbe verte la rponse idale.
Figure 4-20 Rponse du CAN rsolution variable pour diffrentes frquences de fonctionnement
Pour une frquence dhorloge de 50 MHz des erreurs de monotonicit apparaissent. Aucun
code manquant na t observ, cependant pour maintenir des caractristiques acceptables, la
frquence dhorloge a t limite 40 MHz, ce qui correspond 8 Mchantillons/s. La source
de ces erreurs est l encore lie au fonctionnement du CNA interne. Malgr une amlioration
du dessin des masques il semblerait que le facteur de forme particulier du CNA ne permette
pas datteindre les performances requises en termes de vitesse en utilisant cette architecture de
CNA.
4.4.1.2 Erreurs de gain et doffset

Les erreurs de gain et doffset ont pu tre caractrises partir de la rponse du CAN une
rampe lente de 250 mV de dynamique en utilisant la mme technique que pour les deux
prcdents circuits.
109

Erreur dOffset
-0,5 -2,0 -1
(mV)
Erreur dOffset
-0,03 -0,12 -0,06
(LSB)
Erreur de Gain
4 8,4 6,2
(mV)
Erreur de Gain
0,25 0,53 0,39
(LSB)
Table 4-9 Prsentation de l'erreur d'offset et de gain du CAN rsolution variable
Une lgre amlioration a t constate par rapport larchitecture SAR. Lerreur moyenne
doffset est de -0,06 LSB alors que lerreur moyenne de gain est de 0,39 LSB. Cette
amlioration permet au CAN rsolution variable dtre compatible avec les spcifications de
lexprience de lILC.
4.4.1.3 Erreurs de DNL et dINL

Les erreurs de DNL et dINL ont t mesures pour la rponse du CAN rsolution variable
pour une frquence de conversion de 8 Mchantillons/s et une dynamique de conversion de
250 mV. Le LSB varie en fonction de la gamme dans laquelle se trouve la tension convertir.
Les valeurs pour les erreurs de DNL et dINL sont calcules par rapport au LSB de la gamme
correspondante. La figure 4-21 prsente les erreurs de DNL.
Figure 4-21 Erreur de DNL pour le CAN rsolution variable
110
La valeur de lerreur de DNL est comprise entre -0,43 LSB et 0,46 LSB. Il est intressant de
constater que les codes successifs ont tendance se compenser entre eux permettant une
faible erreur dINL. Lerreur dINL est reprsente sur la figure 4-22.
Figure 4-22 Erreur d'INL pour le CAN rsolution variable
Lerreur dINL est comprise entre -0,41 LSB et 0,18 LSB.

Lensemble des erreurs de DNL et dINL sont comprises entre 0,5 LSB. Ces valeurs sont
donc tout fait acceptables pour un CAN.
4.4.1.4 Erreur de transition

Tout comme pour les prcdents circuits, lerreur de transition a t tudie et ses rsultats
sont prsents sur la figure 4-23.
Figure 4-23 Mise en vidence des erreurs de transition du CAN rsolution variable
111
A partir des mesures de la figure 4-23, les largeurs des zones de transition ont t calcules et
sont prsentes dans la table 4-10.
Transition entre les codes 0-1 1-2 2-3 3-4 4-6 6-8 8-12
Largeur de la transition (en
0,26 0,24 0,23 0,16 0,11 0,09 0,04
LSB)
Table 4-10 Valeur de la largeur des zones de transition du CAN rsolution variable
Les valeurs prsentes dans la table 4-11 sont exprimes en LSB par rapport au LSB des
diffrentes zones de rsolution (de 0 3, de 4 6 et de 8 12). Les valeurs des zones de
transition sont plus homognes que pour le CAN SAR et sont tout fait acceptables
conjugues aux erreurs de DNL.
4.4.1.5 Erreurs quadratique moyenne
Lerreur quadratique moyenne a t calcule partir du bruit de transition, elle est reprsente
sur la figure 4-24. Cette dernire a t normalise sur 16 codes de sortie afin de la rendre plus
lisible.
Figure 4-24 Erreur quadratique moyenne du CAN rsolution variable
112
Lerreur quadratique moyenne vaut 0,587 LSB. Lerreur quadratique moyenne pour les quatre
premires valeurs (valeurs 0 3) est satisfaisante. Le premier code pour la rsolution de trois
bits (valeurs 4 et 5) est lui aussi bon. Le deuxime code pour trois bits de rsolution prsente
une erreur importante qui tend diminuer tout au long du reste de la dynamique de
conversion du CAN ; pour redevenir satisfaisant sur la dernire valeur sur deux bits du CAN
(valeurs 12, 13, 14 et 15). Cependant lerreur prise dans sa globalit nentrainera pas de
disfonctionnement grave du CAN.
4.4.1.6 Diaphonie entre les voies

Le mme protocole a t utilis que pour les deux prcdents circuits. Il sest nouveau avr
impossible de distinguer le bruit de diaphonie entre les voies, les rsultats tant identiques que
lors de lactivation dun seul canal de CAN.
4.4.2 Source derreur du CAN rsolution variable
Le CAN rsolution variable prsente comme ces deux prdcesseurs les mmes blocs
fonctionnels et donc les mmes sources derreurs. Lors des phases de post simulations,
quelques dcalages ont pu tre observs sur la gnration des signaux numriques. Bien que
ces erreurs naient jamais engendr de dysfonctionnement du CAN, il est envisageable de
dvelopper une nouvelle machine dtat en optimisant le code RTL de cette dernire.
4.4.3 Conclusion
Le CAN rsolution variable en tant que dernier prototype dvelopp a pu bnficier des
corrections apportes aux diffrents blocs le constituant grce aux rsultats de la
caractrisation de ses prdcesseurs. Ses performances mesures sont prsentes dans la table
4-11.
113
Mesures Requises
Nombre de bit 4/3/2 4
Dimension (en m) 25 1240 25 500
8 10
Mchantillons/s)
DNL (en LSB) -0,43 < x < 0,46 < 0,5
INL (en LSB) -0,41 < x < 0,18 < 0,5
Table 4-11 Rsum des performances mesures du CAN rsolution variable
Les performances de la puce MAD ont t trs satisfaisantes. Le mme problme de

dynamique de conversion a t observ que pour le CAN SAR. Afin de pouvoir identifier ce
problme, deux voies de la puce MAD ont des entres diffrentielles, la conversion
unipolaire-diffrentiel seffectuant lintrieur de la puce afin disoler au maximum les
signaux dentre de la puce du bruit lectronique de la carte. Malheureusement ces deux voies
se sont rvles muettes, une tude du dessin des masques a mis en vidence une erreur de
routage dans ltage de conversion diffrentiel-unipolaire. Cependant le problme li la
dynamique de conversion devrait pouvoir tre contourn en doublant le gain de ltage
damplification prsent en amont du CAN. Seul subsiste le problme li la longueur du
CAN dpassant dun facteur deux les caractristiques requises. Cependant comme le montrera
le prochain chapitre de ce manuscrit, il est possible de rsoudre ce point en envisageant un
changement de technologie pour la conception du CAN.
4.5 Bilan des trois architectures

Trois circuits base de CANs prsentant chacun une architecture diffrente ont t soumis et
caractriss. Chaque prototype a permis damliorer le prototype suivant et a permis daboutir
au CAN rsolution variable qui prsente des caractristiques trs proches des spcifications
requises pour une application dans un dtecteur de vertex. La caractrisation de ces trois
circuits a aussi permis le dveloppement dun banc de mesure spcifique et des solutions de
traitement de donnes associes pour le test de CAN. Fort de ces rsultats le prochain chapitre
se propose de confronter les caractristiques de ces trois architectures aux autres prototypes
114
dvelopps au sein de lIN2P3 afin de dfinir larchitecture la plus optimale pour le

dveloppement dun prototype contenant une matrice de pixels associe des CANs. Ce
dernier chapitre prsentera aussi des solutions afin damliorer les performances des trois
circuits dvelopps dans le cadre des travaux de la thse prsente dans ce manuscrit.
115
116
Chapitre 5 Confrontation des performances des CANs dvelopps pour le dtecteur de vertex de lILC
et perspectives envisageables
Chapitre 5
Confrontation des performances des

CANs dvelopps pour le dtecteur de
vertex de lILC et perspectives
envisageables
Introduction
A prsent que les trois architectures de CAN dveloppes dans le cadre de ces travaux de
thse ont t dtailles et que les rsultats de leurs caractrisations ont t prsents, il peut
tre intressant de les confronter aux diffrentes architectures concurrentes dveloppes au
sein des laboratoires partenaires de lIN2P3. Une fois cette comparaison ralise, des
propositions visant au dveloppement dun prototype ultime de CAN pour une intgration
en bas de colonne dune matrice de pixels pour la physique des particules seront tudies.
117
5.1 Bilan sur les diffrentes architectures de CAN de

lIN2P3
Comme il la t voqu la fin du chapitre 2, quatre laboratoires de lIN2P3 ont dcid de
travailler sur la problmatique dun CAN intgrable en bas de colonne dune matrice de pixels
dans le cadre du dtecteur de vertex de lILC.
Le LPC a dcid de dvelopper un CAN flash [80]
Le DAPNIA a travaill sur larchitecture SAR [82]
Le LPSC a dvelopp un CAN pipeline [76]
Tous les CANS ont t dvelopps dans la technologie AMS 0.35 m.
Le tableau 5-1 rsume les principales caractristiques de ces convertisseurs.
CAN SAR CAN CAN CAN
CAN CAN
du Double SAR de rsolution
Pipeline Flash
DAPNIA Rampe lIPHC variable
Nombre de bit 5 5 4.5 4 4 4/3/2
Vitesse de
6,6 Me/s 50 Me/s 20 Me/s 1 Me/s 6 Me/s 8 Me/s
conversion
Dynamique de
250 mV 32 mV 250 mV 125 mV 300 mV 250 mV
conversion
Consommation
300W 1,4 mW 1,4 mW 280 W 300 W 300 W
statique
Dimension 47
25 1000 80 1400 25 930 25 911 25 1240
(m) XXX
Tension
3.3 V 2V 3.3 V 3.3 V 3.3 V 3.3 V
dalimentation
-0,7 < x < -0,6 < x -0,4 < x < -0,46 < x -0,43 < x
DNL (LSB)
0,7 < 0,6 0,15 < 0,62 < 0,46
-0,8 < x < -1,5 < x -0,35 <x< -0,72 < x -0,41 < x
INL (LSB)
1,2 < 1,5 0,25 < 0,1 < 0,18
Table 5-1 Comparaison de diffrentes architectures de CANs
On constate quaucun des cinq prototypes narrive remplir toutes les spcifications requises.
Comme attendu les deux CANs les plus rapides (le flash et le pipeline) sont aussi les plus
dissipatifs. Aucun des cinq prototypes narrive respecter les contraintes de dimension du
118
CAN. Deux prototypes (le flash et le pipeline) ont fait un choix particulier concernant la
vitesse de conversion : occuper plus de surface, mais effectuer une conversion beaucoup plus
rapide que ncessaire afin de nutiliser quun CAN pour plusieurs colonnes. Ce choix permet
de lever un certain nombre de contraintes concernant la conception des diffrents blocs
composant les convertisseurs et cela savre priori efficace. Cependant un tel choix entraine
aussi une consquence non ngligeable : un systme de basculement en bas de colonne devra
tre dvelopp afin de connecter alternativement les sorties des colonnes avec lentre du
CAN. Cela implique donc outre un squenage plus complexe pour la lecture de la matrice,
de rajouter un tage daiguillage en bas de colonne, et donc daugmenter encore la surface des
blocs de traitements prsents en bas de la matrice. Cette solution risque de savrer complexe
mettre en uvre.
Le prototype de CAN sapprochant le plus des spcifications requises reste larchitecture
rsolution variable. Sa longueur tant le paramtre le plus loign des spcifications. La partie
suivante propose une solution ce problme.
5.2 Dimensions des CANs

Aucune des trois architectures ralises lIPHC ne permettent de rpondre pour linstant aux
contraintes imposes par lapplication dun dtecteur de vertex dvelopp pour les premires
couches de lILC. Le point le plus handicapant est sans aucun doute celui des dimensions du
CAN. Comme il a t expliqu dans le chapitre 1, il est impossible dajouter de la matire aux
couches des dtecteurs sans perturber les trajectoires des particules observes. En cela, un
convertisseur dpassant dun facteur deux la spcification du dtecteur de vertex nest pas
envisageable. Afin de minimiser la taille des CANs il est tout dabord utile de dtailler les
dimensions des diffrents blocs constituant les trois architectures de CAN. La table 5-2
prsente ces dimensions.
119
Dimension en CAN rsolution

CAN double rampe CAN SAR
m variable
Dimension
911 m 25 m 930 m 25 m 1240 m 25 m
totale
CNA interne 465 m 25 m 519 m 25 m 566 m 25 m
Comparateur 184 m 25 m 195 m 25 m 178 m 25 m
Bloc
262 m 25 m 216 m 25 m 496 m 25 m
numriques
Table 5-2 Dimension des diffrents blocs composants les CANs
Pour les trois architectures les deux blocs prsentant la plus grande surface occupe sont le
CNA interne ainsi que le bloc numrique.
Il est possible de diminuer la longueur des CANs de deux faons diffrentes : en premier lieu
en effectuant un changement de technologie au profit dune technologie plus submicronique,
en second lieu en modifiant le pitch du pixel.
5.2.1 Technologies 0,18 m versus 0,35 m

Comme il la t prsent dans le premier chapitre de ce manuscrit, la technologie 0,35 m est
une technologie de travail. Il est intressant dtudier limpact dun changement de
technologie pour les trois prototypes de CAN prsents, les prototypes finaux ntant pas
destins tre dvelopps avec la technologie AMS 0,35 m.
Dans le monde de la microlectronique en technologie CMOS, les diffrentes technologies
sont nommes en fonction de la taille minimale de la grille du transistor. Ainsi pour une
technologie 0,35 m, la taille minimale de la grille dun transistor ne pourra tre infrieure
0,35 m. La diminution de la taille de la grille des transistors na pas le mme impact sur les
parties analogiques et numriques des circuits. Les parties numriques dun circuit sont
composes de portes logiques, ces dernires utilisent les transistors MOS comme des
interrupteurs, linformation passe ou ne passe pas. La figure 5-1 prsente le dtail dun
inverseur CMOS diffrents niveaux dabstraction.
120
Figure 5-1 Dtail d'une porte logique inverseur (INV0)
La taille minimale de la grille dun transistor na que peu deffet sur les performances des
cellules logiques, mais elle a un impact considrable sur la taille de ces dernires. Plus la
grille sera petite, plus il sera possible dintgrer de transistors sur une surface quivalente et
donc, plus il sera possible dintgrer de fonctions logiques sur cette mme surface.
Les circuits analogiques reposant sur le modle lectrique du transistor MOS, la longueur et la
largeur des transistors ont un impact direct sur les tensions et les courants prsents dans les
diffrentes branches de circuit analogique tels des amplificateurs. Mme si la technologie le
permet, il ne sera, pour ces circuits, peu intressant de diminuer la taille des transistors.
Si les diffrentes architectures de CAN pouvaient tre transposes en technologie 0,18 m,
cest donc principalement sur les dimensions du bloc numrique que le gain en surface serait
intressant. La table 5-3 prsente la taille dune cellule ET-NON pour les technologies AMS
0,35 m [82] et XFAB 0,18 m [83], ainsi quune extrapolation des dimensions des blocs
numriques et des dimensions totales des trois architectures de CANs. Ces chiffres sont issus
directement des spcifications prsentes sur le site internet des deux fondeurs.
121
AMS 0,35 m XFAB 0,18 m

Surface dune cellule
55 m 9,12 m
logique ET-NON
CAN double rampes :
Bloc numrique 262 m 25 m 42 m 25 m
Dimension totale 911 m 25 m 691 m 25 m
CAN SAR :
Bloc numrique 216 m 25 m 35 m 25 m
Dimension totale 930 m 25 m 749 m 25 m
CAN rsolution
variable :
496 m 25 m 80 m 25 m
Bloc numrique
1240 m 25 m 830 m 25 m
Dimension totale
Table 5-3 Prsentation des diffrences entre deux technologies submicroniques
Larchitecture rsolution variable est celle bnficiant du plus grand gain. Il est noter que
lors du dessin des masques du bloc numrique du CAN rsolution variable, un espace de 4
m a t perdu entre chaque bloc de cellule. Ce dfaut na pu tre corrig faute de temps, il
est donc possible de rduire la taille du bloc numrique de ce CAN de 100 m en technologie
AMS 0,35 m. Les dimensions du CAN rsolution variable serait alors de 800 m 25 m.
Il est noter que ces extrapolations sont grossires et ne reprsentent pas les dimensions
relles des CANs. En effet les chiffres prsents dans la table 5-3 ont t calculs partir des
dimensions dune porte ET-NON en considrant quun gain identique tait ralisable sur
lensemble des cellules numriques. Mme si ce gain est proche il nest pas tout fait gal.
Malgr un gain extrmement intressant sur la surface du bloc numrique, aucun des trois
prototypes de CANs ne parvient atteindre les dimensions requises de 500 m 25 m.
Cependant un second avantage concernant le changement de technologie existe. Le nombre de
couches de mtallisation diffre suivant les technologies. Dans la technologie AMS 0,35 m,
quatre couches de mtallisation sont disponibles pour raliser le routage du circuit. La
technologie XFAB 0,18 m propose, elle, six couches de mtallisation.
Ainsi en plus dun gain concernant le confort de routage compar une technologie quatre
couches de mtallisation, de nouvelles technologies de condensateurs sont disponibles, les
condensateurs Metal-Isolant-Metal (MIM). La figure 5-2 prsente le dtail du dessin physique
entre une capacit poly-poly et une capacit MIM.
122
Figure 5-2 Dtail d'une capacit poly-poly et d'une capacit MIM
Pour le dessin physique dune capacit poly-poly, deux couches de polysilicium sont empiles
avec une couche doxyde entre les deux, permettant de crer une capacit entre ces deux
couches. Pour une capacit MIM le principe est le mme, le polysilicium tant remplac par
une couche de mtallisation. Cette technique ncessite donc le sacrifice de deux couches
de mtallisation sur la surface de la capacit. Il sera impossible de router un signal en utilisant
ces deux couches. Les trois architectures de CAN ayant t dveloppes en AMS 0,35 m,
leur dessin physique na utilis que quatre couches de mtallisation. Le dessin des masques
peut donc tre repris tel quel en changeant simplement les capacits poly-poly en capacits
MIM.
Lintrt des capacits MIM rside dans la possibilit de les empiler. En effet en sacrifiant
une couche de mtal supplmentaire il est possible sur la mme surface dempiler deux
capacits MIM comme le montre le dessin 5-2. Une premire capacit est cre entre la
couche de mtal 1 et la couche de mtal 2, puis une deuxime capacit de mme valeur est
cre entre la couche de mtal 2 et la couche de mtal 3. De ce fait surface quivalente la
capacit est multiplie par deux.
Aprs un examen dtaill des dessins des masques des trois CNAs internes cette solution est
facilement envisageable pour le CAN SAR et le CAN rsolution variable sans que cela
nentraine une modification trop importante du dessin des masques. Pour larchitecture de
CAN double rampe au vue des choix de conception effectus il est impossible dutiliser des
capacits MIM empiles.
Trois points importants doivent tre tudis afin de comprendre les implications dun
changement de technique des capacits poly-poly au profit des capacits MIM :
Leur densit par unit de surface
123
La valeur des dispersions lies aux processus de fabrication

La valeur des dispersions lies aux erreurs dappareillement
Pour ce faire des simulations Monte Carlo ont t ralises sur des capacits de 100 fF en
technologie poly-poly AMS 0,35 m ainsi que sur des capacits de 100 fF en technologie
XFAB. Des closes de confidentialit entre les socits AMS, XFAB et lIPHC ne permettent
pas dinclure les rsultats de ces simulations. Il peut cependant tre prcis que ce paramtre
ne sera pas limitant pour les performances du CNA interne. Une estimation de la taille du
CAN rsolution variable peut tre donne titre de conclusion dans la table 5-4.
AMS 0,35 m XFAB 0,18 m

CAN rsolution
variable :
496 m 25 m 80 m 25 m
Bloc numrique
1240 m 25 m ~550 m 25 m
Dimension totale
Table 5-4 Estimation de la taille d'un CAN rsolution variable en technologie 0,18 m
Un changement de technologie sil est extrmement bnfique pour les cellules numriques,
prsente un impact ngatif sur les parties analogiques du circuit. Les proprits lectroniques
des transistors MOS sont dpendantes des dimensions de ces derniers. Le gain effectu sur les
cellules numriques ne peut se reporter sur les parties analogiques. Il serait facile de penser
quil suffirait de ne pas changer les dimensions des parties numriques du circuit pour viter
tout changement des performances de ces derniers. Dans la ralit un changement de
technologie engendre un effet ngatif sur les transistors en augmentant la valeur des courants
de fuite de ces derniers. En se basant sur lexprience de lquipe CMOS de lIPHC dans ce
domaine, un changement de technologie pour une technologie 0,18 m naurait aucun impact
ngatif sur les parties analogiques du CAN.
5.3 Architectures alternatives

En 2007 lors de la confrence IEEE International Solid-State Circuits M.F. Snoeij de la Delft
University of Technology, le concept de Multiple-Ramp Single Slope ADC (MRSS
ADC) a t prsent [84]. La philosophie de conversion de ce CAN est trs similaire celle
du CAN double rampe numrique. La figure 5-3 prsente le CAN MRSS.
124
Figure 5-3 Dtail du CAN MRSS
Le concept du CAN MSSR est lui aussi deffectuer deux conversions successives, une
premire grossire pour les bits de poids fort, puis une seconde fine pour les bits de poids
faible. La rsolution des deux rampes dterminant la rsolution du CAN. Il est aussi possible
dadapter la rsolution du CAN double rampe numrique prsent et dtendre le concept
n rampes comme il a t expliqu dans [75].
Toute la diffrence entre le CAN MSSR et le CAN double rampe numrique rside dans le
fait que pour le CAN MSSR un seul gnrateur de rampe multiple produit les rampes pour
lensemble des colonnes alors que pour le CAN double rampe numrique chaque CAN est
dot de son propre gnrateur de rampe.
La solution du CAN MSSR parait extrmement sduisante au vue des avantages quelle
apporte pour lintgration de CAN en bas de colonne de matrice de pixels :
Un gain de surface. En partageant le gnrateur de rampe pour toutes les colonnes,
seul reste dans chaque colonne un comparateur (~200 m pour le CAN double
rampes numriques) et un bloc de mmorisation associ des cellules logiques.
Trs forte diminution des erreurs de dispersion lie au processus de fabrication sur
diffrents CANs sur un grand nombre de colonnes, la mme rampe servant pour la
conversion de toutes les colonnes.
Cependant cette solution noffre pas que des avantages :
La longueur de la piste de mtal vhiculant le signal des rampes. Celle-ci parcourt la
totalit de la largeur de la matrice (plusieurs millimtres). Il y aura trs probablement
125
une baisse de la tension sur cette distance ce qui va gnrer des diffrences de
conversion entre colonnes.
La table 5-5 prsente les performances du CAN MSSR.
CAN MSSR
Nombre de bits 10
Dynamique dentre 1V
LSB 0,97 mV
Puissance statique 69 W
Frquence de lHorloge 20 MHz
principale
Frquence de 1 Me/s
conversion
Tension dalimentation 2.2 V
Technologie de 0,25 m
fabrication
Table 5-5 Performances du CAN MSSR
Le prototype de CAN MSSR tant destin une application dans le spectre du visible sa
vitesse de conversion est trop lente pour une application directe pour le dtecteur de vertex de
lILC.
Sans pour autant le remplacer, le CAN MSSR reprsente une source dinspiration intressante
pour lvolution du CAN double rampe numrique. Il pourrait tre intressant de dporter le
CNA interne en dehors du CAN et de le partager pour plusieurs colonnes (pas forcment pour
toutes afin de ne pas avoir une trop forte baisse de tension tout au long de la piste du signal de
la rampe numrique). Cette solution permettrait de diminuer de manire trs significative la
longueur des CANs.
126
Conclusion gnrale
Conclusion gnrale
Les futures grandes expriences dans le domaine de la physique des particules vont ncessiter
des dtecteurs destins la trajectomtrie de plus en plus performants en termes de
granularit, de dissipation de puissance ainsi qu'en termes de surface occupe. Afin d'atteindre
ces nouveaux objectifs, cette future gnration de dtecteurs se doit de suivre l'volution de la
microlectronique moderne et dintgrer des fonctionnalits de plus en plus volues au sein
du mme substrat de silicium (diminution du bruit lectronique, amplification et prtraitement
des signaux...). De fait l'intgration de convertisseur analogique numrique va se rvler tre
un lment incontournable. Dans le cadre du dveloppement d'un dtecteur de vertex pour la
trajectomtrie base de pixel en technologie CMOS, ce convertisseur devra prsenter une
rsolution de 4 bits, une vitesse de conversion de 10 Mchantillons/s, un bit de poids faible de
7 mV, une consommation infrieure 500 W, le tout intgr dans un facteur de forme
compatible avec une taille de pixel de 25 m. Sa longueur ne devra pas excder 500 m afin
de ne pas augmenter le budget matire du dtecteur.
Alors que les matrices de pixel en technologie CMOS pour des applications dans le spectre
visible ont connu un essor incroyable lors de ces dix dernires annes, l'tat de l'art concernant
des CANs intgrables des matrices de pixels pour des applications dans le domaine de la
physique des particules est quasi inexistant. C'est pourquoi diffrents laboratoires de l'IN2P3
ont dcid d'orienter leur recherche dans cette direction.
Les travaux prsents dans ce manuscrit ont cherch tudier diffrentes solutions pouvant
tre intgres une matrice de pixels dans le cadre d'un dtecteur de vertex. Ils ont aussi
permis le dveloppement et la mise en place d'outils spcifiques ncessaires la
caractrisation des CANs dvelopps.
127
Conclusion gnrale
Aprs une tude des diffrentes architectures existantes de CANs, trois prototypes prsentant
des architectures diffrentes ont t dvelopps en utilisant la technologie AMS 0,35 m :
Une architecture nomme double rampe numrique permet d'effectuer une
conversion sur 4 bits en sparant cette dernire en deux conversions de 2 bits, chaque
conversion couvrant diffrentes plages de la dynamique d'entre. Cette architecture
peut tre considre comme un hybride entre une architecture SAR et une architecture
Wilkinson. Aprs avoir prsent des rsultats trs encourageant en simulation, la
caractrisation de ce prototype s'est rvle en inadquation avec les rsultats issus
des simulations. Le prototype n'a pu dpasser une vitesse de conversion de 1
Mchantillon par seconde. Aprs une tude approfondie du dessin des masques du
CAN il est apparu que les condensateurs parasites lis une partie du CANs avaient
t sous valus et ne permettaient pas le fonctionnement du CAN la vitesse de
conversion voulue.
Un deuxime prototype bas sur l'architecture approximation successive a t
conu. Ce dernier a pu atteindre une frquence de conversion de 5 Mchantillons par
seconde mais prsentait un problme au niveau de la dynamique de conversion.
Un dernier prototype prsentant une architecture spcifique ddie une intgration
en bas de colonne de matrice de pixels a t ralis. Ce CAN se propose d'effectuer
une conversion non linaire, sa rsolution changeant suivant la valeur de la tension
convertir dans la gamme dynamique d'entre. Ainsi ce CAN prsente une rsolution
de 4, 3 ou 2 bits. La caractrisation du circuit base de CAN rsolution variable a
permis d'atteindre une vitesse de conversion de 8 Mchantillons par seconde.
Aucun de ces trois prototypes n'a russi respecter les dimensions spcifies principalement
cause de la limite physique de la technologie 0,35 m dans laquelle ils ont t dvelopps.
L'exploitation des rsultats issus de la caractrisation des trois architectures diffrentes a
permis de mieux apprhender les points critiques lis au dveloppement de tels CANs. Malgr
les corrections apportes aux diffrentes architectures de CANs tudis, il reste un certain
nombre de perspectives d'amlioration des prototypes :
Un changement de technologie pourrait amliorer l'intgration des CANs en rduisant
leurs dimensions. De mme ce changement de technologie permettrait de changer
certains composants lmentaires du circuit (les condensateurs par exemple) afin d'en
amliorer les performances. Ce changement aura cependant trs certainement un
128
Conclusion gnrale
impact ngatif sur les parties analogiques du convertisseur. Seule une tude
approfondie de la technologie 0,18 m (ou infrieur) permettra de quantifier les gains
et pertes sur le CAN.
Les rfrences de tension ncessaires au bon fonctionnement des circuits devront
terme tre intgres dans les CANs. Cette intgration risque de poser de nombreux
dfis afin d'viter au maximum une variation de la valeur de ces rfrences entres les
diffrentes colonnes d'une mme matrice.
En conclusion lensemble des recherches menes conjointement dans les quipes de lIN2P3
ont montr les limites de la technologie 0,35 m pour lintgration de circuit complexe dans
un pitch aussi faible que 25 m. A partir des rsultats des CANs dvelopps, il semblerait
quune solution acceptable pour le dtecteur de vertex de lILC serait de se limiter un
discriminateur pour les premires couches du dtecteur, les CANs tant intgrs dans les
couches priphriques bnficiant dun pitch de pixel moins contraignant (de lordre de 35
m). Un prototype intgrant une matrice de pixels associe des CANs rsolution variable
est en cours de dveloppement au sein de lquipe Capteur CMOS de lIPHC. Ce prototype,
sil est soumis, intgrera des pixels dont le pitch sera 35 m ainsi quune version modifie du
CAN rsolution variable.
Ces travaux de thse ont permis la publication de trois articles dans des confrences
internationales (dont un rfrenc sur le site de IEEE) ainsi que la publication dun article
dans la revue NIMa.
129
Conclusion gnrale
Liste des publications

Ces travaux de thse ont permis la publication des articles suivant :
Confrence avec comit de lecture et publication des actes:
Design Circuit and Integrated System 2007, Sville, Espagne :
A Pixel Level, Ultra Low Power, 1 Msample/s Double Ramp A/D Converter for Monolithic Active
Pixel Sensors in High Energy Physics and Biomedical Imaging Applications
Design Circuit and Integrated System 2008, Grenoble, France :
An ultra low power and pixel level integrated SAR ADC for high energy physics
IEEE Mixed Design of Integrated Circuits and System 2009, Lotz, Pologne :
A pixel Column Level, Ultra Low Power, 8 MSample/s Multibit A/D Converter for Monolithic Active
Pixel Sensors in High Energy Physic
Revue spcialise :
Nuclear Instruments and Methods in Physics Research section a :
A Column Level, Ultra Low Power, 1Msample/s Double Ramp A/D Converter for Monolithic Active
Pixel Sensors in High Energy Physics
130
Annexe A : Les circuits chantillonneurs bloqueurs
Annexe A : Les circuits chantillonneurs

bloqueurs
A 1. Les circuits chantillonneurs bloqueurs (SH)
Les Convertisseurs Analogique-Numrique prsupposent que la tension dentre convertir
restera stable pendant toute la dure de la conversion. Or lors de la phase de conversion il
arrive que le signal dentre varie. Cette variation peut fausser le code de sortie (par exemple
pour un CAN SAR). Il est possible de calculer la frquence maximale du signal convertir en
fonction du nombre de bits du CAN et de sa vitesse de conversion.
Soit la tension dentre v(t).
( ) * + ( ) (A-1)
o q reprsente le quantum, N le nombre de bit du convertisseur.

La drive de v(t) vaut :
( ) ( ) (A-2)
On peut alors calculer la valeur maximum de la drive de v(t) :
| ( ) (A-3)
Et donc la frquence maximale du signal dentre vaut :
|
(A-4)
Cest pourquoi il peut tre intressant dintgrer un tage dchantillonnage/blocage (E/B)

afin de garantir la stabilit du code dentre. Cet tage va figer la valeur de la tension dentre
le temps de la conversion. Le circuit E/B est compos dtage damplification et dun
condensateur et dun commutateur comme le montre la figure A-1. Tant que le commutateur
est ferm, la tension aux bornes du condensateur suit la tension convertir. Au moment o le
commutateur souvre, la tension aux bornes du condensateur ne suit plus les variations de la
tension du signal convertir. La tension lentre du CAN est stable. Cependant, suivant la
131
frquence du signal convertir le code en sortie peut ne pas permettre une reprsentation
fidle du signal converti comme le montre la figure A-1
Figure A - 1 Principe de fonctionnement d'un chantillonneur bloqueur
En 1924 Harry Nyquist publia un article dans lequel il tablissait une relation entre la
frquence dun signal et la frquence dchantillonnage de ce dernier. Ce thorme nonce
que la frquence maximum dchantillonnage (femax ) dun signal de frquence f doit satisfaire
le critre suivant :
(A-5)
Si ce critre nest pas respect il est impossible de restituer le signal original sans perte
dinformation.
Pour une application au sein dune matrice de pixels le critre de Nyquist est intrinsquement
respect, cependant lintgration dun tage dE/B savre tout de mme ncessaire.
132
A 2. La chane de lecture complte des MAPS.

La chane de lecture complte dun pixel est prsente sur la figure A-2 :
A - 2 chane de lecture complte d'un pixel
Soit Va la tension entre le point A et la masse, Vb la tension entre le point B et la masse, Vc la

tension entre le point C et la masse et enfin la tension Vcap entre les points B et C. CS et SF
sont respectivement les gains des deux amplificateurs contenus dans le pixel.
Pour comprendre le double chantillonnage corrl il faut envisager deux cycles de lecture
conscutifs entre lesquels se situe un temps dintgration. Chacun de ces cycles sarticule
autour de trois phases : une phase de lecture, une phase de reset, une phase de calibration.
Cycle 1 :
Phase de lecture, linterrupteur RD est ferm, les autres ouverts :
( ) (A-6)
Phase de reset, linterrupteur RST2 est ferm, les autres ouverts :
( ) (A-7)
( ) (A-8)
Phase de calibration, linterrupteur CALIB est ferm, les autres sont ouverts :
( ) ( ) (A-9)
133
Entre le cycle 1 et le cycle 2 durant le temps dintgration, il est suppos quune charge ait t
dpose dans le pixel par une particule ionisante. Le mme enchanement des trois phases
seffectue lors du cycle 2
Cycle 2 :
Phase de lecture, linterrupteur RD est ferm, les autres ouverts :
( ) (A-10)
( ) ( ) (A-11)
Phase de reset, linterrupteur RST2 est ferm, les autres ouverts :
( ) (A-12)
( ) (A-13)
Phase de calibration, linterrupteur CALIB est ferm, les autres sont ouverts :
( ) ( ) (A-14)
Les deux tensions stockes dans les condensateurs C1 et C2 (respectivement lors des phases
de lecture et de calibration) valent :
( ( ) ( ) ) (A-15)
( ( ) ( ) (A-16)
Ltage de numrisation codera directement la diffrence de ces deux signaux.
( ( ( ) ( ) (A-17)
Limplantation de cette technique ncessite donc un tage E/B en bas de colonne entre la
sortie du pixel et lentre de ltage de numrisation.
Deux architectures de circuit E/B pour une implantation en bas de colonne pour des MAPS
ont t proposes dans des travaux de thses menes lIPHC [76] [77]. Lensemble du
fonctionnement de ces circuits y est dtaill. Les schmas de ces circuits sont tout de mme
prsents sur les figures A-3 et A-4. Dautres architectures de circuit chantillonneurs
bloqueurs peuvent tre trouves en [85]
134
Figure A - 3 Circuit E/B propos dans [1]
Figure A - 4 Circuit E/B propos dans [2]
135
136
Annexe B : Description du banc de test des trois circuits base de CANs
Annexe B : Description du banc de test

des trois circuits base de CANs
Un banc de test ddi a t dvelopp afin de caractriser les CANs soumis lIPHC. Pour ce
faire une carte PCB a t ralise et est prsente sur la figure B-1.
Figure B - 1 carte de test du circuit Wiliam et Sara
Cette carte se compose comme suit :

A : port dactivation des diffrents canaux sur la puce.
B : port de pilotage des CNAs externes via les modules I2C.
C : deux CNAs DAC202U de chez Texas Instrument.
D : slection de la voie dentre de la puce pour le signal gnr par les CNAs
externes.
E : port dacquisition directe par un ordinateur via le port parallle.
F : connexion RJ45 vers la carte dacquisition.
G : connectique de sortie du module de test intgr dans les puces.
H : CAN commercial pour la vrification de la chane de lecture de la carte PCB.
I : rfrence de tension et de courant ncessaire au bon fonctionnement de la puce.
137
Cette organisation de la carte de test permet deux solutions pour lacquisition des signaux de
sortie de la puce. Tout dabord une solution autosuffisante qui ne ncessite quun
ordinateur intgrant Labview. Cette partie de la caractrisation est lente du fait de la limite
en lecture/criture du port parallle de lordinateur via le logiciel Labview . Dans cette
configuration, la puce convertie la vitesse voulue (10Mechantillons/s) mais lacquisition est
beaucoup plus lente (10kechantillons/s). Ensuite il est aussi possible dutiliser une carte
dacquisition dveloppe au sein de lquipe de caractrisation de lIPHC qui permet une
acquisition rapide des signaux de sortie. En passant par ce module, il est alors possible de
faire des acquisitions 1Mechantillon/s.
La mise en place de ces deux solutions permet dvaluer les caractristiques statiques de la
puce mme en cas de non disponibilit des cartes dacquisitions rapides (50 MHz).
De mme la commande des CNAs externes suit le mme raisonnement, une interface
dveloppe sous Labview permet le pilotage lent des CNAs. Cette interface est prsente
sur la figure B-2 :
Figure B - 2 interface de commande des CNAs via Labview
138
Les commandes des deux CNAs sont indpendantes lune de lautre et prsentent deux
signaux diffrents lentre de la puce.
Les CNAs externes peuvent tre pilots directement par un gnrateur de squence numrique
pouvant gnrer des signaux une frquence maximale de 200 MHz.
Les CNAs externes prsentent les caractristiques suivantes :
12 bits
200 Mechantillons/s
Sortie en courant
Dynamique de sortie entre 2 mA et 20 mA
La figure B-3 prsente linterface de commande de la carte dacquisition :
Figure B - 3 Logiciel de contrle de la carte d'acquisition
Pour le troisime prototype il a t dcid de sparer sur deux cartes diffrentes les CNAs
externes et la puce tester. Cela permettra une rduction de la taille de la carte PCB servant
caractriser les prochaines puces base de CAN, la carte incluant les CNAs pouvant tre
rutilise. La figure B-4 prsente ces deux cartes PCB :
139
Figure B - 4 Cartes de caractrisation de la puce MAD
Les composant utiliss sont les mmes que sur la carte prsente sur la figure B-1. La carte en
bas de limage est la carte incluant les deux CNAs externes, la carte du haut est celle incluant
la puce caractrise
140
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cole Doctorale de Physique et Chimie Physique

prsente pour obtenir le grade de

Docteur de lUniversit de Strasbourg

Conception et intgration de convertisseurs Analogique/Numrique,

Soutenue publiquement le 04 juin 2010

Directeur de thse : M. Yann Hu, Professeur, UDS Strasbourg

Rapporteur externe : M. Patrick Garda, Professeur, UPMC Paris

Rapporteur externe : M. Bertrand Granado, Professeur, ENSEA, Cergy Pontoise

Examinateur : M. Eric Delagnes, Ingnieur de recherche, CEA, Saclay

Examinateur : M. Marc Winter, Directeur de recherche, IPHC, Strasbourg

Examinateur : M. Dominique Knittel, Professeur, UDS Strasbourg

IPHC Institut Pluridisciplinaire Hubert Curien UMR 7178

Figure 1-1 Reprsentation d'un atome ................................................................................................... 6

Table 1-1 Les fermions du modle standard ........................................................................................... 7

La physique des particules a elle aussi profit des avancs technologiques en

connu un dveloppement discret, les matrices de pixels en technologie CMOS font

Les convertisseurs analogiques numriques reprsentent le cur de tout SoC. En transformant

Le deuxime chapitre se concentrera sur le monde de la conversion analogique numrique

Le quatrime chapitre se propose de prsenter lenvironnement de caractrisations dvelopp

Les dtecteurs en technologie CMOS

1.1 Brve histoire de la physique des particules

Figure 1-1 Reprsentation d'un atome

Linteraction lectromagntique [7], dont le boson intermdiaire est le photon, est

Figure 1-2 Les diffrentes particules du Modle Standard

La figure 1-2 rsume les principales caractristiques du MS.

Afin de complter le MS et de garder sa cohrence, ce dernier se doit dintgrer un

Tevatron du laboratoire Fermi (Chicago, USA) qui a permis la dcouverte du quark

Seul le boson de Higgs na jusqualors pu tre observ. Sa dcouverte et son tude

Le paragraphe suivant se propose de prsenter les dtails du fonctionnement des

1.2 Les collisionneurs de particules

lmentaires rsultantes de cette collision. En mesurant un certain nombre de paramtres trs

Trois grands paramtres permettent de distinguer les acclrateurs de particules pour la

1.2.2 Le Large Hadron Collider (LHC)

50 m 400 m). De nombreuses informations complmentaires sur ces expriences peuvent

La ralisation du LHC et de ses expriences associes a ncessit 20 ans de dveloppement

1.2.3 Le Collisionneur Linaire International (ILC)

Les faisceaux de lILC sont composs dlectrons et de positons polariss entrant en

Figure 1-3 Le Collisionneur Linaire International

Figure 1-4 Squencement des faisceaux de l'ILC

1.2.4 Les expriences lILC

Un dtecteur de vertex compos de cinq couches de capteur pixels, chacune monte

Une chambre projection temporelle, TPC (pour Time Projection Chamber),

1.3 Le dtecteur de vertex de lILC

Lquipe CMOS-ILC de lIPHC dveloppe une gomtrie de dtecteur de vertex base de

Figure 1-6 Vue d'artiste du dtecteur de Vertex de lILC

Pour une reconstitution prcise de la trajectoire de chaque particule et de leur origine,

Le dtecteur de vertex tant le dtecteur le plus proche du point dinteraction, il sera

Diamtre de Nombre de Puissance Puissance

1.4 Le dtecteur base de semi-conducteur

Figure 1-7 Tranche base de circuits MIMOSA 5

1.4.1 Le pixel actif CMOS

Figure 1-8 Pixel Actif CMOS base de trois transistors

o Q reprsente le nombre de charges collectes, C la capacit Cqonv et v la tension gnre.

1.4.2 Le pixel actif monolithique de type CMOS (MAPS) de lIPHC

Figure 1-9 Architecture du pixel monolithique actif (MAPS)

1.4.3 Chane de lecture complte d'un capteur pixel actif

Figure 1-10 Organisation gnrale du capteur avec sa chane de lecture

Dans le cadre du dtecteur de vertex de lILC, la chane de lecture complte se prsente

Figure 1-11 Chane de lecture complte d'une colonne de pixels

1.4.4 Intgration dun CAN dans la chane de lecture du dtecteur de

o p reprsente limpulsion de la particule observe et langle que fait sa trajectoire avec

delles. Une rsolution spatiale de ~2 m sur la premire couche du dtecteur de vertex

Une conversion par traitement logiciel a t ralise afin de dterminer lvolution de la