Curso Profissional de Eletrotecnia

Sistemas Digitais 12.

SISTEMAS DIGITAIS

351712264

ano RM/12

Mdulo 4
- Circuitos Sequenciais

Rui Marques / 2012

CIRCUITOS SEQUENCIAIS
Os circuitos at aqui estudados e denominados por circuitos combinatrios caracterizam-se por o valor lgico
presente na sada ser unicamente determinado pelos valores lgicos presentes nas entradas em cada momento.
Iniciaremos agora o estudo de circuitos denominados circuitos sequenciais, que, como o nome indica, so
circuitos cuja sada depende, no s das entradas presentes, mas tambm da sequncia de valores que as
variveis de entrada foram tomando ao longo do tempo.
Tal comportamento implica a existncia de memria pois o sistema guarda informao de acontecimentos
passados.
Um circuito que acende uma lmpada sempre que for premido um boto um circuito combinatrio (muito
simples). Um circuito que s acende a lmpada depois de se premir um boto trs vezes, um circuito
sequencial.
Consideremos outro exemplo:

S 1 Q

R 1 &

Figura 1

Suponhamos que, no circuito da Figura 1, no instante zero, a sada Q 0. Aplicando s entradas S e R os sinais
da Figura 2 (diagrama temporal), obtemos a sada Q:

t
R

t
Q

ta tb t
Figura 2

No instante ta, as entradas S e R esto a 0 e a sada 1. No instante t b, com as mesmas entradas, a sada 0.
A sada depende no s das entradas presentes mas tambm da sequncia de valores que as variveis de
entrada foram tomando ao longo do tempo.
Repare-se que h realimentao no circuito: ligao da sada a uma entrada, fechando um circuito.
Num circuito combinatrio o valor lgico presente na sada unicamente determinado pelos valores lgicos
presentes nas entradas em cada momento.
Um circuito sequencial possui elementos de memria. O estado do circuito corresponde aos valores
lgicos armazenados nesses elementos de memria.

1
Circuitos sequenciais sncronos e assncronos
Os circuitos sequenciais so classificados em dois tipos: os circuitos sequenciais assncronos e os sequenciais
sncronos. Esta classificao atribuda, funo do instante temporal em que as entradas so observadas e o
momento em que o estado do circuito se altera.
Nos circuitos sequenciais assncronos, os valores lgicos da sada so estabelecidos no momento em que as
entradas se alteram.
Nos circuitos sequenciais sncronos, os valores lgicos da sada so estabelecidos em instantes determinados
por uma entrada de sincronizao denominada por clock (relgio).
A designao de clock advm do facto deste sinal ser normalmente peridico.
Latches e flip-flops
Latch ou bscula um elemento bsico assncrono que permite armazenar um bit de informao (guardar 0 ou
1)
Flip-flop Tal como os latches, tambm servem para armazenar um bit de informao, mas neste caso o
armazenamento feito de uma forma sincronizada com transies de um sinal de referncia, ou seja, um
elemento sncrono.
Modelo geral de um circuito sequencial

Figura 3

Latches
Iniciaremos o estudo dos circuitos sequenciais com os latches.

Latch SR
A forma mais bsica de implementar-se um circuito lgico de memria conhecida como latch, que significa, em
portugus, trinco ou ferrolho. A sua arquitetura composta de duas portas lgicas NOR, possuindo duas
sadas: a varivel lgica Q e o seu complemento lgico

R 1 Q

1
S

Figura 4

A designao SR (ou RS) advm do significado destes smbolos: S Set (coloca a sada a 1) e R Reset
(coloca a sada a 0).

Tabela de transies

Entradas Estado Estado

2
 presentes presente seguinte
R S Qn Qn+1
0 0 0 0
mantm
0 0 1 1
0 1 0 1
Set
0 1 1 1
1 0 0 0
Reset
1 0 1 0
1 1 0 0
No usado
1 1 1 0
Tabela 1
Qn designa o estado presente, o valor da sada Q no presente. Q n+1 designa o estado seguinte, o valor da sada Q
logo depois de terem sido estabelecidas as entradas.
O Latch SR pode ser entendido como um dispositivo que obedece aos comandos Set e Reset. Considerando
ativos os comandos que tm o valor 1, verificamos que:
O comando Set (S=1), fora a sada Q a 1, qualquer que seja o seu valor presente.
O comando Reset, fora a sada Q a 0, qualquer que seja o seu valor presente.
Estando inativos o comando Set e o comando Reset, S = R = 0, o valor da sada Q no se altera.
Os dois comandos ativos, S = R = 1, uma situao indesejvel e deve ser evitada. Quando as duas entradas
mudam ambas e simultaneamente para 0, o estado seguinte tanto pode ser 1 como 0, dependendo dos tempos
de propagao das portas lgicas.

Diagrama temporal

Figura 5

Smbolos S Q

S Q
R Q

R Q

Figura 6 smbolos do Latch SR

3

Latch S R

constitudo por portas lgicas NAND e tem as entradas S e R ativas baixas.

& Q

&

Figura 7

As entradas ativam ao nvel baixo (0).

Tabela de transies
Entradas Estado Estado
presentes presente seguinte
S R Qn Qn+1
0 0 0 1
No usado
0 0 1 1
0 1 0 1
Set
0 1 1 1
1 0 0 0
Reset
1 0 1 0
1 1 0 0
Mantm
1 1 1 1
Tabela 2
O comando Set (S = 0), fora a sada Q a 1, qualquer que seja o seu valor presente.
O comando Reset, ( R = 0) fora a sada Q a 0, qualquer que seja o seu valor presente.
R=1
S=
Estando inativos o comando Set e o comando Reset, , o valor da sada Q no se altera.

R=0
S=
Os dois comandos ativos, , uma situao indesejvel e deve ser evitada. Quando as duas
entradas mudam ambas e simultaneamente para 1, o estado seguinte tanto pode ser 1 como 0, dependendo dos
tempos de propagao das portas lgicas.

Diagrama temporal

Figura 8
Smbolo
S Q
S Q

4 R Q
R Q
 Figura 9 smbolos do Latch SR

Aplicao
Um exemplo de aplicao do latch SR a filtragem do rudo introduzido pelos comutadores mecnicos.
Comutador com rudo

Figura 10
A funo da resistncia R do circuito colocar a sada Vo a 0 (valor lgico) sempre que o comutador no efetua o
contacto nem com o ponto A nem com o ponto B. Devido ao efeito de mola dos comutadores mecnicos, a
transio do comutador de B para A produz rudo na sada Vo, conforme se pode verificar no diagrama temporal.

Figura 11
Comutador sem rudo (debounced switch)

Figura 12
As resistncias do circuito colocam as entradas S e R a 0 (valor lgico) sempre que o comutador no efetua o
contacto nem com o ponto A nem com o ponto B. Quando o comutador est em contacto com o ponto B, S=0 e
R=1, estando a sada Vo = Q = 0. Na transio do comutador de B para A, R=0 e S vai oscilando entre 1 e 0 at
se fixar no valor 1.
A primeira ocorrncia de S=1 de imediato capturada pela bscula S-R colocando a sada a 1 (Set). Na
transio de A para B, S=0 e R vai oscilando entre 1 e 0 at se fixar no valor 1.
A primeira ocorrncia de R=1 de imediato capturada pela bscula S-R, colocando a sada a 0 (Reset). Tal como
se evidencia no diagrama temporal, a aplicao da bscula S-R neste circuito elimina o rudo eltrico.

5
Diagrama temporal

Figura 13

6
Latch SR com enable
O latch SR com enable tem uma entrada adicional C (Controlo). S quando essa varivel est ativa que se
podem fazer operaes como Set e Reset.

Estado
Entradas presentes
seguinte
C S R Qn+1
0 X X Qn Mantm o estado
1 0 0 Qn Mantm o estado
1 0 1 1 Set
1 1 0 0 Reset
1 1 1 No se utiliza
R R
& R Q
C
S
S &
S Q

Figura 14
As duas portas AND so as portas de controlo. Sendo C = 1, R = R, S = S e o latch funciona como o normal SR.
Sendo C = 0, R = S = 0 e o latch mantm o mesmo estado.

Tabela de transies
A tabela seguinte no apresenta, de modo explcito, todas as combinaes possveis das entradas para maior
clareza da exposio

Tabela 3

mais comum a implementao de um circuito equivalente com portas um latch SR, implementado com portas
NAND:
S S
& S Q
C
R
&
R
R Q
Figura 15

Smbolos
S Q S Q

C C

R Q R Q
7
 Figura - smbolos
Diagrama Temporal

Figura exemplo de diagrama temporal

Latch D
A situao em que S = R = 1 indesejvel uma vez que, na transio simultnea se S e R para 0, o estado
seguinte imprevisvel. Para evitar esta situao, acrescenta-se uma negao entre as entradas S e R.
Obtm-se assim o latch D.

D S Q D Q
C
C C
1

R Q Q
Figura 16 princpio de funcionamento Figura 17 - smbolo

Os latches D so usados como clulas de memria ( um latch, um bit).

Tabela de transies
Entradas Estado
presentes seguinte
C D Qn+1
0 X Qn Enable no ativo mantm o estado
1 0 0 Enable ativo o estado seguinte
1 1 1 igual entrada D presente

Tabela 4
Sendo C ativo, a sada Q igual entrada D. Por isso o latch D tambm chamado latch transparente.

8
Diagrama temporal

Figura 18 exemplo de diagrama temporal

9
Flip-flops
Geralmente so compostos por 2 latches ligados em srie e lgica adicional.
Permitem sincronizar o armazenamento da informao com as transies de um sinal de referncia (Sinal de
relgio ou Clock)

Figura 19

Flip-flop D ativado por flanco

a) b)
Master Slave

Figura 20 - Fip-flop D com disparo no flanco positivo: a) Circuito; b) Smbolo

A Figura 20 mostra a constituio de um dispositivo no transparente com dois latches em cadeia sendo o
primeiro latch chamado master, o qual est aberto e segue a entrada enquanto o sinal CLK est baixo.
Quando o CLK fica alto o master fecha e guarda a informao que ento transferida para o segundo latch
chamado slave. Este, no entanto, s muda no incio deste intervalo porque o master est fechado e inaltervel
durante o resto do intervalo.

Figura 21 Sequncia temporal no master e no slave do flip-flop

Assim, enquanto o clock est baixo a entrada C do master est a 1 permitindo que a sua sada Q M siga a entrada
at que o clock fique alto.
Por sua vez, enquanto o clock est baixo, a entrada C do slave est a 0 inibindo a sada Q do slave de mudar,
embora as suas entradas possam estar a mudar. Uma vez o clock alto a sada Q do slave reproduz a entrada
que a sada QM do master, que no entanto no varia porque a sua entrada C est inibida.

Smbolos

Figura 22 - Flip-flop: a) Disparo no flanco ascendente; b) Disparo no flanco descendente

O tringulo no interior do smbolo indica um comportamento dinmico ou ativao por flanco.

A inexistncia de uma bola no exterior indica que o clock positivo ou reagindo no flanco ascendente do CLK (a).
A existncia de uma bola no exterior indica que o clock negativo ou reagindo no flanco descendente do CLK
(b).

10
Tabela de transies
O flip-flop s pode mudar de estado no flanco de disparo do clock e que por ser o ascendente ou positivo
assinalado na tabela de verdade pela seta .

D C Qn+1
0 0 Reset
1 1 Set
x 0 Q, Mantm o estado
x 1 Qn Mantm o estado
Tabela 5 - Funcionamento do flip-flop D ativado por flanco ascendente (positivo).

Diagrama temporal

Q
Figura 23 Exemplo de funcionamento do flip-flop D com disparo no flanco positivo

O flip-flop D estabelece o estado apenas quando ocorre o flanco ascendente (neste caso) do clock.
O clock tira uma fotografia entrada D e guarda o estado fotografado na sada Q. Nos intervalos do flanco
ascendente o estado no muda.

Exerccio
Complete o diagrama temporal do circuito da Figura 24. Inicialmente, Q = 1. Tenha em ateno a polaridade do
flanco.

D D Q

C Q

Figura 24

11
Flip-flop JK ativado por flanco
O flip-flop (FF) JK Possui duas entradas, J e K, que possibilitam mais operaes do que o FF D.
Um FF JK ativado por flanco (edge-triggered) pode ser construdo a partir de um FF D:

Figura 25

Tabela de transies

J K C Qn+1
0 0 Qn Mantm o estado
0 1 0 Reset
1 0 1 Set
1 1
Q n Complementa o estado
X X 1 Qn Mantm o estado
X X 0 Qn Mantm o estado

Tabela 6

Smbolos

J Q J Q

K Q K Q

a) b)
Figura 26 Smbolos do flip-flop JK a) flanco ascendente b) flanco descendente

Diagrama temporal

Figura 27 Exemplo de funcionamento de um FF JK ativado por flanco ascendente

12
Flip-flop T ativado por flanco
Se unirmos as entradas de um FF JK, obtemos um flip-flop T

T Q

T J Q
Q
C
K Q

a) b)
Figura 28 Princpio de funcionamento (a) e smbolo (b) de um flip-flop T ativado por flanco ascendente

Tabela de transies
Como J = K, a Tabela 7 do FF JK fica reduzida a:

J K C Qn+1
0 0 Qn Mantm o estado
1 1
Q n Complementa (troca) o estado
X X 1 Qn Mantm o estado
X X 0 Qn Mantm o estado

Tabela 7
A tabela de transies de um flip-flop T ento:
T C Qn+1
0 Qn Mantm o estado
1
Q n Complementa (troca) o estado
X 1 Qn Mantm o estado
X 0 Qn Mantm o estado

Tabela 8
O flip-flop T tem um comportamento simples: se, na ocorrncia do flanco ativo T = 0, o estado mantm-se (no
troca). Se na ocorrncia do flanco ativo T = 1, o estado complementado (troca). T pode ser ento entendido
como o comando TROCA.

Smbolos

T Q T Q Q
a) b) T
Q Q Q

a) b) c)

Figura 29 Smbolos do flip-flop T a) flanco ascendente b) flanco descendente c) com entrada sempre ativa.

Diagrama temporal
Na Figura 30 apresentado um exemplo de diagrama temporal de um flip-flop T ativado por flanco ascendente.

C
13

Q
 Figura 30 No flip-flop T a sada Q s muda (troca) de estado se T for ativo (T = 1) na ocorrncia do flanco ativo do clock

Entradas assncronas
frequente os flip-flops terem entradas assncronas que permitem inicializar o estado:
Set ou Preset Inicializa a 1;
Reset ou Clear Inicializa a 0
Estas operaes assncronas so independentes do sinal de relgio e sobrepem-se s restantes.
Como exemplo so apresentados alguns flip-flops na Figura 31.

Figura 31 flip-flops com entradas assncronas

De notar que as entradas assncronas podem ser ativas altas ou baixas.

Diagramas temporais
So apresentados alguns exemplos de diagramas temporais.

CLK
PR
D Q

PR Q
CL

CL
Q
t1 t2 Figura 32

Na Figura 32 apresentado um exemplo de diagrama temporal para um flip-flop D ativado por flanco
descendente, com entradas ativas baixas de Preset e Clear. O Preset atua no tempo t 1 e impede que, em t2, a
sada v a zero.

14
 J

K
PR
J Q
CLK
Q
CL
PR K

CL
Q
Figura 33

Na Figura 33 apresentado um exemplo de diagrama temporal para um flip-flop JK ativado por flanco
descendente, com entradas ativas baixas de Preset e Clear.
CONTADORES E DIVISORES DE FREQUNCIA
Os flip-flops podem se utilizados na contagem de impulsos e na diviso de frequncias.

Divisor de frequncia
Num flip-flop JK, sendo as entradas J e K ambas 1, o estado seguinte a negao do estado presente.
Aplicando ao clock do primeiro FF uma onda de impulsos com uma dada frequncia, a sada uma onda
quadrada com metade da frequncia da onda de clock da entrada (a frequncia dividida por dois).
Com dois flip-flops ligados em srie como se mostra na figura 1, a frequncia dividida por quatro.
Com n flip-flops pode-se construir um divisor de frequncia por 2 n.

1 1
PR
Q0 PR Q1
J Q J Q
CLK
K CL Q K CL Q

CLK
TCLK
Q0
TQ0
Q1
TQ1
Figura 34

Sendo, por exemplo, a frequncia do clock 1 kHz (1000 ciclos por segundo), o seu perodo T=1f=11kHz=1
ms.
Na sada do primeiro FF, T(Q0) = 2 x 1 ms = 2 ms. A frequncia em Q0 ento f=1T=12ms=0,5 kHz, ou seja, a
frequncia diminuiu para metade ( dividida por dois). Na sada Q 1, a frequncia dividida por quatro.
Com 4 FFs a frequncia dividida por 24, ou seja, por 16.

Contador
O mesmo circuito pode ser usado como contador

15
 1 Q0 1 Q1
PR PR
J Q J Q
CLK
K CL Q K CL Q

CLK
0 1 2 3 4 5 6 7
Q0 0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1
Q1

Figura 35 - contador assncrono, crescente de mdulo 4.

No ciclo de clock 0, os estados dos FFs so Q1Q0 = 00.
No ciclo de clock 1, os estados dos FFs so Q1Q0 = 01
No ciclo de clock 2, os estados dos FFs so Q1Q0 = 10
No ciclo de clock 3, os estados dos FFs so Q1Q0 = 11. A partir da repete-se a sequncia:
No ciclo de clock 4, os estados dos FFs so novamente Q 1Q0 = 00, etc..
CLK Q1 Q0 Decimal
0 0 0 0
1 0 1 1
2 1 0 2
3 1 1 3
4 0 0 4

Obtemos assim um contador: 0; 1; 2; 3; 4; [0;
Podemos observar que o clock (CLK) no o mesmo para os dois FFs. Diz-se que o contador assncrono. A
contagem crescente e tem quatro contagens diferentes. assim um contador assncrono, crescente de
mdulo 4.

Contador assncrono crescente mdulo 8

Com 3 FFs obtemos um contador assncrono crescente mdulo 8.

1 Q0 1 Q1 1 Q2
PR PR PR
J Q J Q J Q
CLK
K CL Q K CL Q K CL Q

Figura 36 contador assncrono crescente mdulo 8

De um modo geral, com n flip-flops pode-se construir um contador mdulo 2n.

Contador assncrono crescente mdulo n

possvel obter contadores de mdulo n, com n qualquer.
Por exemplo, para obter um contador de mdulo 6, partimos de um contador com 3 FFs e fazemos um Reset ao
atingir a contagem 6.
A contagem 6 obtm-se com Q2Q1Q0 = 110. Assim o Reset deve ocorrer quando Q2 = 1 e Q1 = 1. Como o Reset
(ou Clear, CL) ativo baixo, usamos uma porta NAND de duas entradas:

16
 1

J
CLK
K

Figura 37 - contador assncrono, crescente, mdulo 6

De notar que o contador passa momentaneamente pela contagem 6, mas no permanece nela pois vai
imediatamente a 0.

17
Contador decrescente
O contador decrescente pode obter-se de dois modos:

- Ligando a sada negada de um FF ao clock do FF seguinte:

1 Q0 1 Q1
PR PR
J Q J Q
CLK
K CL Q K CL Q

CLK
0 1 2 3 4 5 6 7
Q0 1 0 1 0 1 0 1 01

Q0

Q1 1 1 0 0 1 1 0 0

Figura 38 contador assncrono, decrescente, mdulo 4

CLK Q1
0 1
1 1
2 0
3 0
4 1
- Usando FFs ativados por flanco ascendente:
Q0 Decimal
1 3
0 2
1 1
0 0
1 3

1 Q0 1 Q1
PR PR
J Q J Q
CLK
K CL Q K CL Q

Figura 39 - contador assncrono, decrescente, mdulo 4

(Comprove, desenhando o respetivo diagrama temporal).

18
Contadores assncronos em circuitos integrados
Alguns circuitos integrados dispem de combinaes de flip-flops que permitem a implementao verstil de
contadores.

Contador binrio assncrono de 4 bit, 74HC/HCT93

Quatro flip-flops ligados internamente para providenciar uma seco divisora por dois e outra seco divisora por
oito.
Cada seco tem uma entrada de clock separada (CP0 e CP1) ativas no flanco descendente.
disponibilizada uma entrada assncrona de Clear ou Master Reset, MR, atravs de uma porta AND de duas
entradas (MR1 e MR2) que fora a 0 todos os flip-flops.

Configurao dos pinos Smbolo lgico tradicional Smbolo lgico ANSI/IEEE

Figura 40

Figura 41 - Diagrama lgico do 7493

Por simples ligaes possvel obter um contador assncrono crescente de mdulo 2 a mdulo 16, excetuando
os mdulos 7, 11, 13, 14 e 15. Para esses necessria lgica externa adicional (porque?).
Como exerccio deixado ao aluno a implementao de um contador mdulo 12, que poder ser usado num
relgio digital.

19
Diagrama de estados
Cada etapa atravs da qual um circuito sequencial avana chamada de estado.
Em cada estado, o circuito armazena uma recordao da sua histria passada de modo a que ele possa saber o
que fazer a seguir.
Os circuitos sequenciais prticos so implementados com flip-flops (FFs). Tem particular interesse o
conhecimento dos estados dos FFs. Por exemplo, num circuito com 2 FFs, h um mximo de 4 estados: aquele
em que Q1=0 e Q0=0, Q1=0 e Q0=1, Q1=1 e Q0=0 e finalmente Q1=1 e Q0=1. A cada um destes estados pode ser
associada uma referncia por exemplo, letras, nmeros ou ambos, para facilitar a descrio do sistema.
Exemplos:

A S1 00 A /0 0

a) b) c) d)
Figura 42 a) e b) estados referenciados pelos estados lembrana; c) estado referenciado pelas suas sadas; d) estado
referenciado pelo seu estado lembrana (A) e pelas sua sadas (Q1Q0 = 00)
Como nos circuitos sequenciais sncronos as mudanas de estados ocorrem em instantes discretos
determinados pelo clock, possvel substituir a varivel contnua do tempo por uma varivel discreta do tempo
definida por nmeros inteiros e positivos.
Essa representao temporal permite-nos representar graficamente a evoluo do circuito atravs do chamado
diagrama de estados.

x
A B

Figura 43 - Diagrama de estados

Cada estado representado por um nodo (quadrado ou circular) e a transio por uma linha ou arco referenciado
com as entradas que originam a transio entre os respetivos estados.
Os estados e as condies de transio entre estados so representados de acordo com o tipo de sistema em
estudo.

20
Exemplo
Descrio em linguagem comum:
Um circuito sequencial sncrono tem dois flip-flops, Q 1 e Q0 e uma entrada, X.
No estado A, Q1Q0 = 00. O sistema mantm-se nesse estado enquanto X = 0 e evolui para o estado B
quando X = 1.
No estado B, Q1Q0 = 01. O sistema mantm-se nesse estado enquanto X = 0 e evolui para o estado C
quando X = 1.
No estado C, Q1Q0 = 11. O sistema mantm-se nesse estado enquanto X = 0 e evolui para o estado A
quando X = 1.

diagrama de estados
X=0
X=0

X=1
A /0 0 B /0 1

X=1 X=1

C /1 1

X=0

Figura 44 - Diagrama de estados do circuito sequencial

O funcionamento de circuitos sequenciais tornado mais compreensvel pela representao de diagramas de
estado.
Como exemplos, so apresentados os diagramas de estado dos flip-flops estudados:
Diagrama de estados do FF D Diagrama de estados do FF JK Diagrama de estados do FF T

Figura 45

Tabelas de excitao das entradas dos flip-flops.

As tabelas de excitao indicam quais os nveis lgicos das entradas do flip-flop para que este transite do estado
presente para o estado seguinte.

Dos diagramas de estados da Figura 45 fcil deduzir as seguintes tabelas:

Tabela de excitao do FF D Tabela de excitao do FF JK Tabela de excitao do FF T

Estado Estado Estado Estado Estado Estado

Entrada Entradas Entrada
presente seguinte presente seguinte presente seguinte
Q Q* D Q Q* J K Q Q* T
0 0 0 0 0 0 X 0 0 0
0 1 1 0 1 1 X 0 1 1

21
 1 0 0 1 0 X 1 1 0 1
1 1 1 1 1 X 0 1 1 0

22
CIRCUITOS SEQUENCIAIS SNCRONOS
Os circuitos sequenciais so construdos com biestveis. Os biestveis podem ser sncronos (com sinal de clock)
ou assncronos (sem sinal de clock). Os circuitos sequenciais, podem ser sncronos ou assncronos,
independentemente de serem constitudos por biestveis sncronos.
Assim, circuito sequencial sncrono aquele em que o sinal de clock o mesmo para todos os flip-flops.
Circuito sequencial assncrono aquele em que o sinal de clock no o mesmo para todos os flip-flops.
O objetivo do estudo dos circuitos sequenciais , fundamentalmente, dotar os alunos de conhecimentos que lhes
permitam projetar ou analisar circuitos. Comearemos pelo projeto.

Procedimento para projetar circuitos sequenciais

1. Construir o diagrama de estados em que cada etapa representada pelo estado lembrana e
pelas sadas ativadas nessa etapa.
2. Determinar o nmero de FFs a usar de acordo com o nmero de estados lembrana.
Um nmero n de FFs necessrio se o nmero de estados lembrana, L, estiver
compreendido entre 2n-1+1 L 2n.
3. Associar a cada estado lembrana um estado dos flip-flops. Se existirem mais estados de FFs que
estados lembrana, no so usados os estados que esto a mais.
4. Construir a tabela de transies de estados.
5. Obter as equaes de excitao simplificadas dos FFs e das sadas recorrendo a mapas de
Karnaugh.
6. Desenhar o logigrama a partir das equaes de excitao

Exemplos de projeto

Exemplo 1
Projetar um circuito sequencial usando FFs tipo D, com 2 sadas Z 1 e Z0, que tomam sucessivamente os valores
00; 10; 11; 01; [00;... (sequncia 0; 2; 3; 1; [0; ...).

Resoluo:

Diagrama de estados:

A /0 0 B /1 0

D /0 1 C /1 1

Figura 46

N. de FFs:
Para 4 estados so necessrios 2 FFs (22=4).

Estados lembrana:
Estado Estado dos FFs
lembrana Q1 Q0
A 0 0
B 1 0

23
 C 1 1
D 0 1
Tabela 9
A associao arbitrria. Se as sadas dos FFs forem iguais s sadas no h necessidade de lgica
combinatria para fazer a converso.

Tabela de transies:
Comea-se por preencher o quadro com os estados lembrana. Sendo, por exemplo, o estado presente o A, o
estado seguinte o B.

Estado presente = Estado Seguinte = Entradas dos

sada presente sada seguinte biestveis
Q1 Q0 EL Q1* Q0* EL D1 D0
A B
B C
C D
D A
Tabela 10

Completa-se, de seguida, a tabela:

Estado presente = Estado Seguinte = Entradas dos

sada presente sada seguinte biestveis
Q1 Q0 EL Q1 * Q0 * EL D1 D0
0 0 A 1 0 B 1 0
1 0 B 1 1 C 1 1 Nota: por conveno, o sufixo * em Q*
1 1 C 0 1 D 0 1 significa o estado seguinte de Q.
0 1 D 0 0 A 0 0 Tambm usual usar-se Qn e Qn+1

Tabela 11 - Nos FFs tipo D, o estado seguinte igual entrada presente. Assim, D1=Q1* e D0=Q0*

Mapas de excitao dos FFs:

Q0 Q0
Q1 0 1 Q1 0 1

0 1 0 0 0 0

1 1 0 1 1 1

Tabela 12 Mapa de Tabela 13 Mapa de

excitao para a entrada excitao para a entrada D0
D1 D0 = Q1
D1 Q0

24
 D1 Q1
Q1
D Q

Q0
D0 Q0
D Q

CLK
Diagrama lgico
Figura 47

25
Exemplo 2
Projetar um contador de mdulo 4 crescente/decrescente usando FFs tipo D, nas seguintes condies:
M = 1 Contagem crescente.
M = 0 Contagem decrescente.

Resoluo:

Diagrama de estados

M =1

A /0 0 B /0 1
M =0

1 0 0 1

D /1 1 C /1 0

Figura 48
N. de FFs

4 estados lembrana n = 2 (22-1+1 4 22)

Estados lembrana

Estado dos FFs Estado

Q1 Q0 lembrana
0 0 A
0 1 B
1 0 C
1 1 D

Tabela de transies
Estado presente = Estado Seguinte = Entradas dos
Ent.
sada presente sada seguinte FFs
M Q1 Q0 EL Q1* Q0* EL D1 D0
0 0 0 A 1 1 D 1 1
0 0 1 B 0 0 A 0 0
0 1 0 C 0 1 B 0 1
0 1 1 D 1 0 C 1 0
1 0 0 A 0 1 B 0 1
1 0 1 B 1 0 C 1 0
1 1 0 C 1 1 D 1 1
1 1 1 D 0 0 A 0 0

26
 Mapas de excitao das entradas
Q1Q0
M 00 01 11 1000 01

0 1 0 1 01 0

1 0 1 0 11 0

Tabela 14 Mapa de Mapa de

Tabela 15
excitao para a entrada
excitao para a entrada
D1
D0
D1 M Q1Q0 M Q1Q 0 M Q1Q 0 MQ1Q0
D 0 Q0

Diagrama lgico

Figura 49

D1 M (Q1 Q0 )
Nota: D1 pode ser simplificado: . Verifique!
Com flip-flops tipo JK a soluo mais simples:
J 1=K 1= X Q0 e
J 0=K 0 =1 . Verifique!

Exemplo 3

Represente o circuito lgico capaz de gerar a seguinte sequncia em decimal: [0; 2; 1; 3], usando FFs tipo J-K,
ativados por flanco ascendente.

27
Resoluo:

Diagrama de estados

A /0 0 B /1 0

D /1 1 C /0 1

Figura 50

N. de FFs

4 Estados lembrana n = 2

Estados lembrana

Estado dos FFs Estado

Q1 Q0 lembrana
0 0 A
1 0 B
0 1 C
1 1 D

Tabela de transies

Estado presente = Estado presente =

Entradas biestveis
sada presente sada presente
Q1 Q0 EL Q1 * Q0 * EL J1 K1 J0 K0
0 0 A 1 0 B 1 X 0 X
1 0 B 0 1 C X 1 1 X
0 1 C 1 1 D 1 0 X 0
1 1 D 0 0 A X 1 X 1

Mapas de excitao das entradas

Q0 Q0
Q1 0 1 0
0 1 1 0 X

1 X X 1 1
Tabela 16 Mapa de Tabela 17 Mapa de
excitao para a entrada excitao para a entrada
J1 K1
J1 = 1 K1 = Q1

28
 Q0 Q0
Q1 0 1 0
0 0 X X

1 1 X X
Tabela 18 Mapa de Tabela 19 Mapa de
excitao para a entrada excitao para a entrada
J0 K0
J0 = Q1 K0 = Q1

Diagrama lgico

+5V
J1 Q1 Q1

K1 Q

J0 Q0 Q0

K0 Q

CLK

Figura 51
Exemplo 4
Represente o circuito lgico capaz de gerar a seguinte sequncia em decimal: [1; 3; 5; 7], usando FFs tipo J-K,
ativados por flanco ascendente.

Resoluo:

Diagrama de estados

A /0 0 1 B /0 1 1

D /1 1 1 C /1 0 1

Figura 52

N. de FFs
4 Estados lembrana n = 2
29
Estados lembrana
Estado dos FFs
Estado lembrana
Q1 Q0
0 0 A
0 1 B
1 0 C
1 1 D

Tabela de transies

Estado presente Sada presente Estado seguinte Entradas biestveis

Q1 Q0 EL Z2 Z1 Z0 Q1* Q0* EL J1 K1 J0 K0
0 0 A 0 0 1 0 1 B 0 X 1 X
0 1 B 0 1 1 1 0 C 1 X X 1
1 0 C 1 0 1 1 1 D X 0 1 X
1 1 D 1 1 1 0 0 A X 1 X 1

30
 Mapas de excitao das entradas
J1 K1

Q0 Q0
Q1 0 1 Q1 0 1

0 0 1 0 X X

1 X X 1 0 1

J1 = Q0 K1 = Q0

J0 K0

Q0 Q0
Q1 0 1 Q1 0 1

0 1 X 0 X 1

1 1 X 1 X 1

J0 = 1 K0 = 1

Mapas de excitao das sadas

Z2 Z1 Z0

Q0 Q Q0 0 1
Q1 0 1 0 Q1 0 1
Q
0 0 0 1 0 0 1
0
1 1
1 1 1 1 0 1
1 1 1

31
Z2 = Q1 Z1 = Q0 Z0 = 1Diagrama lgico

J1 Q1
Z2 Podemos verificar que o circuito funciona:
A B C D A ...
Q
K1 0 0 1 1 0 ...

+5V

J0 Q0 Z1
0 1 0 1 0 ...
Q
K0

+5V
CLK
1 1 1 1 1 ...
Z0 Z0 sempre 1.
Z1, como J0 = K0 =1, muda sempre de estado.
Z2, permanece igual quando J1 = K1 =0 e muda de
Figura 53
estado quando J1 = K1 = 1

Para resolver:
1. Estabelea as equaes de excitao das entradas dos biestveis e das sadas de um
circuito sequencial sncrono, capaz de gerar a sequncia em binrio: 1; 0; 7; 2; [1; ..., usando
FFs tipo J-K, ativados por flanco ascendente.

2. Um sistema sncrono de trs estados A, B e C tem uma entrada X e uma sada Z.

A sada 0 nos estados A e B e 1 no estado C.

Estando no estado A, o circuito vai para B se X=1, permanecendo em A se X=0.

De B, o circuito vai para C se X=1, caso contrrio, retorna a A.

De C, o circuito vai para A se X=0, ficando em C se X=1.

Estabelea as equaes de excitao dos biestveis e da sada, para biestveis tipo D.

3. Utilizando biestveis tipo J-K, represente, o mais simplificado possvel, o circuito lgico de
um contador crescente mdulo 3, sncrono, usando FFs tipo J-K, activos no flanco ascendente
do clock (CLK).

Possveis solues:

1. J1 = Q0; K1 = Q0; J0 = 1; K0 = 1; Z2 = Q1 +5V

Q
Q
0; Z1 = Q1; Z0 = 0 J1 Q1
CLK

Q
Q Q
Ou J1 = 0 ; K1 = 0 ; J0 = 1; K0 = 1; Z2 = K1

Q1Q0; Z1 = Q1; Z0 = Q0

1Q
D1 =X Q0 +XQ1 ;D0 =X Q 0 ;Z=Q 1
2.
J0 Q0

K0 Q
32
Figura 54

Q
1. J1 = Q0; K1 = 1; J0= 1 ; K0 = 1; Z1 = Q1; Z0 = Q0, e o logigrama o da Figura 54. Fig. 0-1

33
Anlise de circuitos sequenciais sncronos
Dado um circuito sequencial sncrono possvel descrever o seu funcionamento.

Procedimentos:

7. Obter as equaes de excitao das entradas dos FFs.

8. Elaborar a tabela de transies.
9. Da tabela de transies deduzir o diagrama de estados.

Exemplo 1
O circuito da Figura 55 tem, no estado inicial, Q1 = Q0 = 0, sendo Q1 o bit mais significativo.
10. Descreva o seu funcionamento, atravs de um diagrama de estados.
11. Desenhe a forma das ondas de sada em Q1 e Q0 durante os impulsos de clock necessrios para
completar a sequncia.
Q1

D1 Q1 D0 Q0 Q0

Q Q

CLK

Figura 55

Resoluo

Equaes de excitao

Q0
Entradas dos biestveis: D1 = ; D0 = Q1
Tabela de transies
Comeamos por considerar a situao inicial, Q1 Q0 = 00. A partir das equaes de excitao determinamos o
estado seguinte. esse estado que colocamos no Estado presente da linha seguinte. Desta forma obtemos
diretamente a sequncia produzida.
Tambm possvel considerar, por ordem natural, todos os possveis estados presentes e determinar os
seguintes. A composio da sequncia por este processo um pouco mais complicada.

Entradas dos
Estado presente Estado Seguinte
biestveis
Q1 Q0 EL D1 D0 Q1* Q0 * EL
0 0 A 1 0 1 0 B
1 0 B 1 1 1 1 C
1 1 C 0 1 0 1 D
0 1 D 0 0 0 0 A

34
Diagrama de estados

A /0 0 B /1 0

D /0 1 C /1 1

Figura 56

O circuito gera a sequncia em binrio: 00; 10; 11; 01, [00, ..., ou seja, em decimal: 0; 2; 3; 1; [0; ...

Diagrama temporal:

CLK

Q1

Q0
A B C D A...

Figura 57

Exemplo 2
A Figura 58 representa um circuito sequencial sncrono constitudo por trs biestveis diferentes. Sabendo que
Q2 representa o bit mais significativo (MSB) e que foi feito um reset inicial em todos os biestveis, determine a
sequncia produzida pelo circuito.

Q2 (MSB) Q1 Q0

D2 Q2 T1 Q1 J0 Q0

Q Q Q
K0

CLK
Justifique a sua resposta atravs
das equaes lgicas de entrada e da tabela de transies dos elementos de memria.

35
 Figura 58

Resoluo

Equaes de excitao
D 2 Q1 Q 0
; T1 = Q2; J0 = K0 = 1

36
Tabela de transies
Para que a sequncia seja obtida mais facilmente, no vamos elaborar a tabela considerando todos os estados
presentes por ordem natural, mas sim, seguir a sequncia.

Estado presente Entradas biestveis Estado seguinte

Q2 Q1 Q0 e. l. D2 T1 J0 K0 Q2 * Q1* Q0* e. l.
0 0 0 A 0 0 1 1 0 0 1 B
0 0 1 B 1 0 1 1 1 0 0 C
1 0 0 C 0 1 1 1 0 1 1 D
0 1 1 D 0 0 1 1 0 1 0 E
0 1 0 E 1 0 1 1 1 1 1 F
1 1 1 F 0 1 1 1 0 0 0 A
Uma vez chegado ao estado A, a sequncia repete-se.
Pode, de seguida, observar-se o que se passa com os restantes estados:
1 1 0 G 1 1 1 1 1 0 1 H
1 0 1 H 1 1 1 1 1 1 0 G

Diagrama de estados

A /0 0 0 B /0 0 1 C /1 0 0

G /1 1 0 H /1 0 1

F /1 1 1 E /0 1 0 D /0 1 1

Figura 59
Em vez de considerar por ordem todos os estados presentes, foi-se seguindo a sequncia produzida. Desta
forma a sequncia produzida imediatamente indicada na coluna do estado presente.
Repare-se que, uma vez que no estado inicial foi feito um reset em todos os biestveis, o estado inicial o A,
pelo que os estados G e H nunca ocorrem.
A sequncia gerada ento, em binrio: 000; 001; 100; 011; 010; 111; [000, ... ou seja, em decimal: 0; 1; 4; 3; 2;
7; [0; ...
De notar que no seria necessrio estabelecer o diagrama de estados. Tambm se poderia ter omitido os
estados lembrana.

Exemplo 3
A Figura 60 representa um circuito sequencial sncrono, com entradas X e Y e sada Q, elaborado a partir de um
biestvel R-S, ao qual se juntou um conjunto de portas lgicas.
12. Estabelea a tabela de transies do circuito.
13. Descreva o seu funcionamento, atravs de um diagrama de estados.

37
 X S Q

Y R Q

CLK

Figura 60

Resoluo
1.
Equaes de excitao

S X Y Q
4. ; R=Q
Tabela de transies
Estado Entradas dos Estado
Entradas
presente biestveis seguinte
X Y Q S R Q*
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 1
0 1 1 0 1 0
1 0 0 1 0 1
1 0 1 0 1 0
1 1 0 0 0 0
1 1 1 0 1 0

2.
Diagrama de estados
Primeira verso

10
X Y = 00
11

01 0 1
00

01

10

11

Figura 61
Se repararmos com ateno verificamos que,
38
 Estando no estado 0, o sistema permanece nesse estado se X = Y e muda de estado se X Y.
Estando no estado 1, o sistema regressa sempre ao estado zero, qualquer que seja a combinao XY.
Podemos ento redesenhar o diagrama de estados de uma maneira mais elegante:

X = Y
X YY
X

0 1

39
 REGISTOS DE DESLOCAMENTO
Os registos de deslocamento, shift registers na lngua inglesa, so registos de n bits que podem ser deslocados
de uma posio em cada impulso de clock.
Como registo serve de armazenamento temporrio da informao mas tambm oferece a posibilidade de
movimentar os dados dentro do registo ou introduzir ou entregar dados ao ritmo de um clock.
A figura mostra os movimentos bsicos de dados que so permitidos com os registos de deslocamento.

SISO SIPO

PISO PIPO

Como a entrada ou sada dos bits pode ser feita de modo paralelo ou srie resultam os seguintes tipos de
registos de deslocamento:
SISO - entrada srie sada srie
SIPO - entrada srie sada paralela
PISO - entrada paralela sada srie
PIPO - entrada paralela sada paralela

Entrada Srie Sada Srie: SISO

Entrada srie D0 Q0 D1 Q1 D2 Q2 D3 Q3 Sada srie Aps

um
Q Q Q Q

CLK
impulso do clock:
O dado presente na entrada D3 ser armazenado em Q3.
O dado presente na entrada D2 ser armazenado em Q2.
O dado presente na entrada D1 ser armazenado em Q1.
O dado presente na entrada D0 ser armazenado em Qo.
H, assim, um deslocamento dos dados da esquerda para a direita por cada impulso do clock.

40
Supondo que, inicialmente foi feito um clear (sadas foradas a 0) e aplicando, por exemplo, a sequncia 1011,
em que, temporalmente, o bit mais esquerda (MSB) o primeiro a ser introduzido e o bit mais direita (LSB) o
ltimo, obtemos os seguintes resultados (Tabela 20):

Impulso CLK Q0 Q1 Q2 Q3
Situao inicial 0 0 0 0
1 1 0 0 0
2 0 1 0 0
3 1 0 1 0
4 1 1 0 1 primeiro bit (MSB) chegou ao ltimo FF
5 0 1 1 0
6 0 0 1 1
7 0 0 0 1 ltimo bit (LSB) chegou ao ltimo FF

Tabela 20
Notas:
1) Os resultados foram obtidos colocando a entrada do primeiro flip-flop a 1 e, de seguida,
aplicando um impulso activo no clock (CLK 1). Depois colocando a entrada do primeiro flip-flop
a 0 e, de seguida, aplicando um impulso activo no clock. (CLK 2), etc., at ao CLK 4.
2) A seguir sequncia indicada, a entrada foi ligada a 0.
Podemos reparar que, num registo de 4 bit, s ao fim de 4 impulsos de clock que o primeiro bit de informao
est presente na sada srie. Por isso pode ser usado como delay ou atraso de 4 clocks.
Podemos generalizar o raciocnio para n registos.
Tambm podemos reparar que, para obtermos na sada (Q3) toda a informao da palavra teremos que esperar
pelo stimo clock.
Para esta sequncia apresentado o diagrama temporal:

CLK
D0
1 0 1 1

Q0

Q1

Q2

Q3
1 0 1 1

41
Entrada Srie Sada Paralelo: SIPO
Com uma estrutura similar temos o SIPO, serial input-parallel output, onde a sada de informao se faz em
paralelo.

Q0 (LSB) Q1 Q2 Q3 (MSB)
Sada paralelo
Entrada srie D0 Q0 D1 Q1 D2 Q2 D3 Q3

Q Q Q Q

CLK
Figura 62 registo SIPO de 4 bits

A leitura correcta s se deve fazer de n em n clocks (4, no exemplo da Figura 62).

Na transmisso srie do computador para a impressora de um carcter ASCII de 8 bits, so necessrios 8 clocks.
A impressora vai recebendo o carcter bit a bit num SIPO e quando aquele estiver definido, o que acontece ao
fim de cada 8 clocks, devem ser lidas as suas sadas pela impressora.
Este tipo de registo permite realizar a chamada converso srie-paralela de informao.
aplicando, por exemplo, novamente, a sequncia 1011, em que, temporalmente, o bit mais esquerda (MSB) o
primeiro a ser introduzido e o bit mais direita (LSB) o ltimo, obtemos os seguintes resultados (Tabela 21):

Impulso CLK Q0 Q1 Q2 Q3
Situao inicial 0 0 0 0
1 1 0 0 0
2 0 1 0 0
3 1 0 1 0
4 1 1 0 1 Converso concluda.

Tabela 21

Para esta converso apresentado o diagrama temporal:

CLK
D0
1 0 1 1

Q0 1

Q1 1

Q2 0

Q3
1

Figura 63 diagrama temporal

42
Como se pode verificar, a informao completa de 4 bit, 1011, aparece nos flip-flops ao fim de 4 clocks.

43
Registo de deslocamento SISO e SIPO 74HCT164
O 164 um registo de deslocamento SISO e SIPO. Os dados srie entram atravs de uma porta lgica AND de
modo sncrono com o flanco ascendente do clock. Ambas as entradas devem ser ligadas entre si ou a entrada
no usada deve ser ligada ao nvel alto.
A sada srie pode ser feita por qualquer dos flip-flops, proporcionado um atraso de n impulsos de clock.
O dispositivo tem uma entrada assncrona Master Reset que apaga o registo forando todas as sadas ao nvel
baixo, independentemente do clock.

Figura 64 - Diagrama funcional

Figura 65 - Smbolos lgicos Figura 66 - Configurao dos pinos

44
Entrada Paralelo Sada Srie: PISO
O shift register PISO opera com a entrada de dados em paralelo e sada destes mesmos dados em srie.
Na Figura 67 temos um diagrama que usa 4 flip-flops tipo D e que tem entrada de dados paralela e sada serie.

Figura 67
Os dados DCBA em paralelo so carregados nos respetivos flip-flops logo que se ativa a entrada Load.
Ativando a entrada Load (nvel alto), quando a entrada A , por exemplo, 1 a porta NAND de cima fica com as

PR
entradas a 1 e a sua sada, ligada a 0. Sendo a entrada A=1, a sada do inversor a ele ligado 0

CLR
PR CLR
implicando que a sada da porta NAND de baixo, ligada a , 1. Ficamos com ativo e
inativo, o que fora a sada do primeiro flip-flop a 1, valor de A.
Do mesmo modo um 0 aplicada a uma das entradas A, B, C ou D carregado no respetivo flip-flop logo que a
entrada load ativada.
Uma vez carregado o dado nos flip-flops, desativa-se o carregamento colocando a entrada load a 0. Deste

PR
modo, quer o quer o CLR so desativados. Procede-se de seguida ao deslocamento da informao,
da esquerda para a direita, 1 bit por cada impulso de clock, como nos registos SISO.
Note-se que o mesmo registo pode ser usado como SISO, bastando para tal desativar permanentemente a
entrada Load.

CLK

Load

DA

QA 1

QB 1

QC 0

QD 1 0 1 1

Figura 68 diagrama temporal

45
Registo de deslocamento PISO 74HCT166
O 166 um registo de deslocamento PISO de 8 bit. Pode tambm funcionar como SISO. Os dados em paralelo

PE
entram no registo, estando ativo (baixo), aps a ativao do clock (flanco ascendente).

PE
Quando alto, os dados so deslocados direita por cada impulso de clock, permitindo a converso
paralelo-srie.

Figura 69 - Diagrama funcional

Figura 70 - Smbolos lgicos Figura 71 - Configurao dos pinos

46
Entrada Paralelo Sada Paralelo: PIPO
Os Registos PIPO so conjuntos de dois ou mais flip-flops tipo D com uma entrada de clock (relgio) comum.
So usados para:
Armazenar dados (por exemplo, Bytes).
Armazenar informao de controlo (p. e.: flags de microprocessadores cujo significado ser explicitado
mais adiante).
Um exemplo apresentado para um registo de 4 bits (nibble).

D1 D Q Q1

Q
CL

D2 D Q Q2

Q
CL

D3 D Q Q3

Q
CL

D4 D Q Q4

Q
CL

CLK

CLR
Figura 72 registo PIPO de 4 bits

Este registo de 4 bit (nibble) usa flip-flops ativados por flanco ascendente e tem um Clear assncrono, ativo baixo.
Este arranjo encontra-se disponvel no circuito 74LS175 (apresentado a seguir).
Uma palavra que seja aplicada nas entradas D fica registada (memorizada) e disponvel nas sadas Q, aps a
aplicao de um impulso ativo no clock.

47
Registo PIPO de 4 bit 74LS175
O 175 um registo de 4 bit com reset e ativao por flanco ascendente.
O estado de cada entrada D, instantes antes do flanco ascendente do clock transferido para a correspondente
sada do flip-flop.

MR
Ativando a entrada (nvel baixo), todas as sadas sero foradas ao nvel baixo, independentemente do
clock ou das entradas de dados.

Figura 73 - Diagrama funcional

Figura 74 - Smbolos lgicos Figura 75 - Configurao dos pinos

48
Registo de deslocamento universal 74HCT194
O 194 um registo de deslocamento universal de 4 bit. Tem as seguintes caratersticas:
- Deslocamentos esquerda e direita.
- Transferncia sncrona de dados paralelo e srie, no flanco ascendente do clock..
- Master reset assncrono.
- Capacidade de modo Hold (no faz nada).
- Modo de funcionamento determinado por S1 e S0.

Figura 76 - Diagrama funcional

Figura 77 - Smbolos lgicos Figura 78 - Configurao dos pinos

Modo de funcionamento:

S1 S0 Operao
0 0 HOLD (no faz nada)

0 1 Desloca direita

1 0 Desloca esquerda

49
 1 1 Carrega em paralelo

50