Geração em FPGA de Sinais LTE

Departamento de
Universidade de Aveiro Eletrnica, Telecomunicaes e Informtica

2014
Jorge Casal Santos Gerao em FPGA de Sinais LTE

Departamento de
Universidade de Aveiro Eletrnica, Telecomunicaes e Informtica
2014
Jorge Casal Santos Gerao em FPGA de Sinais LTE
Dissertao apresentada Universidade de Aveiro para cumprimento dos re-

quisitos necessrios obteno do grau de Mestre em Engenharia Eletrnica
e Telecomunicaes, realizada sob orientao cientfica do Doutor Arnaldo
Oliveira (orientador), professor auxiliar do Departamento de Eletrnica, Te-
lecomunicaes e Informtica da Universidade de Aveiro e do Doutor Pedro
Cruz (coorientador), investigador doutorado do Instituto de Telecomunica-
es - Plo de Aveiro.
Aos meus pais e irmos,
o jri / the jury
presidente / president Professor Doutor Paulo Miguel Nepomuceno Pereira Monteiro

Professor Associado da Universidade de Aveiro
vogais / examiners committee Professora Doutora Maria do Carmo Raposo de Medeiros

Professora Associada da Universidade de Coimbra (Arguente)
Professor Doutor Arnaldo Silva Rodrigues de Oliveira

Professor Auxiliar da Universidade de Aveiro (Orientador)
agradecimentos / Aproveito aqui para expressar a minha gratido a todos os que me apoiaram
acknowledgements durante o cumprimento de mais uma importante etapa na minha vida.
Um agradecimento muito especial aos meus pais e irmos pelo apoio e con-
fiana que me ofereceram ao longo de todos estes anos de formao.
Quero agradecer ao meu orientador Professor Doutor Arnaldo Oliveira e ao
coorientador Doutor Pedro Cruz pelo acompanhamento, dedicao e assis-
tncia em cada etapa deste trabalho e que contriburam para o sucesso do
mesmo.
Deixo aqui tambm uma palavra de agradecimento especial a todos os co-
legas e amigos pela amizade, apoio e motivao.
Ao Departamento de Eletrnica, Telecomunicaes e Informtica da Univer-
sidade de Aveiro pelas timas condies de ensino oferecidas. Por ltimo,
ao Instituto de Telecomunicaes de Aveiro pelas excelentes condies de
trabalho proporcionadas durante a realizao deste trabalho.
A todos, Muito Obrigado!
palavras-chave Rdios Definidos por Software, LTE, E-UTRA, C-RAN, CPRI, FPGA, Front
End, BBU, RRH
resumo O crescimento do trfego de dados est a colocar exigncias sem precedentes

nas redes mveis atuais. Os avanos nas tecnologias de acesso rdio esto a
acompanhar os requisitos de aumento da capacidade da rede, da qualidade
do servio e do uso mais eficiente do espetro disponvel. Estes avanos tm
levado ao crescimento de dispositivos cada vez mais sofisticados e, conse-
quentemente, qualidade das aplicaes oferecidas. A contnua evoluo
da Radio Access Network (RAN) faz-se acompanhar por um conjunto de
inovaes tecnolgicas que ajudam os operadores de telecomunicaes a
melhorar o desempenho, a cobertura e a qualidade das redes. A tecnologia
LTE e, posteriormente, o LTE-Advanced foram os ltimos passos dados na
transformao das redes de acesso mveis em redes de banda larga mvel,
naquela que conhecida como a quarta gerao mvel ou 4G. De forma a
otimizar a utilizao de recursos de rede e, simultaneamente, minimizar o
consumo energtico surge o paradigma C-RAN. Esta nova arquitetura pro-
pe uma reorganizao e simplificao das atuais arquiteturas de redes de
acesso rdio, ao separar as unidades de rdio remotas (RRH) da unidade de
processamento de banda base (BBU), permitindo, assim, que diversas RRHs
interajam com uma BBU que passa a estar centralizada. Adicionalmente,
esta arquitetura necessita de equipamentos com elevada flexibilidade e inte-
roperabilidade como solues baseadas em Software Defined Radio (SDR).
O objetivo principal deste trabalho de dissertao o projeto e implemen-
tao de um gerador de sinais LTE baseado em Field Programmable Gate
Array (FPGA) e assente no paradigma SDR e, posteriormente, a integrao
de uma cadeia de transmisso rdio frequncia (RF), implementada com
base num front end rdio e responsvel pela converso do sinal entre o do-
mnio digital e o analgico. Com base no sistema desenvolvido, faz-se ainda
a apresentao de um demonstrador C-RAN, onde a interface entre a BBU
e a RRH feita segundo a especificao Common Public Radio Interface
(CPRI), garantindo assim a total transparncia entre equipamentos de dife-
rentes fabricantes. Nesta dissertao, so ainda apresentadas as arquiteturas
e os aspetos de implementao dos sistemas e so discutidos os resultados
obtidos mediante a anlise de medidas de qualidade em banda base e em
RF.
keywords Software Defined Radio, LTE, E-UTRA, C-RAN, CPRI, FPGA, Front End,
BBU, RRH
abstract The growth in data traffic is placing unprecedented demands on current mo-
bile networks. Breakthroughs in radio access technologies go along with the
requirements of increased network capacity and service quality, as well as with
a more efficient use of the available spectrum. These breakthroughs have led
to a growth of increasingly sophisticated devices and, thus, to a higher qua-
lity of the apllications provided.The continuous development of Radio Access
Network (RAN) has been accompanied by a number of technological innova-
tions that help telecom operators to improve the performance, coverage and
quality of their networks. LTE technology and, later, LTE-Advanced were
the latest steps in the transformation of mobile access networks into mobile
broadband networks, in what is known as the fourth mobile generation or
4G. In order to optimize the use of network resources while minimizing power
consumption, C-RAN paradigm emerges. This new architecture proposes a
reorganization and simplification of the current architectures of radio access
networks by separating the remote radio units (RRH) from the baseband
processing unit (BBU), thus enabling that multiple RRHs interact with one
BBU which is now centralized. Additionally, equipment with high flexibility
and interoperability is required in this architecture, such as Software Defined
Radio (SDR) solutions.
The main goal of this study is the design and implementation of an LTE
signal generator based on Field Programmable Gate Array (FPGA) and SDR
paradigm. Subsequently, it also aims to integrate a radio frequency (RF)
transmission chain which is implemented on the basis of a radio front-end
and is responsible for signal conversion between the digital and analog do-
main. Based on the developed system, a C-RAN demonstrator is also presen-
ted where the interface between BBU and RRH is according to the Common
Public Radio Interface (CPRI) specification, thus ensuring full interoperabi-
lity between different equipment manufacturers. This study also presents the
systems architecture and implementation aspects and the results achieved
are discussed by analyzing base band and RF measurements.
Contedo
Contedo i
Lista de Figuras v
Lista de Tabelas ix
Lista de Acrnimos xi
1 Introduo 1
1.1 Enquadramento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Motivao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.4 Estrutura do Documento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2 Conceitos Fundamentais 5
2.1 Evoluo da Radio Access Network (RAN) . . . . . . . . . . . . . . . . . . . . . 5
2.1.1 Aspetos Fundamentais da Infraestrutura das Redes Mveis . . . . . . . . 7
2.1.2 Redes Heterogneas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.1.3 Desafios das RANs Atuais . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.2 Arquitetura e Funcionalidades do C-RAN . . . . . . . . . . . . . . . . . . . . . 9
2.2.1 Pressupostos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.1.1 Centralized Processing . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.1.2 Collaborative Radio . . . . . . . . . . . . . . . . . . . . . . . . 11
2.2.1.3 Real-Time Cloud Computing . . . . . . . . . . . . . . . . . . . 12
2.2.1.4 Clean System . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.2.2 Desafios do C-RAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2.2.1 Infraestrutura do Fronthaul . . . . . . . . . . . . . . . . . . . . 13
2.2.2.2 Rdio Cooperativo . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3 Unidade de Processamento Banda Base (BBU) . . . . . . . . . . . . . . . . . . 15
2.3.1 Centralizao das BBUs . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.2 Principais Benefcios da Centralizao das BBUs . . . . . . . . . . . . . 15
2.4 Arquitetura do Fronthaul . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.4.1 Common Public Radio Interface . . . . . . . . . . . . . . . . . . . . . . 17
2.5 Unidade de rdio remota (RRH) . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.6 Software Defined Radio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.6.1 Arquiteturas em SDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.6.1.1 Digitalizao em Banda Base . . . . . . . . . . . . . . . . . . . 24
i
2.6.1.2 Digitalizao em IF . . . . . . . . . . . . . . . . . . . . . . . . 24
2.6.1.3 Digitalizao em RF . . . . . . . . . . . . . . . . . . . . . . . . 25
2.6.2 Conceito de Amostragem . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3 Conceitos LTE 29
3.1 Introduo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.2 Arquitetura da Rede . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3 Camada Fsica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.3.1 Esquema de mltiplo acesso no downlink : OFDM e OFDMA . . . . . . 32
3.3.2 Esquema de mltiplo acesso no uplink : SC-FDMA . . . . . . . . . . . . 34
3.3.3 Estrutura da Frame Rdio . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.3.3.1 Frame tipo 1 (FDD) . . . . . . . . . . . . . . . . . . . . . . . . 35
3.3.3.2 Frame tipo 2 (TDD) . . . . . . . . . . . . . . . . . . . . . . . . 36
3.3.3.3 Parmetros de Modulao dos Smbolos OFDM e Cyclic Prefix
(CP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.3.3.4 Resource Element e Resource Block (RB) . . . . . . . . . . . . 38
3.3.4 Canais e Sinais Fsicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.3.4.1 Canais Fsicos Downlink e Uplink . . . . . . . . . . . . . . . . 39
3.3.4.2 Sinais de Referncia . . . . . . . . . . . . . . . . . . . . . . . . 41
3.3.4.3 Sinais de Sincronizao . . . . . . . . . . . . . . . . . . . . . . 42
3.4 Esquemas de Modulao no LTE . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.5 Conceitos MIMO em LTE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.5.1 Diversidade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.5.1.1 Diversidade no Recetor . . . . . . . . . . . . . . . . . . . . . . 44
3.5.1.2 Diversidade no Transmissor . . . . . . . . . . . . . . . . . . . . 45
3.5.1.3 Multiplexagem Espacial . . . . . . . . . . . . . . . . . . . . . . 45
3.5.1.4 Beamforming . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.5.1.5 Cyclic Delay Diversity . . . . . . . . . . . . . . . . . . . . . . . 46
3.5.2 Modos de Transmisso MIMO . . . . . . . . . . . . . . . . . . . . . . . . 46
3.6 LTE-Advanced . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
3.6.1 Carrier Aggregation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
3.6.2 Coordinated Multiple Point Transmission/Reception . . . . . . . . . . . 48
3.6.3 Relaying/Relay Nodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.7 Medidas de Qualidade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.7.1 Adjacent Channel Leakage Ratio . . . . . . . . . . . . . . . . . . . . . . 50
3.7.2 Error Vector Magnitude . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4 Arquitetura do Sistema 53
4.1 Arquitetura Global . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.2 Gerao de Sinais LTE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
4.3 Integrao do Front End Analgico . . . . . . . . . . . . . . . . . . . . . . . . . 56
4.4 Demonstrador C-RAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.4.1 Arquitetura do REC/BBU . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.4.2 Arquitetura do RE/RRH . . . . . . . . . . . . . . . . . . . . . . . . . . 58
ii
5 Gerador de Sinais LTE 61
5.1 Introduo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
5.2 Projeto de Referncia LTE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
5.2.1 Descrio Funcional . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
5.2.2 Modelo C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
5.2.2.1 Descrio Funcional do Modelo . . . . . . . . . . . . . . . . . . 64
5.3 Atualizao e Validao do Projeto de Referncia . . . . . . . . . . . . . . . . . 65
5.4 Implementao do Gerador de Sinais Long Term Evolution (LTE) . . . . . . . . 66
5.4.1 Arquitetura do Sistema . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
5.4.2 Recursos de Implementao e Estimativa de Consumo Energtico . . . . 70
6 Integrao do Front End Analgico 73

6.1 Introduo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
6.2 Descrio Geral do Front End . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
6.3 Projeto de Referncia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
6.3.1 Estrutura Geral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
6.3.2 Implementao e Validao . . . . . . . . . . . . . . . . . . . . . . . . . 77
6.4 Integrao com Gerador LTE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
6.4.1 Fluxo de Dados I/Q . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
6.4.2 Restantes Blocos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
6.4.3 Circuito de Relgio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
6.4.4 Componente de Software . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
7 Demonstrador C-RAN 83
7.1 Introduo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
7.2 Projeto de Referncia CPRI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
7.2.1 Alteraes ao Projeto de Referncia . . . . . . . . . . . . . . . . . . . . 85
7.3 Implementao do Fronthaul do Demonstrador . . . . . . . . . . . . . . . . . . 86
7.3.1 Mdulo REC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
7.3.1.1 Bloco CPRI Framer . . . . . . . . . . . . . . . . . . . . . . . . 86
7.3.1.2 Mdulo E-UTRA I/Q . . . . . . . . . . . . . . . . . . . . . . . 87
7.3.1.3 Mdulo de C&M . . . . . . . . . . . . . . . . . . . . . . . . . . 88
7.3.1.4 Arquitetura de DMAs . . . . . . . . . . . . . . . . . . . . . . . 89
7.3.1.5 Depurao do Sistema . . . . . . . . . . . . . . . . . . . . . . . 89
7.3.1.6 Componente de Software . . . . . . . . . . . . . . . . . . . . . 89
7.3.2 Mdulo RE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
7.3.2.1 Fluxo de Dados . . . . . . . . . . . . . . . . . . . . . . . . . . 90
7.3.2.2 Consideraes sobre o Relgio de Referncia . . . . . . . . . . 91
7.3.2.3 Depurao do Sistema . . . . . . . . . . . . . . . . . . . . . . . 92
7.3.2.4 Componente do Software . . . . . . . . . . . . . . . . . . . . . 93
7.4 Setup Laboratorial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
iii
8 Resultados Experimentais 97
8.1 Qualidade dos Sinais LTE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
8.1.1 Avaliao de Sinais de Teste . . . . . . . . . . . . . . . . . . . . . . . . . 97
8.2 Anlise dos Sinais LTE em RF . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
8.3 Anlise dos Sinais no Demonstrador C-RAN . . . . . . . . . . . . . . . . . . . . 110
8.4 Resumo dos Resultados Experimentais . . . . . . . . . . . . . . . . . . . . . . . 116
9 Concluses e Trabalho Futuro 117

9.1 Concluses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
9.2 Trabalho Futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
A Kit de Desenvolvimento em FPGA 121

A.1 Xilinx KC705 Evaluation Board . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
B Front End RF 123

B.1 Placa de expanso FMC AD-FMComms3-EBZ . . . . . . . . . . . . . . . . . . 123
B.2 Transceiver AD9361 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
B.2.1 Caminho de Transmisso . . . . . . . . . . . . . . . . . . . . . . . . . . 124
B.2.2 Caminho de Receo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
B.2.3 Relgio de Referncia . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
B.2.4 AD9361 Filter Design Wizard . . . . . . . . . . . . . . . . . . . . . . . . 127
B.3 Comportamento do Front End nas Bandas E-UTRA . . . . . . . . . . . . . . . 129
C Mdulo de Avaliao CDCE72010EVM da Texas Instruments 135

C.1 Anlise ao Rudo de Fase do Mdulo CDCDE72010 . . . . . . . . . . . . . . . . 137
Bibliografia 139
iv
Lista de Figuras
1.1 Arquitetura de uma rede de acesso mvel baseada no paradigma C-RAN. . . . . 2
2.1 Evoluo cronolgica das tecnologias de acesso rdio. . . . . . . . . . . . . . . . 6

2.2 Arquiteturas das redes do GSM ao LTE. . . . . . . . . . . . . . . . . . . . . . . 6
2.3 Ilustrao de alguns aspetos fundamentais de uma rede celular. . . . . . . . . . 7
2.4 Ilustrao da arquitetura de uma base station para macro cell tradicional. . . . 8
2.5 Ilustrao da arquitetura C-RAN. . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.6 Ilustrao dos diferentes tipos de topologia de implementao do C-RAN. . . . 11
2.7 Abordagem de rdio cooperativo entre unidades de rdio (eNBs) com vista a
diminuir as interferncias entre clulas. . . . . . . . . . . . . . . . . . . . . . . . 12
2.8 Diferentes topologias para a rede de transporte tica no C-RAN. . . . . . . . . 13
2.9 Exemplo da utilizao do protocolo CPRI/OBSAI numa arquitetura C-RAN. . 17
2.10 Arquitetura da interface CPRI. . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.11 Camadas protocolares do CPRI. . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.12 Estrutura do basic frame CPRI. . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.13 Elementos de um front end para um recetor digital. . . . . . . . . . . . . . . . . 22
2.14 Esquema representativo da arquitetura de SDR ideal. . . . . . . . . . . . . . . . 23
2.15 Arquitetura de um recetor com digitalizao em banda base. . . . . . . . . . . . 24
2.16 Esquema de um recetor homodino. . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.17 Arquitetura de um recetor com digitalizao em IF. . . . . . . . . . . . . . . . . 25
2.18 Arquitetura de um recetor com digitalizao em RF. . . . . . . . . . . . . . . . 26
2.19 Representao espetral do processo de digitalizao em banda base. . . . . . . . 27
3.1 Arquitetura LTE com a rede de acesso E-UTRAN. . . . . . . . . . . . . . . . . 30

3.2 Diviso funcional entre o E-UTRAN e o EPC. . . . . . . . . . . . . . . . . . . . 31
3.3 Arquitetura da interface rdio, E-UTRA. . . . . . . . . . . . . . . . . . . . . . . 32
3.4 Sinal OFDM representado no tempo e frequncia. . . . . . . . . . . . . . . . . . 33
3.5 Comparao da alocao de subportadoras a mltiplos utilizadores, no OFDM
e no OFDMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.6 Representao no tempo e frequncia dos esquemas de modulao OFDMA e
SC-FDMA na transmisso de uma srie de smbolos QPSK. . . . . . . . . . . . 34
3.7 Modelo simplificado da cadeia de gerao e receo de sinais LTE. . . . . . . . 35
3.8 Estrutura da frame tipo 1 (FDD). . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.9 Exemplo do mapeamento dos smbolos OFDM e do CP numa frame rdio. . . . 36
3.10 Estrutura da frame do tipo 2 (TDD) com periodicidade switch-point de 5 ms. . 37
v
3.11 Ilustrao detalhada de um time slot de um sistema LTE com 10 MHz de
largura de banda e CP normal. . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.12 Diagrama temporal para um sistema FDD em LTE. . . . . . . . . . . . . . . . 40
3.13 Mapeamento dos canais fsicos numa subframe LTE no downlink. . . . . . . . . 41
3.14 Diagramas de constelao dos esquemas de modulao QPSK, 16-QAM e 64-
QAM usados no LTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.15 Ilustrao dos possveis cenrios de CA. . . . . . . . . . . . . . . . . . . . . . . 48
3.16 Comparao entre o MIMO e o CoMP no downlink. . . . . . . . . . . . . . . . . 49
3.17 Ilustrao de um possvel cenrio de utilizao de RNs. . . . . . . . . . . . . . . 49
3.18 Ilustrao do mtodo de medio do vetor de erro para o EVM. . . . . . . . . . 51
4.1 Diagrama de blocos global do sistema a desenvolver. . . . . . . . . . . . . . . . 53

4.2 Diagrama de blocos proposto para o gerador de sinais LTE. . . . . . . . . . . . 55
4.3 Ilustrao da arquitetura entre os vrios componentes do gerador de sinais LTE. 55
4.4 Diagrama de blocos proposto para implementao do front end analgico. . . . 56
4.5 Diagrama de blocos proposto para o REC do demonstrador C-RAN. . . . . . . 57
4.6 Diagrama de blocos proposto para o RE do demonstrador C-RAN. . . . . . . . 58
5.1 Ilustrao das interfaces externas do LTE Downlink Transmitter Subsystem. . . 62

5.2 Estrutura do sistema LTE Downlink Transmitter Subsystem. . . . . . . . . . . . 63
5.3 Organizao das amostras I/Q sada do mdulo LTE Downlink Transmitter
Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
5.4 Fluxograma de funcionamento do modelo C. . . . . . . . . . . . . . . . . . . . . 65
5.5 Resultado da simulao comportamental do projeto de referncia do LTE Down-
link Transmitter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
5.6 Componente de hardware relativa ao fluxo de gerao de sinais LTE. . . . . . . 67
5.7 Diagrama de blocos do sistema desenvolvido para a gerao de sinais LTE. . . . 69
5.8 Organizao do contedo da memria SDRAM. . . . . . . . . . . . . . . . . . . 70
5.9 Estimativa de consumo energtico aps a implementao do gerador de sinais
LTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
6.1 Diagrama funcional do transceiver AD9361 da Analog Devices. . . . . . . . . . . 74

6.2 Estrutura do projeto de referncia para interao com o AD-FMComms3-EBZ. . . 76
6.3 Espetro da portadora de 2.4GHz transmitida pelo front end. . . . . . . . . . . . 77
6.4 Espetro do sinal de um tom amostrado a 122.88 MSPS, com uma portadora de
2.4GHz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
6.5 Diagrama de blocos do fluxo de dados I/Q para a interface do front end analgico. 79
6.6 Organizao do contedo da memria SDRAM. . . . . . . . . . . . . . . . . . . 80
6.7 Estimativa de consumo energtico aps a implementao da interface do front
end analgico. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
7.1 Ilustrao do diagrama de blocos do demonstrador C-RAN. . . . . . . . . . . . 83

7.2 Ilustrao do esquema do projeto de referncia Hardware Demonstration Design
da Xilinx. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
7.3 Diagrama de blocos atualizado do projeto de referncia do CPRI. . . . . . . . . 85
7.4 Diagrama de blocos do sistema desenvolvido para o REC/BBU. . . . . . . . . . 86
7.5 Arquitetura interna do IP core CPRI verso 8.2. . . . . . . . . . . . . . . . . . 87
vi
7.6 Ilustrao dos diagramas temporais da interface de dados I/Q do core CPRI
em sistemas E-UTRA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
7.7 Diagrama de blocos da arquitetura de DMAs do mdulo REC/BBU. . . . . . . 89
7.8 Diagrama de blocos do sistema desenvolvido para o RE/RRH. . . . . . . . . . . 90
7.9 Diagrama dos blocos lgicos que constituem o fluxo de dados do mdulo RE. . 91
7.10 Diagrama de blocos da arquitetura do mdulo REs com as consideraes de
relgio. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
7.11 Relatrio da estimativa de consumo de energtico da FPGA no projeto do REC. 93
7.12 Relatrio da estimativa de consumo de energtico da FPGA no projeto do RE. 94
7.13 Fotografia do setup laboratorial do demonstrador C-RAN. . . . . . . . . . . . . 95
8.1 Setup laboratorial utilizado na medio dos sinais LTE. . . . . . . . . . . . . . 97

8.2 Anlise do sinal LTE de 10 MHz. . . . . . . . . . . . . . . . . . . . . . . . . . . 99
8.3 Estudo do sinal LTE de 20 MHz. . . . . . . . . . . . . . . . . . . . . . . . . . . 100
8.4 Resultados obtidos para o sinal LTE de 15 MHz. . . . . . . . . . . . . . . . . . 101
8.5 Sinal LTE TDD de 5 MHz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
8.6 Anlise do sinal LTE FDD de 10 MHz com diversidade. . . . . . . . . . . . . . 104
8.7 Setup laboratorial utilizado na medio dos sinais LTE em RF. . . . . . . . . . 105
8.8 Anlise do sinal LTE de 10 MHz sada do front end analgico. . . . . . . . . . 106
8.9 ACLR obtido do sinal LTE de 10 MHz em RF. . . . . . . . . . . . . . . . . . . 107
8.14 Setup laboratorial utilizado na medio dos sinais LTE no demonstrador. . . . . 111
8.15 Anlise do sinal LTE de 10 MHz no demonstrador C-RAN. . . . . . . . . . . . 112
8.16 ACLR obtido do sinal LTE de 10 MHz no demonstrado C-RAN. . . . . . . . . 112
8.18 ACLR obtido do sinal LTE de 20 MHz no demonstrador C-RAN. . . . . . . . . 114
8.20 ACLR obtido do sinal LTE de 15 MHz no demonstrador C-RAN. . . . . . . . . 115
A.1 Fotografia da placa de desenvolvimento Xilinx KC705. . . . . . . . . . . . . . . 121
B.1 Fotografia da placa de expanso AD-FMComms3-EBZ. . . . . . . . . . . . . . . . . 123

B.2 Diagrama de blocos funcional completo do Transceiver AD9361. . . . . . . . . . 124
B.3 Caminho de transmisso do transceiver AD9361. . . . . . . . . . . . . . . . . . . 125
B.4 Caminho de receo do transceiver AD9361. . . . . . . . . . . . . . . . . . . . . 126
B.5 Rudo de fase em funo do offset de frequncia. . . . . . . . . . . . . . . . . . 127
B.6 Interface grfica do AD9361 Filter Design Wizard. . . . . . . . . . . . . . . . . . 128
B.7 Espetro da portadora de 2.1 GHz (banda 1) transmitida pelo front end. . . . . 129
B.8 Rudo de fase medido em torno da portadora de 2.1 GHz. . . . . . . . . . . . . 130
B.9 Espetro da portadora de 1.8 GHz transmitida pelo front end. . . . . . . . . . . 131
B.10 Rudo de fase medido para uma portadora de 1.8 GHz. . . . . . . . . . . . . . . 131
B.11 Espetro da portadora da banda 7 do E-UTRA transmitida pelo front end. . . . 132
B.12 Rudo de fase medido em torno da portadora de 2.6 GHz. . . . . . . . . . . . . 132
B.13 Espetro da portadora na banda 20 do E-UTRA. . . . . . . . . . . . . . . . . . . 133
vii
B.14 Rudo de fase medido em torno da portadora de 800 MHz. . . . . . . . . . . . . 134
C.1 Mdulo de avaliao CDCE72010EVM da Texas Instruments . . . . . . . . . . . . 135

C.2 Interface grfica para controlo das configuraes do CDCE72010. . . . . . . . . . 136
C.3 Rudo de fase da PLL CDCE72010. . . . . . . . . . . . . . . . . . . . . . . . . . . 137
viii
Lista de Tabelas
2.1 Line rates permitidas na especificao 6 do CPRI. . . . . . . . . . . . . . . . . 19
3.1 Configuraes de Downlink-Uplink para o modo TDD no LTE. . . . . . . . . . 38

3.2 Parametrizao da estrutura da frame (FDD e TDD). . . . . . . . . . . . . . . 38
3.3 Parmetros de modulao OFDM para o LTE. . . . . . . . . . . . . . . . . . . 39
3.4 Relao entre a largura de banda dos canais no LTE e o nmero mximo de
RBs suportados. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.5 Esquemas de modulao para o downlink no LTE. . . . . . . . . . . . . . . . . 43
3.6 Esquemas de modulao para o uplink no LTE. . . . . . . . . . . . . . . . . . . 43
3.7 Valores de EVM mximo para o PDSCH para diferentes modulaes. . . . . . . 51
5.1 Consumo de recursos da FPGA, aps a implementao do gerador de sinais LTE. 71
6.1 Consumo de recursos da FPGA aps a implementao da interface do front end

analgico. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
7.1 Consumo de recursos da FPGA aps a implementao do mdulo REC. . . . . 93

7.2 Consumo de recursos da FPGA aps a implementao do mdulo RE. . . . . . 94
7.3 Legenda dos elementos constituintes do setup laboratorial que serviu de base
implementao do demonstrador. . . . . . . . . . . . . . . . . . . . . . . . . . . 96
8.1 Parmetros de configurao do ficheiro do modelo C para um sinal LTE 10 MHz

de largura de banda. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
8.2 Parmetros de configurao para um sinal LTE de 20 MHz de largura de banda. 99
8.3 Parmetros de configurao de um sinal com 15 MHz de largura de banda. . . . 101
8.4 Parmetros de configurao de um sinal com modo de transmisso TDD com 5
MHz de largura de banda. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
8.5 Parmetros de configurao para um sinal de multiplexagem espacial. . . . . . . 103
8.6 Sumrio dos resultados experimentais obtidos para os vrios sistemas imple-
mentados. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
A.1 Descrio dos componentes usados na implementao dos sistemas, e que se

encontram marcados na figura A.1. . . . . . . . . . . . . . . . . . . . . . . . . . 122
B.1 Bandas de frequncias E-UTRA mais comuns. . . . . . . . . . . . . . . . . . . . 129
ix
x
Lista de Acrnimos
3GPP Third Generation Partnership Project

ACLR Adjacent Channel Leakage Ratio
ADC Analog to Digital Converter
AFE Analog Front End
AMBA Advanced Microcontroller Bus Architecture
API Application Programming Interface
ARQ Automatic Repeat Request
AS Access Stratum
AXI Advanced eXtensible Interface
AxC Antenna-carrier
BBU Base Band Unit
BPSK Binary Phase Shift Keying
BS Base Station
BSC Base Station Controller
BTS Base Transceiver Station
C-RAN Centralized, Cooperative, Cloud and Clean RAN
C&M Control & Management
CA Carrier Aggregation
CAPEX Capital Expenditure
CC Component Carrier
CDD Cyclic Delay Diversity
CDM Code Division Multiplexing
CDMA Code Division Multiple Access
CFR Crest Factor Reduction
CN Core Network
CoMP Coordinated Multiple Point Transmission/Reception
CP Cyclic Prefix
CPRI Common Public Radio Interface
CQI Channel Quality Indicator
CSI Channel-State Information
CSI-RS CSI Reference Signals
xi
CSR Cell-Specific Reference Signals
CWDM Coarse Wavelength-Division Multiplexing
D-RoF Digital Radio over Fiber
DAC Digital to Analog Converter
DAS Distributed Antenna System
DCI Downlink Control Information
DDC Digital Down Conversion
DDS Direct Digital Synthesizer
DeNB Donor Cells eNB
DFE Digital Front End
DFT Discrete Fourier Transform
DIMM Dual In-Line Memory Module
DM-RS Demodulation/UE-Specific Reference Signals
DMA Direct Memory Access
DP Data Peripheral
DPD Digital Pre-Distortion
DSP Digital Signal Processor
DUC Digital Up Conversion
DWDM Dense Wavelength-Division Multiplexing
DwPTS Downlink Pilot Timeslot
E-UTRA Evolved UMTS Terrestrial Radio Access
E-UTRAN Evolved UMTS Terrestrial Radio Access Network
eICIC Enhanced ICIC
eNB Evolved Node B
EPC Evolved Packet Core
EPS Evolved Packet System
ETSI European Telecommunications Standards Institute
EVM Error Vector Magnitude
FSTD Frequency- Switched Transmit Diversity
FDD Frequency Division Duplex
FEC Forward Error Correction
FFT Fast Fourier Transform
FIR Finite Impulse Response
FIFO First-In First-Out
FMC FPGA Mezzanine Card
FPGA Field Programmable Gate Array
GERAN GSM/EDGE Radio Access Network
GMII Gigabit Media Independent Interface
GP Guard Period
GPIO General Purpose Input/Output
xii
GPP General Purpose Platform
GSM Global System for Mobile Communication
GUI Graphical User Interface
HARQ Hybrid Automatic Repeat reQuest
HDL Hardware Description Language
HDLC High-level Data Link Control
HetNet Heterogeneous Networks
I/Q In phase/Quadrature
I2C Inter-Integrated Circuit
ICI Inter-Cell Interference
ICIC Inter Cell Interference Control
IF Intermediate Frequency
IFFT Inverse Fast Fourier Transform
inter-RAT Inter-Radio Access Technology
ILA Integrated Logic Analyzer
IMT-Advanced International Mobile Telecommunications Advanced
IP Intellectual Property
ISI Inter-Symbol Interference
ITU-R International Telecommunications Union Radiocommunication Sector
LNA Low-Noise Amplifier
LTE Long Term Evolution
LVCMOS Low Voltage Complementary Metal Oxide Semiconductor
LVDS Low-Voltage Differential Signaling
M-QAM M-ary Quadrature Amplitude Modulation
MAC Medium Access Control
MBSFN Multicast/Broadcast over Single Frequency Network
MBSFN-RS MSBFN Reference Signals
MGT Multi-Gigabit Transceiver
MIB Master Information Block
MIG Memory Interface Generator
MIMO Multiple Input Multiple Output
MMCM Mixed-Mode Clock Manager
MME Mobility Management Entity
MRC Maximum Ratio Combining
MS Mobile Station
MU-MIMO multi-user MIMO
multi-RAT Multi-Radio Access Technology
NAS Non-Access Stratum
O&M Operation & Maintenance
OBSAI Open Base Station Architecture Initiative
xiii
OFDM Orthogonal Frequency Division Multiplexing
OFDMA Orthogonal Frequency-Division Multiple Access
OPEX Operating Expenditure
ORI Open Radio Equipment Interface
OTN Optical Transport Network
PA Power Amplifier
PAPR Peak-to-Average Power Ratio
PBCH Physical Broadcast Channel
PCFICH Physical Control Format Indicator Channel
PDCCH Physical Downlink Control Channel
PDCP Packet Data Convergence Protocol
PDSCH Physical Downlink Shared Channel
PHICH Physical Hybrid ARQ Indicator Channel
PHY Physical Layer
PLL Phase Locked Loop
PMCH Physical Multicast Channel
PMI Precoding Matrix Indicator
PRACH Physical Random Access Channel
PRS Positioning Reference Signals
PSS Primary Synchronization Signal
PUCCH Physical Uplink Control Channel
PUSCH Physical Uplink Shared Channel
QAM Quadrature Amplitude Modulation
QoS Quality of Service
QPSK Quadrature Phase Shift Keying
RAN Radio Access Network
RAT Radio Access Technology
RB Resource Block
RE Radio Equipment
REC Radio Equipment Control
RF Radio Frequency
RI Rank Indicator
RLC Radio Link Control
RMS Root Mean Square
RN Relay Node
RNC Radio Network Controller
RRC Radio Resource Control
RRH Remote Radio Head
RS Reference Signals
S-GW Serving Gateway
xiv
SAE System Architecture Evolution
SAP Service Access Point
SC Selection Combining
SC-FDMA Single-Carrier Frequency-Division Multiple Access
SDR Software Defined Radio
SDRAM Synchronous Dynamic Random Access Memory
SEM Spectrum Emission Mask
SERDES Serializer/Deserializer
SFP Small Form-factor Pluggable
SFP+ Enhanced Small Form-factor Pluggable
SFBC SpaceFrequency Block Coding
SIMO Single Input Multiple Output
SISO Single Input Single Output
SMA SubMiniature version A
SNR Signal to Noise Ratio
SON Self-Organizing Network
SPI Serial Peripheral Interface
SRS Sounding Reference Signals
SSS Secondary Synchronization Signal
STBC SpaceTime Block Coding
TD-SCDMA Time Division-Synchronous Code Division Multiple Access
TDD Time Division Duplex
TDM Time Division Multiplexing
TDMA Time Division Multiple Access
UART Universal Asynchronous Receiver Transmitter
UCI Uplink Control Information
UE User Equipment
UTRA Universal Terrestrial Radio Access
UTRAN Universal Terrestrial Radio Access Network
UMTS Universal Mobile Telecommunications System
UpPTS Uplink Pilot Timeslot
VIO Virtual Input/Output
VSA Vector Signal Analyzer
VSG Vector Signal Generator
W-CDMA Wideband Code-Division Multiple Access
WDM Wavelength-Division Multiplexing
Wi-Fi Wireless Fidelity
xv
xvi
Captulo 1
Introduo
Neste captulo feito o enquadramento do trabalho que foi desenvolvido no contexto desta
dissertao de mestrado. So tambm introduzidos alguns conceitos que so posteriormente
aprofundados nos captulos 2 e 3 deste documento.
1.1 Enquadramento
Com a expanso do mercado de novos dispositivos como os smartphones, os tablets e os
laptops tem-se vindo a verificar, por parte dos consumidores, uma forte procura por servios
e aplicaes mveis que vo muito alm do simples telefone. O crescimento abrupto de ser-
vios tais como a navegao web, redes sociais, msica e streaming de vdeo tem levado ao
desenvolvimento de novas tecnologias de acesso mvel [Cis14] [Nok11]. Como resultado, tm
sido desenvolvidos novos standards de acesso para proporcionar as taxas de transmisso e a
capacidade necessria ao suporte destes servios.
Consequentemente, ao longo dos ltimos anos tem-se vindo a comprovar uma evoluo das
tecnologias de acesso do Time Division Multiplexing (TDM) ao Code Division Multiplexing
(CDM), e mais recentemente, para o Orthogonal Frequency Division Multiplexing (OFDM),
que oferece melhorias notveis quanto eficincia espetral, ao permitir a sobreposio (ou
a ortogonalidade) de subportadoras. As redes de quarta gerao (4G), como o LTE, tiram
partido do OFDM para disponibilizar melhorias ao nvel da eficincia espetral, da robustez
face a interferncias e da baixa distoro multipath. O OFDM tem vindo a ser adaptado e
aperfeioado com recurso a tcnicas Multiple Input Multiple Output (MIMO) e beamforming.
O LTE, e mais recentemente, o LTE-Advanced foram desenvolvidos de modo a respon-
der aos requisitos de um sistema de comunicaes mvel global. Estes requisitos englobam
taxas de transmisso superiores, maior capacidade e cobertura, larguras de banda flexveis,
maior eficincia espetral, baixa latncia, baixos custos de operao e interoperabilidade com
os sistemas j existentes [Zar14].
Contudo, alteraes tm que ser feitas ao nvel da arquitetura da RAN de forma a suportar
este novo tipo de tecnologias. Isto, por sua vez, implica um aumento do investimento por parte
dos operadores na instalao de novos equipamentos (Capital Expenditure - CAPEX) e tambm
um aumento do custo associado operao e manuteno dos mesmos (Operating Expenditure
- OPEX). Deste modo, os operadores veem-se forados a procurar alternativas RAN atual.
Como consequncia, antecipa-se que as prximas geraes de redes mveis adotem um novo
paradigma com vista reduo das restries referidas anteriormente, como o Centralized,
1
Cooperative, Cloud and Clean RAN (C-RAN).
1.2 Motivao
No estudo de novas alternativas arquitetura da atual rede mvel de banda larga (RAN),
surgem as futuras redes de quinta gerao mvel (5G). Neste contexto, surge o C-RAN. Este
novo paradigma pretende introduzir inteligncia nas redes, de modo a garantir solues em
termos de eficincia energtica e de custos, sem comprometer a qualidade dos servios rdio.
Este novo conceito leva centralizao do processamento em banda base e substituio das
atuais base stations por unidades de rdio remotas de menor complexidade, conseguindo-se
tirar partido de novos conceitos nos sistemas de comunicaes mveis tais como a virtualizao
e cloud computing, assim como otimizar as tcnicas de rdio cooperativo em sistemas como o
LTE. Uma outra consequncia da separao proposta por este novo conceito o aparecimento
de um novo segmento de ligao conhecido como fronthaul, podendo este ser implementado
com recurso a fibra tica. Para a interface dos equipamentos com o fronthaul, esto disponveis
protocolos de comunicao Digital Radio over Fiber (D-RoF) como o Common Public Radio
Interface (CPRI), o Open Base Station Architecture Initiative (OBSAI) e, mais recentemente,
o Open Radio Equipment Interface (ORI), garantindo compatibilidade e suporte para diversas
tecnologias de acesso rdio. A figura 1.1 retrata um possvel cenrio de uma arquitetura
C-RAN.
Fronthaul Base Band Base Band

Remote Unit (BBU) Unit (BBU)
Radio
Backhaul
CPRI/OBSAI (e.g. over fiber)
UE Head
(RRH)
UE Remote Radio Centralized Office

Heads (RRHs) (Base Band Pool)
Figura 1.1: Arquitetura de uma rede de acesso mvel baseada no paradigma C-RAN.
1.3 Objetivos
Este trabalho de dissertao enquadra-se na rea dos rdios definidos por software. Assim,
no mbito desta dissertao pretende-se desenvolver um demonstrador laboratorial com base
na gerao de sinais LTE e segundo o paradigma C-RAN.
O objetivo , numa primeira fase, o projeto e implementao de um sistema capaz de
gerar sinais LTE (downlink ) ao nvel da camada fsica baseado em Field Programmable Gate
Array (FPGA). Pretende-se que este sistema cumpra com as especificaes impostas pelo
standard. A segunda fase consiste na incluso de um front end rdio para a converso dos
sinais LTE banda base em Radio Frequency (RF) e vice-versa. A ltima fase deste trabalho
consiste na implementao e validao de um demonstrador para a arquitetura C-RAN. Os
pressupostos deste paradigma devem ser tidos em conta, na medida em que desejvel conceber
um mdulo flexvel e compatvel com os sinais LTE obtidos do sistema implementado na fase
inicial deste trabalho.
2
Por ltimo, numa tentativa de proceder caraterizao dos sistemas concebidos ao nvel
da qualidade dos sinais gerados, efetuam-se algumas das mais relevantes medidas de qualidade
em sinais LTE e so apresentados e discutidos os resultados.
1.4 Estrutura do Documento

Para alm do Captulo 1, que pretende contextualizar a evoluo das redes mveis, os
desafios face aos requisitos que se impem com o surgir de novas tecnologias e, consequente-
mente, as solues emergentes em termos de novas arquiteturas, este documento encontra-se
dividido em mais oito captulos, com a seguinte distribuio de contedos:
No Captulo 2 (Conceitos Fundamentais), so enumerados os conceitos fundamentais

relacionados com as redes mveis atuais e com o novo paradigma C-RAN. ainda
resumida a especificao CPRI como standard de comunicao entre equipamentos das
estaes base. Por ltimo, abordado o estado da arte de transmissores e recetores
segundo o paradigma SDR.
O Captulo 3 (Conceitos LTE) tem como foco principal a tecnologia de acesso rdio
LTE, em particular a sua camada fsica. Neste captulo so destacados alguns dos
principais conceitos relacionados com a arquitetura da rede, a camada fsica, esquemas
de mltiplo acesso em downlink e uplink (OFDMA e SC-FDMA, respetivamente), os
modos de transmisso MIMO, a sua evoluo para LTE-Advanced e algumas medidas
de qualidade de sinal.
De seguida, no Captulo 4 (Arquitetura do Sistema), apresentada uma viso geral

das arquiteturas propostas para os sistemas a desenvolver, com o propsito de descrever
de uma forma sucinta as suas caratersticas e funcionalidades. So ainda introduzidos
alguns cenrios de teste a realizar para se ter uma ideia do desempenho dos sistemas
implementados.
Posteriormente, o Captulo 5 (Gerador de Sinais LTE) tem como objetivo delinear as

caratersticas principais da plataforma de gerao de sinais LTE e de descrever o mtodo
de implementao da mesma.
Seguidamente, os detalhes da integrao do front end analgico no sistema de gerao

de sinais LTE so expostos no Captulo 6 (Integrao do Front End Analgico).
No Captulo 7 (Demonstrador C-RAN) detalhado o mtodo de integrao da interface

com o fronthaul no sistema desenvolvido no Captulo 6.
O Captulo 8 (Apresentao de Resultados) contm a apresentao e a discusso dos

resultados obtidos.
Finalmente no Captulo 9 (Concluses e Trabalho Futuro), so tiradas algumas con-

cluses acerca do trabalho desenvolvido e expem-se algumas ideias sobre trabalho a
realizar no futuro.
Com a finalidade de complementar a estrutura da dissertao, alm dos captulos acima

apresentados foram tambm includos neste documento os seguintes anexos:
3
No Apndice A (Kit de Desenvolvimento em FPGA) feita a referncia ao kit de
desenvolvimento usado na implementao dos vrios sistemas propostos, bem como dos
componentes e interfaces relevantes para o desenvolvimento do trabalho.
A apresentao do mdulo de avaliao da Analog Devices, usado para implementar

o front end analgico, feita no Apndice B (Front End RF), juntamente com uma
breve descrio das caratersticas do transceiver RF AD9361 que dele fazem parte.
O Apndice C (Mdulo de Avaliao CDCE72010EVM da Texas Instruments) pretende

dar a conhecer os aspetos mais importantes do mdulo da Texas Instruments, utilizado
para implementar um relgio de referncia de baixo jitter no front end analgico.
4
Captulo 2
Conceitos Fundamentais
Neste captulo introduzem-se alguns conceitos considerados essenciais para melhor com-
preenso do trabalho que foi desenvolvido.
A fim de se perceber o verdadeiro valor do novo paradigma C-RAN, necessrio introduzir
as suas principais caratersticas, funcionalidades, vantagens sobre a atual RAN e os desafios
que suscita.
Comea-se, assim, por fazer uma introduo ao estado da arte das redes de acesso mvel ou
RAN, identificando alguns dos principais desafios para o futuro. Apresenta-se o C-RAN como
um novo paradigma face RAN. Faz-se referncia interface CPRI, dada a sua importncia
no contexto das infraestruturas das redes mveis. Por ltimo, aborda-se o conceito de Software
Defined Radio (SDR) e as arquiteturas de transmisso e de receo associadas.
2.1 Evoluo da Radio Access Network (RAN)

Num sistema de comunicaes mveis, a RAN consiste no elemento que disponibiliza a
tecnologia de acesso ao meio a cada terminal mvel e o liga ao ncleo da rede, a Core Network
(CN). Tipicamente, a RAN constituda por diferentes arquiteturas conforme a tecnologia de
acesso que implementa. As tecnologias de comunicaes mveis so frequentemente divididas
em geraes, sendo o 1G a primeira gerao dos sistemas de rdio mvel dos anos 80, na altura
ainda analgicos. Os sistemas de segunda gerao (2G) foram os primeiros sistemas mveis
digitais e os de terceira gerao, ou 3G, os primeiros sistemas a oferecer banda larga. A gerao
atual, os sistemas de quarta gerao ou LTE, oferecem servios de banda larga mais eficientes
comparados com a anterior gerao. O sistema Global System for Mobile Communication
(GSM) disponibilizado pela GSM/EDGE Radio Access Network (GERAN) e constitui a
segunda gerao das redes mveis ou 2G. A tecnologia Universal Mobile Telecommunications
System (UMTS) concretizada sobre Universal Terrestrial Radio Access Network (UTRAN)
e implementa os sistemas de terceira gerao ou 3G. Por ltimo, o LTE ou 4G baseia-se
numa evoluo da rede anterior, conhecida como Evolved UMTS Terrestrial Radio Access
Network (E-UTRAN). A figura 2.1 ilustra a evoluo das tecnologias de acesso rdio ao longo
do tempo. Esta evoluo traz uma melhor eficincia espetral assim como taxas de transmisso
de dados cada vez mais elevadas.
Numa rede mvel de segunda gerao, a seco da arquitetura da rede que est associada
comunicao com os terminais mveis conhecida como GERAN e essencialmente constituda
pela Base Transceiver Station (BTS) que, por sua vez, comporta os transmissores e recetores
5
2G 2.5G 3G 3.5G 3.9G 4G ...beyond
IEEE
standards 802.11a 802.11b 802.11g 802.11n 802.16d 802.16e
802.16m
W-
CDMA HSDPA
(UMTS)
GSM
European HSPA +
standards LTE
GPRS Edge HSUPA
LTE
Advanced
IS-54 IS-136
North
American
CDMA- 1x-EV
standards IS-95 2000 Do
1990 2000 2004 2010 time
Figura 2.1: Evoluo cronolgica das tecnologias de acesso rdio (retirado de [Zar14]).
rdio e as respetivas antenas que comunicam com o terminal mvel ou Mobile Station (MS). A
BTS est associada a uma nica clula. O Base Station Controller (BSC) constitui a interface
com a CN e faz a gesto e o controlo dos recursos rdio de um grupo de BTSs. No UMTS, o
termo usado para o correspondente ao BSC o Radio Network Controller (RNC), Node B para
a BTS e User Equipment (UE) para o terminal mvel. A arquitetura dos sistemas LTE advm
de uma evoluo da gerao anterior e a nomenclatura usada a Evolved Node B (eNB) para as
BTSs e UE para os equipamentos mveis. O estudo destes sistemas aprofundado no captulo
3. A figura 2.2 mostra os elementos constituintes das redes, mencionados anteriormente, e a
forma como feita a ligao entre os terminais mveis e os servios do ncleo da rede.
GSM GPRS UMTS LTE

Circuit Packet Packet
Core
Switched Switched Switched (EPC)
Base Station Radio Network

Controller Controller
OFDMA
TDMA CDMA SC-FDMA
Access
MS MS UE UE
BTS Node B eNode B
GERAN UTRAN E-UTRAN
Figura 2.2: Arquiteturas das redes do GSM ao LTE.
6
2.1.1 Aspetos Fundamentais da Infraestrutura das Redes Mveis
Num sistema celular ou mvel, a rede divide-se em pequenas reas geogrficas, tambm
designadas por clulas, de modo a cobrir uma determinada rea. Deste modo, cada clula
servida por uma estao base cobrindo uma rea geogrfica que teoricamente se estende at s
clulas adjacentes, limitando ao mnimo a rea de sobreposio. A rea de sobreposio tem,
no entanto, que existir devido ao processo de transferncia de chamadas (handover ) entre as
clulas. Assim, o planeamento celular tem que ser efetuado em funo da topologia do terreno
e do trfego esperado.
O conceito de rede celular est associado organizao do espetro radioeltrico em clulas
onde se implementa a chamada reutilizao de frequncias. Um utilizador, quando se desloca
de clula em clula ao longo de um percurso, tem de comutar de canal consoante a clula
em que se encontra. Para que no haja interferncia entre chamadas, as clulas vizinhas tm
de usar frequncias diferentes. Consequentemente, as mesmas frequncias no se utilizam em
clulas adjacentes. Para evitar a interferncia e atendendo a que o sinal se atenua com a
distncia, limita-se a potncia das estaes base de forma a no interferir com clulas que
usam as mesmas frequncias. Este tipo de planeamento encontra-se ilustrado na figura 2.3(a).
Ao conjunto de clulas que usam todas as frequncias disponveis no sistema chama-se cluster,
como mostra a figura 2.3(b).
(a) Exemplo do planeamento de frequncias (b) Ilustrao de um cluster, constitudo por

de modo a evitar a interferncia entre clulas. quatro frequncias distintas.
Figura 2.3: Ilustrao de alguns aspetos fundamentais de uma rede celular (adaptado de
[Agi09]).
No dimensionamento de uma rede celular, h que ter em conta o trfego a acomodar, ou

seja, em zonas com pouco trfego, podem usar-se clulas com maior cobertura, ao passo que,
em zonas com maior trfego, estas possuem um alcance mais reduzido. As clulas com maior
cobertura so denominadas macro cells. Devido s adversidades e complexidade topogrfica
da regio afeta por este tipo de clulas, surge a necessidade de, por um lado, elevar o ponto
de difuso do sinal rdio e, por outro, aumentar a potncia de radiao (entre 10 a 100 W),
exigindo mtodos mais complexos para o controlo de interferncia.
A figura 2.4 mostra a arquitetura de uma macro cell tradicional, assim como a estrutura
interna das estaes base. possvel verificar que a antena se encontra ligada cabine de
7
processamento de sinal por meio de um cabo coaxial que leva a perdas na ordem dos 3 dB
(metade da potncia), da base at antena. Em infraestruturas mais recentes, a componente
analgica movida para junto da antena, sendo que a comunicao com o mdulo na base
da estao concretizado por fibra tica a partir de um protocolo D-RoF como o CPRI. Ao
mdulo junto da antena d-se o nome de Remote Radio Head (RRH) [Lig14].
ANTENNA
NETWORK INTERFACE
CONTROLLER
BASEBAND CARDS
MOBILE
Any-to-Any BACKHAUL
connectivity
TRX (RADIO)
RF
POWER AMPLIFIERS COAXIAL CABLE
BASE STATION CHASSIS CELL TOWER
Figura 2.4: Ilustrao da arquitetura de uma base station para macro cell tradicional (retirado
de [Lig14]).
Uma forma de complementar as redes de macro cells existentes usando-se as chamadas

small cells. Esta abordagem pode incluir o uso de micro cells, pico cells ou RRHs de baixa
potncia, como tambm de Wireless Fidelity (Wi-Fi). Para clulas de menor rea, so utili-
zadas micro cells, que tipicamente esto localizadas em edifcios e oferecem um alcance mais
reduzido. De seguida, encontram-se as pico cells que so distribudas por zonas com uma
enorme densidade de utilizadores como, por exemplo, centros comerciais ou escritrios. Este
tipo de clulas usado em cenrios onde a cobertura de clulas de maior dimenso no a
melhor. Por ltimo, aparecem as femto cells que apresentam baixo consumo e alcance e que
so implementadas em zonas que necessitam de pouca capacidade para acomodar utilizadores.
Assim, consegue-se oferecer maior capacidade por utilizador e maior cobertura em reas co-
bertas pelas small cells, com o potencial de aumentar o desempenho na rede macro ao permitir
o offload de trfego gerado nos chamados hotspots. Este tipo de abordagem conhecida como
Heterogeneous Networks (HetNet). O grau de integrao que pode ser alcanado atravs das
HetNets vai determinar o desempenho global da rede [Sma] [J. ].
2.1.2 Redes Heterogneas

As tecnologias de acesso rdio evoluram ao longo dos ltimos anos. Assim, de esperar
que as mesmas coexistam na rede dos operadores. O aumento da procura por ligaes de banda
larga e de baixo custo levaram ao desenvolvimento de redes mveis heterogneas, HetNet.
De modo a suportar este conceito, o Third Generation Partnership Project (3GPP) tem
8
estudado novas formas de otimizar os mecanismos de gesto de interferncias, necessrios para
as Self-Organizing Networks (SONs), como o caso do Inter Cell Interference Control (ICIC),
o Enhanced ICIC (eICIC) e o Coordinated Multiple Point Transmission/Reception (CoMP)
[J. ]. Alguns dos recursos das SONs, foram introduzidos na release 8 e pretendem reduzir
substancialmente o esforo requerido para introduzir novos pontos de acesso e gerir as HetNets.
Existem implicaes ao nvel do planeamento rdio assim como na interface de Operation &
Maintenance (O&M) das estaes base, sobretudo das small cells que crescem a um ritmo
superior ao das macro cells. Desta forma, alcana-se uma reduo do OPEX, um aumento da
capacidade, desempenho e qualidade da rede.
2.1.3 Desafios das RANs Atuais

A arquitetura atual das redes de acesso rdio enfrenta diversos desafios, principalmente nas
redes 4G. Estes desafios enquadram-se nos custos de operao e manuteno e na resposta
procura de servios mvel (capacidade e cobertura). Com o objetivo de aumentar a cobertura
e a capacidade da rede, podem ser instaladas novas estaes base de modo a suportar mais
utilizadores. Contudo, este aumento do nmero de estaes base resulta num maior consumo
de energia e interferncia, o que por sua vez resulta numa reduo da cobertura e da capacidade
da rede.
Outro aspeto importante o facto de, nas redes tradicionais, cada estao base requerer
um espao separado com equipamento de apoio (por exemplo, refrigerao) para acomodar
a Base Band Unit (BBU). Esta forma de implementao est-se a tornar cada vez mais
problemtica, na medida em que o espao cada vez mais escasso e os custos de aluguer so
mais elevados. Alm disso, prev-se que este problema se torne mais crtico medida que a
densidade de small cells aumenta nas redes heterogneas. Outro problema advm do facto de
a instalao de small cells ser bastante mais importante nos sistemas 4G do que em sistemas
2G ou 3G, devido ao elevado nmero de small cells que se torna necessrio para acomodar
uma maior cobertura e capacidade da rede [HDC+ 14].
Uma outra limitao das redes mveis atuais o facto de a utilizao dos recursos no ser
feita de uma forma mais eficiente. O planeamento das redes mveis feito tendo em conta o
pior caso, ou seja, para o mximo nmero de utilizadores ou trfego que pode ocorrer num dado
intervalo de tempo. Assim, nos instantes de menor afluncia, os recursos de processamento
no so aproveitados ao mximo [Chi13].
Consequentemente, as prximas geraes de redes mveis tm como objetivo uma gesto
mais eficiente dos recursos, o aumento da capacidade e qualidade dos servios (QoS) e, ao
mesmo tempo, uma reduo dos gastos com as infraestruturas.
2.2 Arquitetura e Funcionalidades do C-RAN

O C-RAN visto como uma alternativa estrutura da rede de acesso mvel. Este pa-
radigma conduz a uma arquitetura distribuda da RAN, que composta por dois elementos
nucleares separados entre si: uma unidade de processamento banda base (BBU) ou pool de
BBUs e uma unidade remota de rdio (RRH). A figura 2.5 mostra a arquitetura simplificada
do C-RAN.
A BBU realiza todo o processamento banda base e implementa a interface com a CN,
tambm conhecida como backhaul. A RRH implementa o rdio em si, sendo responsvel pela
converso do sinal banda base para RF. Esta separao e a centralizao do processamento
9
Fronthaul
BBU BBU BBU
Remote L1/L2/L3 L1/L2/L3 L1/L2/L3
Radio CPRI/OBSAI (e.g. over fiber) O&M O&M O&M Backhaul
Head
(RRH)
Remote Radio Centralized Office

Heads (RRHs) (Base Band Pool)
Figura 2.5: Ilustrao da arquitetura C-RAN.
associada BBU pode permitir uma melhor coordenao das capacidades rdio entre um
conjunto de RRHs. Este aspeto torna-se cada vez mais importante nos sistemas LTE, na
medida em que estas tcnicas podem aumentar a eficincia atravs da reduo dos efeitos de
interferncia. Existem outros benefcios que podem ser alcanados pela partilha dos recursos,
que vo ser dados a conhecer ao longo desta seco. Por ltimo, a infraestrutura de transporte
que interliga a BBU s RRHs, denominada por fronthaul , estabelecida por uma rede de
baixa latncia e elevada largura de banda, idealmente tica, atravs de um protocolo D-RoF
como o CPRI ou o OBSAI. Estes protocolos devem ser capazes de transportar trfego de forma
eficiente e vo ser introduzidos na seco 2.4. De seguida, so apresentadas as caratersticas
mais relevantes do paradigma C-RAN.
2.2.1 Pressupostos
O termo C-RAN deriva de quatro pressupostos; so eles: centralized processing, collabo-
rative radio, real-time cloud computing e clean system. Nas subseces seguintes feita uma
breve descrio das quatro caratersticas mais relevantes do C-RAN face RAN atual.
2.2.1.1 Centralized Processing

Com o processamento de banda base centralizado possvel uma consolidao/partilha
de recursos mais flexvel. Por exemplo, durante perodos de menor trfego, uma BBU pode
processar dezenas de subportadoras LTE, enquanto que, durante perodos de maior trfego,
esta pode processar um nmero reduzido de subportadoras, podendo, assim, tirar partido de
tcnicas de cooperao como o CoMP, introduzido na Release 11 do standard LTE [GSX+ 12].
Dependendo do tipo de funcionalidades que se pretende alcanar, existem duas topologias
C-RAN, Fully Centralized e Partially Centralized. Cada uma delas apresenta algumas vanta-
gens e desvantagens relativamente outra. A principal diferena entre elas est no local onde
implementada a camada L1 (Physical Layer - PHY), como mostra a figura 2.6.
A primeira (com L1 centralizada) mais prtica do ponto de vista de expanso da capaci-
dade do sistema e da manuteno de equipamentos. Esta soluo apresenta igualmente outras
vantagens, das quais se destacam o suporte Multi-Radio Access Technology (multi-RAT), a
maximizao da partilha de recursos disponveis e a facilidade de implementao de tcni-
cas de rdio cooperativo, como o CoMP. Por outro lado, a sua grande desvantagem so
as restries em termos de largura de banda no fronthaul para o transporte de sinais In
phase/Quadrature (I/Q) banda base. Por exemplo, para o caso do LTE com MIMO 4x4
com uma largura de banda de 20 MHz por canal, necessria uma taxa de transmisso de,
10
Virtual BS Pool
Virtual BS Pool
L1/L2/L3/O&M L1/L2/L3/O&M L1/L2/L3/O&M

L2/L3/O&M L2/L3/O&M L2/L3/O&M
Fiber or
Fiber Microwave
RRH RRH/L1
RRH RRH/L1
RRH RRH/L1
RRH
RRH/L1
RRH RRH RRH/L1
RRH RRH/L1 RRH/L1
(a) Topologia Fully Centralized. (b) Topologia Partially Centralized.
Figura 2.6: Ilustrao dos diferentes tipos de topologia de implementao da arquitetura

C-RAN (retirado de [Lig14]).
aproximadamente, 8 Gbit/s [CPLC+ 13]. A segunda topologia (com L1 distribuda), Partially

Centralized, ao contrrio da anterior, tem a vantagem de necessitar menor largura de banda,
j que integra o processamento da camada L1 nas RRHs. Comparando ambas as topologias,
a ligao entre a BBU e a RRH, na segunda, necessita apenas de transportar dados desmo-
dulados, o que representa entre 2% a 5% dos dados I/Q modulados. Como a modulao I/Q
est integrada na RRH, o sistema torna-se menos flexvel e as tcnicas de rdio cooperativo
mais difceis.
Com o C-RAN, a implementao e atualizao de sistemas de nova gerao (LTE ou LTE-
Advanced ) torna-se mais barato, mais rpido e mais flexvel. Por exemplo, possvel aumentar
a capacidade e a cobertura destes sistemas ligando apenas mais uma RRH ao centralized office
ou BBU pool. A soluo fully centralized facilita o desenvolvimento de sistemas baseados
em SDR que possibilitam a atualizao das interfaces rdio apenas por software, focando-se
em plataformas abertas como hardware reconfigurvel e General Purpose Platform (GPP),
aumentando a flexibilidade quanto ao suporte de multi-RAT [Chi13] [All13].
2.2.1.2 Collaborative Radio
O C-RAN fornece uma gesto de recursos rdio coordenada atravs do seu processamento
centralizado. A partir do rdio cooperativo e de um sistema de antenas distribudo nas RRHs
consegue-se uma elevada eficincia espetral, devido facilidade de implementao de tcnicas
avanadas de processamento espacial, tal como o CoMP. Deste modo, consegue-se melhorar
os nveis de cobertura, minimizar a interferncia entre clulas (Inter-Cell Interference - ICI)
e permitir a atribuio dinmica dos recursos entre vrios eNBs, aumentando a capacidade
da rede [Chi13]. O CoMP introduzido na subseco 3.6.2 do Captulo 3. Na figura 2.7,
encontra-se um exemplo de rdio cooperativo numa arquitetura C-RAN.
11
interference
signal
sig
nal
rence sig
interfe n al l
signa
(a) Processamento Separado. (b) Rdio Cooperativo.
Figura 2.7: Abordagem de rdio cooperativo entre unidades de rdio (eNBs) com vista a
diminuir as interferncias entre clulas (adaptado de [Chi13]).
2.2.1.3 Real-Time Cloud Computing
No C-RAN, ao centralizar o processamento de banda base num centralized office ou pool

de BBUs, possvel partilhar recursos entre diversas RRHs. O centralized office constitudo
por um conjunto de BBUs virtuais que implementam diversos standards de acesso rdio e
que efetuam processamento paralelo. O cloud computing permite, assim, que se faa um pro-
cessamento em tempo real de enormes quantidades de dados provenientes de vrias RRHs,
facilitado pelo uso de plataformas abertas e de virtualizao com base em GPP, as quais per-
mitem agregar processos e alocar de forma dinmica os recursos disponveis s BBUs virtuais.
Desta forma faz-se uso da capacidade mxima de processamento, ao contrrio do que acon-
tece nas atuais RANs. Como a virtualizao feita ao nvel do software, fcil atualizar a
plataforma de acordo com os requisitos do operador bem como o suporte para multi-RAT, de
modo a suportar, para alm do LTE, GSM e UMTS [Chi13] [GSX+ 12].
2.2.1.4 Clean System
Com a centralizao do processamento na BBU, o espao ocupado por uma estao base
torna-se bastante mais reduzido. Assim, a climatizao do espao e o consumo energtico de
equipamentos de suporte pode ser substancialmente reduzido, conseguindo os operadores de
servios mveis uma (significativa) reduo de custos. A densidade de RRHs por unidade de
rea pode aumentar, graas s tcnicas de rdio cooperativo. assim possvel instalar RRHs
mais simples e mais pequenas que, por sua vez, podem transmitir potncias menores, sem que
a qualidade de cobertura da rede seja afetada. Do ponto de vista de O&M mais simples e
eficiente.
12
2.2.2 Desafios do C-RAN
O C-RAN foi pensado no s para colmatar os problemas da infraestrutura da atual
RAN, mas tambm para melhorar a eficincia espetral e a eficincia energtica. Algumas
caratersticas, como a centralizao, so relativamente fceis de realizar enquanto que outras
requerem um desenvolvimento a longo prazo. Nesta seco, faz-se uma anlise dos principais
desafios da implementao e da realizao de uma arquitetura C-RAN e apresentam-se algumas
solues alternativas.
2.2.2.1 Infraestrutura do Fronthaul

Um dos maiores desafios na realizao de uma estrutura de rede de acesso C-RAN reside
no fronthaul, isto , no segmento de ligao entre a BBU pool e as unidades de rdio remotas.
Como interface de transporte existem dois protocolos: o CPRI e o OBSAI. Em ambos o sinal
rdio digitalizado (D-RoF). Contudo, este segmento tem que cumprir com determinados
requisitos como baixa latncia, jitter reduzido e elevadas larguras de banda para acomodar
sinal em banda base como foi referido na subseco 2.2.1.1.
A implementao do fronthaul baseia-se no uso de uma rede de fibra tica ou, como
alternativa, no uso de ligaes micro-ondas. Como a fibra a soluo mais proeminente para
este segmento, o operador da rede tem que ter em conta a sua disponibilidade e a escolha de
uma topologia de transporte adequada. Na figura 2.8 esto presentes trs tipos de topologias
possveis para o fronthaul baseadas em fibra tica.
BB BB BB
WDM
WDM
OTN
Ring
Star WDM
WDM
WDM
OTN
Figura 2.8: Diferentes topologias para a rede de transporte tica no C-RAN (retirado de
[Lig14]).
A topologia em estrela, ou Star, utiliza a rede dark fiber (rede de fibra tica instalada
que no se encontra em uso) para ligaes ponto a ponto entre as RRHs e a BBU pool. Esta
configurao pode ser implementada de forma rpida e com custos reduzidos, porque no
necessrio nenhum equipamento de rede de transporte tico adicional. Por outro lado, esta
soluo consome uma parte significativa dos recursos de fibra e portanto a extenso da rede
torna-se um desafio. Contudo, requer equipamento auxiliar para O&M e proteo contra
falhas. As capacidades de O&M podem ser introduzidas no CPRI.
Em reas onde os recursos de fibra tica so limitados, adequado o fronthaul base-
ado num Ring. Esta soluo assenta na tcnica Wavelength-Division Multiplexing (WDM),
o que implica um uso reduzido de recursos de fibra e multiplexadores passivos. As tcnicas
Coarse Wavelength-Division Multiplexing (CWDM) e Dense Wavelength-Division Multiple-
xing (DWDM) permitem a partilha da fibra por diferentes RRHs. O CWDM possibilita a
transmisso at 16 canais de comprimento de onda com a capacidade de 2.5, 4 ou 10 Gbit/s
13
por canal, com um alcance no superior a 100 Km. O DWDM oferece maior alcance (1500
Km) e baseia-se na transmisso at 80 canais na banda C (conventional band ). Consequen-
temente, so impostos limites de largura de banda no dimensionamento de unidades de rdio
remotas em cascata, a inexistncia de O&M pode levar a um aumento dos custos.
Outra abordagem a soluo baseada em Optical Transport Network (OTN) para o trans-
porte de CPRI ou OBSAI. Esta infraestrutura possibilita O&M nativa, capacidade de correo
de erros e suporte para multiplexagem no domnio do tempo e por comprimento de onda. Con-
sequentemente, permite o transporte de sinais como o CPRI em ambientes ruidosos ou a longas
distncias e a maximizao da utilizao da largura de banda da rede de fibra. Contudo, esta
soluo apresenta alguns obstculos como o limite no erro de frequncia introduzido no mape-
amento/desmapeamento do CPRI/OBSAI na OTN e o atraso imposto pelos elementos ativos
da rede [Lig14] [Chi13].
Uma soluo alternativa s mencionadas nos pargrafos anteriores, para cenrios onde no
possvel instalar fibra, passa por instalar ligaes por micro-ondas. Estas oferecem uma
implementao mais simples, contudo, a capacidade est limitada. A tecnologia atual nas
bandas dos 2 aos 38 GHz permite capacidades at 800 Mbit/s e alcances entre os 50 e os 100
Km. Para situaes onde a distncia entre a BBU e a RRH reduzida, as millimeter waves,
na banda dos 71 aos 86 GHz (E-band), oferecem uma capacidade at 2.5 Gbit/s [Tel14].
Uma forma de minimizar os requisitos de sincronizao e de largura de banda passa por
deslocar a camada L1 da BBU para a RRH, obtendo-se uma implementao semelhante
partially centralized. A fim de cumprir os requisitos de latncia impostos pelos standards
3G e 4G, protocolos como o CPRI impe limites de atrasos, que incluem a propagao do
sinal no canal de transmisso (fibra, micro-ondas), do alcance mximo da rede, como tambm
do processamento digital do sinal que ocorre nas camadas L1 e L2. Por exemplo, no caso do
LTE, a mxima latncia imposta pelo mecanismo de retransmisso Hybrid Automatic Repeat
reQuest (HARQ).
Por ltimo, importante mencionar as tcnicas de compresso de dados de utilizador
(amostras I/Q) como estratgia para reduzir a largura de banda dos sinais a transmitir na
fibra. Existem vrios tipos de compresso, desde a reduo do ritmo de amostragem at
frequncia de Nyquist ou quantizao no linear. A especificao 6 do CPRI define uma
line rate mxima de 10 Gbit/s, contudo, j no suficiente num cenrio onde se usa LTE
com 20 MHz de largura de banda para trs setores com 4 antenas onde so necessrios 14.7
Gbit/s. Assim, mtodos de compresso no domnio do tempo e da frequncia estudam a
redundncia do sinal nestas duas componentes e apontam para uma compresso de 3x a
5x [Nie13]. Porm, estes mtodos de compresso acrescentam complexidade aos mdulos e
latncia devido necessidade de processamento adicional.
2.2.2.2 Rdio Cooperativo

Como referido na subseco 2.2.1.2, o C-RAN pode facilitar a implementao de mto-
dos de cooperao como o CoMP, devido sua estrutura centralizada. Contudo, o CoMP,
baseando-se em algoritmos de joint processing e joint scheduling, necessita, para se tornar
eficiente, que os dados de utilizador estejam disponveis entre as vrias Base Stations (BSs)
virtuais. Consequentemente, de modo a assegurar a cooperao em tempo real, a interface
entre elas deve assegurar uma elevada largura de banda e latncia reduzida. A informao
partilhada pela interface inclui informaes de scheduling e as caratersticas dos canais de
downlink e uplink [Chi13].
14
2.3 Unidade de Processamento Banda Base (BBU)
Em instalaes tpicas de macro cells, a unidade de processamento banda base encontra-se
localizada nas estaes base juntamente com o equipamento de rdio e outro equipamento
digital. O custo da instalao de novas unidades de processamento banda base juntamente
com o equipamento de rdio e antenas de modo a suportar novas portadoras, larguras de banda
adicionais e diferentes tecnologias est a tornar-se insustentvel e um desafio econmico para
os operadores.
A centralizao da unidade de processamento banda base construda sobre o conceito de
SDR, com o uso de processamento digital de sinal rdio distribudo e unidades de processa-
mento de banda base que so configurveis a partir de software e que reduzem a complexidade
dos locais de instalao das BBUs. O aumento de portadoras, larguras de banda e novas
tecnologias pode ser perfeitamente suportado agrupando um determinado nmero de BBUs
numa BBU pool e instalando RRHs e Distributed Antenna Systems (DASs) com custos mais
baixos e de mais fcil manuteno [All13].
2.3.1 Centralizao das BBUs

A centralizao dos recursos de processamento de mltiplas clulas tem vrios benefcios.
Com base na capacidade, cobertura e no nmero de Radio Access Technologys (RATs) a
suportar, podem ser facilmente adicionadas mais BBUs e ser possvel geri-las remotamente.
Assim nos locais das BSs s precisam de estar as RRHs e as antenas, reduzindo-se o espao,
o consumo de energia e os custos de manuteno das mesmas. Na subseco seguinte so
apresentados os benefcios da centralizao das BBUs [GSX+ 12] [Ari13].
2.3.2 Principais Benefcios da Centralizao das BBUs

1. Reduo do CAPEX e OPEX
Os recursos de hardware podem ser partilhados entre mltiplas BSs de forma a reduzir
os custos de capital iniciais, assim como os custos regulares de funcionamento (energia,
renda, etc) e manuteno.
2. Agregao e balanceamento do processamento

O processamento banda base, para mltiplas BSs, agregado com base nos requisitos
de largura de banda, no aumentando assim o nmero de BS. As BBUs podem ser
distribudas dinamicamente por diferentes BSs com base em padres de utilizao.
3. Suporte para mltiplas tecnologias (RATs)

As BBUs podem ser configuradas dinamicamente para suportar diferentes tecnologias
de acesso rdio, com base no estado atual da rede e nos requisitos de servio.
4. Disponibilidade
Durante a falha de uma qualquer BBU, as restantes BBUs ativas podem partilhar o
processamento da que falhou, para que esta possa recuperar facilmente. Durante a
falha de mltiplas BBUs, as que esto ativas podem ser configuradas dinamicamente
para partilhar o processamento do trfego de um nmero de BSs suportadas por aquela
mesma central.
15
5. Suporte para CoMP
A centralizao das BBUs permite que a informao de uma BS relacionada com si-
nalizao, informao de trfego, alocao de recursos, estado do canal, etc. possa ser
partilhada entre mltiplas BBUs. Esta informao pode ser usada para otimizar a aloca-
o de recursos, handovers, gesto de chamadas, o agendamento para o ICIC e melhorar
a eficincia espetral. Como as BBUs suportam tanto macro cells como small cells, a
coordenao do processamento entre mltiplas BSs ajuda a otimizar a mobilidade e o
ICIC entre redes heterogneas.
6. Suporte para SONs

A informao partilhada pelas BBUs pode ser utilizada em aspetos avanados de uma
SON de modo a otimizar os seus servios. Uma SON pode configurar, de modo dinmico,
os recursos a serem usados pelo processamento na rea da BS, otimizar o handover entre
clulas, gerir os handovers de uma Inter-Radio Access Technology (inter-RAT) e usar
os recursos de hardware de uma forma eficiente. Durante os perodos de menor trfego,
algumas das BBUs podem ser desligadas, tornando o sistema mais econmico.
2.4 Arquitetura do Fronthaul

O C-RAN subdivide as estaes base tradicionais numa unidade de processamento de
banda base (BBU) que partilhada entre vrias unidades de rdio remotas RRHs. Como
consequncia, criado um novo segmento de ligao entre as unidades de rdio remotas dis-
tribudas e a unidade de processamento banda base chamado fronthaul . Este segmento
responsvel pela transmisso dos dados de utilizador, sob a forma de amostras I/Q, bem como
de informao de gesto e controlo. Assim, este deve suportar os requisitos de largura de
banda, bem como as latncias mximas permitidas pelo standards de acesso. O fronthaul do
C-RAN permite a ligao de mltiplas RRHs BBU pool e deve convergir para uma homo-
geneizao das suas interfaces de modo a assegurar a interoperabilidade entre equipamentos
de diferentes fabricantes. Essa compatibilidade valida-se tanto ao nvel da interface fsica (es-
pecificaes eltricas e conectores) como ao nvel do protocolo de comunicao que realiza as
camadas da stack protocolar e o suporte dos standards de acesso rdio. A figura 2.9 ilustra
um exemplo da utilizao do protocolo CPRI/OBSAI numa arquitetura C-RAN.
Relativamente interface fsica, a fibra tica o principal meio cablado de transmisso de
sinal utilizado na rea das telecomunicaes devido a caratersticas em termos de atenuao
e interferncia eletromagntica quando comparada com as linhas de cobre. As ltimas levam
a perdas na ordem de metade da potncia (atenuao de 3 dB) entre a RRH instalada no
topo da torre e a unidade de processamento banda base na cabine [Lig14]. De modo, a
estabelecer a ligao tica, so utilizados transceivers para a converso de sinal eltrico/tico.
Os dois principais mdulos pluggable que simplificam o equipamento de rede e reduzem custos,
ao possibilitar a compatibilidade e a flexibilidade na expanso, atualizao e reparao das
interfaces, so:
O Small Form-factor Pluggable (SFP) que um dispositivo bidirecional com transmissor

e recetor na mesma package fsica;
O mdulo Enhanced Small Form-factor Pluggable (SFP+), que idntico ao mdulo

SFP, mas permite ritmos de transmisso na ordem dos 10 Gbit/s.
16
Cloud RAN Unit High Speed
Unit Unit M
RRC, S1-AP, X2-AP, RRM, SON RRC, S1-AP, X2-AP, RRM, SON
Layer 2 Layer 2 Layer 2 Layer
Layer22 Layer 2 Layer 2
- Cell 1 - Cell 2 - Cell n - Cell
- Cell
11 - Cell 2 - Cell n
Layer 1 - Layer 1 - Layer 1 - Layer 1 - Layer 1 - Layer 1 -
CPRI/OBSAI Engine CPRI/OBSAI Engine
CPRI/OBSAI link over Fiber
Figura 2.9: Exemplo da utilizao do protocolo CPRI/OBSAI numa arquitetura C-RAN

(retirado de [Ari13]).
As caratersticas deste mdulos encontram-se definidas no industry-standard Multi-Source

Agreement (MSA) SFF-8472. Como interface tica, estes mdulos utilizam conectores LC
Simplex/Duplex (standard IEC 61754-20) [Cis13].
No que diz respeitos aos protocolos de comunicao na fibra tica, esto disponveis es-
pecificaes como o CPRI, o OBSAI e, mais recentemente, o ORI. Os primeiros resultam de
iniciativas entre algumas das entidades do setor das telecomunicaes de modo a obter-se uma
arquitetura standard de comunicao entre as estaes base dos sistemas da rede mvel. O
CPRI tem vindo a ser desenvolvido nos ltimos anos pela Ericsson AB, Huawei Technologies
Co., Ltd, NEC Corporation, Nokia Siemens Networks GmbH & Co. KG e Alcatel-Lucent. A
especificao do OBSAI defendida pela Hyundai, LG Electronics, Nokia, Samsung e ZTE. Por
ltimo, a interface ORI parte do European Telecommunications Standards Institute (ETSI)
e construda com base numa especificao j definida, o CPRI. Contudo, so removidas
opes e adicionadas funes, principalmente ao nvel das camadas superiores (L2), com o
objetivo de realizar uma interface totalmente interopervel [ETS14].
A tendncia tem sido a adoo do CPRI como interface standard entre os equipamentos de
rdio. Por sua vez, esta tambm suportada pelo C-RAN. Dada a sua relevncia no contexto
deste trabalho, apresentam-se os pontos-chave do protocolo CPRI de modo a estudar as suas
capacidades no transporte de amostras I/Q.
2.4.1 Common Public Radio Interface

A especificao do protocolo CPRI direcionada s camadas L1 e L2 e define a interao
entre o Radio Equipment Control (REC) e o Radio Equipment (RE). So distinguidos os
fluxos: User Plane ou U-Plane (dados que transitam entre as estaes base e as unidades
de rdio); Synchronization (dados que transportam sincronizao e informao de timing
entre ns); e Control & Management (fluxo de dados de controlo e de gesto do modo de
17
funcionamento do link CPRI). So ainda definidos Service Access Points (SAPs) entre cada
REC e RE, que so utilizados como pontos de referncia em medidas de desempenho. Estes
SAPs so denotados como SAPC&M , SAPS e SAPIQ , como ilustra a figura 2.10.
Radio Base Station System
Radio Equipment Control (REC) Radio Equipment (RE)
Control & Sync User Plane Control & Sync User Plane
Network Interface Mgmt Mgmt Air Interface
SAPCM SAPS SAPIQ SAPCM SAPS SAPIQ
Layer 2 Layer 2
Layer 1 CPRI link Layer 1
Master port Slave port
Common Public Radio Interface
Figura 2.10: Arquitetura da interface CPRI (retirado de [Com13]).
O protocolo define o REC, que deve possuir, pelo menos, uma interface master e o RE deve
conter, pelo menos, uma porta slave. A principal diferena entre os dois modos de operao
encontra-se na rea da sincronizao. No master, os timings de transmisso so originados
localmente. Para o slave, os timings de transmisso so obtidos a partir da informao recu-
perada na receo. Esta informao de sincronizao e timings dos frames transmitida nos
SAPs. O REC o elemento que realiza a interface com o ncleo da rede (backhaul ), o Control
& Management (C&M) da estao base, assim como com o processamento digital do sinal em
banda base. O RE proporciona as funes de converso entre os domnios digital e analgico,
de filtragem e de modulao e amplificao de sinal de RF.
Com esta informao, possvel estabelecer-se uma analogia entre as entidades BBU e
REC, assim como entre as RRH e RE. Ao longo deste documento, mantm-se presente esta
relao. Porm, da especificao do CPRI podem-se retirar outras definies tais como as que
se apresentam nas subseces seguintes.
Camadas Protocolares
A informao de trfego U-Plane transmitida na forma de dados I/Q. Os dados I/Q de
diferentes Antenna-carrier (AxC) so multiplexados por um mtodo de TDM para o domnio
eltrico/tico. Os dados de C&M so enviados por protocolos da L2, como o High-level Data
Link Control (HDLC) (slow C&M) ou Ethernet (fast C&M), e multiplexados com o fluxo
de dados I/Q, com o fluxo de sincronizao e com a informao reservada ao fabricante ou
Vendor Specific. As informaes de frame timming presentes no fluxo de sincronizao devem
ser utilizadas pelo RE para a temporizao precisa de transmisso e receo da interface com
o meio livre (RF). A figura 2.11, ilustra as camadas protocolares implementadas pelo CPRI.
Camada Fsica (L1)

Para a transmisso srie do frame, o protocolo CPRI prev a codificao 8B/10B para
todas as opes de line rate, exceto para a ltima opo que, por sua vez, utiliza o esquema
18
Control&
User Plane Management SYNC
Plane
L1 Inband Protocol
Vendor Specific
HDLC
IQ
Ethernet
Layer 2
Data
Time Division Multiplexing

Layer 1
Electrical Optical
Transmission Transmission
Figura 2.11: Camadas protocolares do CPRI (retirado de [Com13]).
de codificao 64B/66B. Este tipo de codificao acrescenta um overhead de 2 bits com o

objetivo de melhorar as caratersticas do sinal em termos de balano DC (proporo entre o
nmero de uns e zeros), de recuperao de relgio e de deteo e preveno de erros. O mtodo
de codificao anterior utilizado em interfaces srie de alto dbito, porque, no caso tico, o
balano DC garante que o duty-cycle dos lasers mantido nos 50%, otimizando o desempenho.
Garante ainda a dissipao de energia e limita o DC offset, melhorando os limiares de deteo.
Tendo em conta esta codificao, a tabela 2.1 resume as line rates suportadas pelo CPRI.
Opo da Bits I/Q

Line Rate Dimenso da Dimenso da word
Line Rate em cada
(Mbit/s) word (T bits) de controlo (TCW )
CPRI basic frame
1 614.4 8 120
2 1228.8 16 240
3 2457.6 32 480
4 3072.0 40 TCW = T 600
5 4915.2 64 960
6 6144.0 80 1200
7 9830.4 128 1920
8 10137.6 160 TCW = 128 2400
Tabela 2.1: Line rates permitidas na especificao 6 do CPRI (adaptado de [Com13]).
Note-se que, as line rates do CPRI foram selecionadas de forma a que o processo de
recuperao do UMTS chip rate de 3.84 Mbit/s fosse simplificado.
Estrutura da Frame
A durao de um basic frame do CPRI dada por tchip = 1/fc = 1/3.84 M Hz =
260.416667 ns. Um basic frame constitudo por 16 words com tamanho T bits, sendo a
primeira usada para controlo. A dimenso da word depende da line rate do CPRI, como
mostra a tabela 2.1. O diagrama do basic frame est representado na figura 2.12.
19
Por cada basic frame so transmitidas S amostras I/Q. Um hyper frame formado por um
conjunto de 256 basic frames. Portanto, em cada hyper frame so transmitidas 256 palavras
de controlo (X) que esto organizadas em grupos de 4, constituindo 64 subcanais (NS ), sendo
que o ndice de cada palavra dentro de cada subcanal representado por XS . O objetivo
destes subcanais o transporte de diversos fluxos de informao como o slow C&M, o fast
C&M, o Vendor Specific, a sincronizao, entre outros. Por fim, a durao de uma frame
CPRI de 10 ms e constituda por 150 hyper frames [Com13].
W = 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11,12,13,14,15
1 chip = 1/3.84MHz
W = 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11,12,13,14,15 B=0: A
BYTE #Z.X.0
B=1: B
C
1 chip = 1/3.84MHz D
Y= 0 E
F
B=0: A G
H IQ
BYTE #Z.X.0
B=1: B
C
IQ
A
Data block time
BYTE #Z.X.1
B
D
C
Y= 0 E
F Data block time
Y= 1
D
E
G F
B=7: H G
B=15: H
1 control word 15 * 8bit 1 control word 15 * 16 bit
(a) Estrutura do basic frame CPRI para a line rate (b) Estrutura do basic frame CPRI para a line rate
de 614.4 Mbit/s. de 1288.8 Mbit/s.
W= 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10,11,12,13,14,15
1 chip = 1/3.84MHz
B=0: A
B=1: B
BYTE #Z.X.0

C
Y=0 D
E
time
F
G
H
A
B
BYTE #Z.X.1
C IQ
Y=1 D
Data block
E
F
G
H
A
A
BYTE #Z.X.(T/8-1)
B
C
D
Y = (T/8-1) E
F
G
B=(T-1) : H
1 control word 15 * T bit
(c) Estrutura genrica do basic frame CPRI.
Figura 2.12: Estrutura do basic frame CPRI (retirado de [Com13]).
Fluxo de Dados I/Q

Relativamente ao fluxo de dados I/Q, ou de utilizador, a capacidade da ligao definida
em termos de AxC. Um AxC a quantidade de dados digitais em banda base (I/Q) necessrios
tanto para a receo como para a transmisso de apenas uma portadora por cada antena. Os
20
AxC Containers so alocados no I/Q data block do basic frame. Um AxC Container para
o Universal Terrestrial Radio Access (UTRA) no modo Frequency Division Duplex (FDD)
contm as amostras I/Q de um AxC com a durao de um tchip UMTS. Considerando o
Evolved UMTS Terrestrial Radio Access (E-UTRA), este contm amostras I/Q para um ou
mais perodos tchip ou bits de amostras I/Q e, por vezes, tambm stuffing bits.
Segundo o ponto 4.2.7.2.3 da especificao, os AxC Containers podem ser mapeados num
basic frame de duas maneiras distintas. Nesse mesmo documento, encontram-se descritos,
nas seces 4.2.7.2.5 a 4.2.7.2.8, os mtodos de mapeamento das amostras I/Q. O mtodo de
mapeamento 1, ou I/Q sample base, destina-se a otimizar a transferncia de dados I/Q e a
garantir latncias reduzidas tendo em conta o processamento de dados I/Q realizado no RE.
Para este mtodo de mapeamento, o tamanho do AxC Container, NAC , deve ser escolhido
de acordo com a equao 2.1.

M fs
NAC = 2 ceil (2.1)
fc
A funo ceil devolve o menor nmero inteiro maior ou igual ao valor do argumento; M
corresponde dimenso em bits da amostra I ou Q para o downlink ; no uplink, deve utilizar-
se M 0 . Os valores de fs e fc referem-se frequncia de amostragem e frequncia de chip
(fc = 3.84 M Hz). Para este modo de mapeamento, o valor de S e K deve satisfazer a equao
2.2.
S K
= (2.2)
fs fc
Onde S representa o nmero de pares de amostras I/Q e o K a durao em basic frames
do AxC Container. Estes parmetros so calculados pelas equaes 2.3 e 2.4, respetivamente.
LCM (fs , fc ))
S= (2.3)
fc
LCM (fs , fc ))
K= (2.4)
fs
Onde LCM realiza a operao do mnimo mltiplo comum. Assim, cada AxC Container
constitudo por NST = K.NAC 2.M.S de stuffing bits e por S amostras I/Q. Os stuffing
bits so especificados pelo fabricante.
A frequncia de amostragem fs um parmetro que est diretamente relacionado com a
largura de banda do canal. A tabela 3.3 apresenta a relao entre a largura de banda do canal
e a frequncia de amostragem para o E-UTRA.
Configuraes Suportadas
A ligao entre o REC e o RE pode ser realizada de diversas maneiras. Uma primeira
abordagem o uso de mltiplos links CPRI para aumentar a capacidade do sistema, conforme
necessrio, na presena de mltiplas antenas e portadoras. Porm, essencial garantir que
um determinado fluxo de dados I/Q, de uma dada antena e portadora, seja transportado por
um nico link. O CPRI assegura a ligao de mltiplos REs a um determinado REC e, por
outro lado, um RE pode ser servido por mltiplos RECs numa topologia em estrela. O CPRI
garante ainda o suporte para as topologias em cadeia, rvore e anel [Com13].
21
2.5 Unidade de rdio remota (RRH)
Em sistemas de rdio, o front end responsvel pela converso entre o domnio RF e o
domnio banda base. Para um recetor, pode ser entendido como o elemento que recebe e
processa o sinal modulado recebido na antena e que o disponibiliza unidade de processa-
mento, em formato digital, com uma determinada largura de banda, frequncia central e taxa
de amostragem. Consequentemente, as funcionalidades do front end derivam da converso do
canal RF de interesse para banda base e a respetiva filtragem (channelization), digitalizao,
converso de ritmos de amostragem e sincronizao (estimao/correo de erros de tempo,
frequncia e fase). As consideraes anteriores so vlidas para o recetor e para o transmissor
rdio [HF02].
De acordo com as diferentes arquiteturas, presentes na subseco 2.6.1, alguns dos proce-
dimentos de channelization podem ser realizados no domnio analgico e outros no domnio
digital. Deste modo, as funcionalidades do front end podem ser repartidas entre o Analog
Front End (AFE) e o Digital Front End (DFE), como mostra a figura 2.13.
analog digital
Baseband data
AFE DFE
Processing
Front-End
Figura 2.13: Elementos de um front end para um recetor digital (retirado de [HF02]).
Na perspetiva de SDR, pretende-se diminuir a componente analgica, colocando o mdulo

de converso analgico-digital o mais prximo possvel da antena. Daqui resulta uma maior
complexidade para o DFE, dado que este deve suportar algoritmos de processamento digital
de sinal, entre os quais, o Digital Up Conversion (DUC), o Digital Down Conversion (DDC),
o Crest Factor Reduction (CFR) e o Digital Pre-Distortion (DPD).
Atualmente, apenas uma pequena frao da potncia DC consumida pela estao base
convertida em energia radiada. A eficincia a que um Power Amplifier (PA) pode operar
funo do tipo de sinal transmitido. Os sinais LTE possuem um elevado Peak-to-Average
Power Ratio (PAPR) ou Crest Factor. Estes efeitos, por sua vez, impem restries significa-
tivas ao nvel de operao de um PA. Para lidar com estes picos, o ponto de operao mais
eficiente do amplificador backed off. Para aumentar a eficincia, podem-se utilizar algoritmos
de CFR para diminuir o PAPR do sinal transmitido antes de este entrar no amplificador de
potncia. Ao faz-lo, o PA pode operar com menor back off de potncia e, assim, com maior
eficincia.
Outro mtodo para melhorar a eficincia dos PAs utilizar o DPD. Em vez de se usar,
como no CFR, o processamento digital de sinal para diminuir a gama dinmica do sinal a
transmitir, usa-se o DPD para linearizar o amplificador de potncia.
Face ao exposto, so necessrios dispositivos dedicados como os Digital Signal Proces-
sors (DSPs) ou sistemas reconfigurveis como as FPGAs. Estas exibem certas vantagens
como o processamento paralelo, a existncia de multiplicadores embutidos e o hardware esca-
lvel e parametrizvel que possvel desenvolver conjuntamente com blocos otimizados para
22
determinadas aplicaes.
Relativamente ao AFE, este constitudo por blocos de converso analgico-digital e
digital-analgico que so responsveis pela converso do sinal entre diferentes domnios. Adi-
cionalmente, este mdulo comporta ainda um andar de amplificao e um RF duplexer. Este
ltimo tem a funo de separar os sinais dos fluxos de informao de downlink e uplink.
2.6 Software Defined Radio

O conceito de rdio definido por software foi introduzido por Joseph Mitola em 1995
[Mit95]. No seu trabalho, ele props a criao de um rdio totalmente reconfigurvel por
software, permitindo o ajuste de alguns parmetros de forma flexvel. O conceito ideal de uma
arquitetura baseada num sistema SDR ilustrado na figura 2.14.
LNA ADC
DSP
PA DAC
Figura 2.14: Esquema representativo da arquitetura de SDR ideal.
Com o conceito de SDR criou-se uma nova tecnologia de implementao de sistemas de co-
municao que procura melhorar a interoperabilidade entre diferentes redes de acesso mveis,
sistemas e dispositivos. Consequentemente, algumas das limitaes em termos de flexibili-
dade, tpicas nos equipamentos de rdio tradicionais, foram minoradas, reduzindo-se os custos
dos componentes e, por conseguinte, dos equipamentos. Em alternativa, um sistema SDR
pode ser considerado como um sistema cujos parmetros de funcionalidade e operao como
a potncia de sada, a frequncia, a tecnologia de acesso rdio (incluindo tcnicas de modu-
lao, segurana e caratersticas de desempenho) so implementados em software e correm
sobre plataformas de software ou hardware reconfigurveis. Desta forma, possvel projetar
equipamentos de comunicao com suporte multi-modo e multi-banda que podem ser reconfi-
gurados, melhorados e atualizados, com/mediante alteraes ao software e/ou reconfiguraes
de hardware [Luo11].
Num rdio definido por software, parte das funes da camada fsica so implementadas
por processamento digital de sinal em dispositivos reconfigurveis tais como FPGAs, DSPs
ou GPPs. No domnio analgico, permanecem elementos como o PA e o Low-Noise Amplifier
(LNA) para a amplificao do sinal transmitido e do recebido, respetivamente. A digitalizao
do sinal analgico recebido concretizada com uma Analog to Digital Converter (ADC) e para
converter o sinal digital a transmitir recorre-se a um Digital to Analog Converter (DAC).
2.6.1 Arquiteturas em SDR

O front end realiza a converso de sinal digital em sinal analgico no sentido da transmisso
e o oposto, no caso da receo. Tendo como extremos o bloco de processamento digital de sinal
23
(DSP) e a(s) antena(s), so possveis diferentes configuraes para sistemas SDR, as quais se
apresentaro de seguida. Estas so vlidas para os recetores digitais ou transmissores digitais,
aplicando-se os mesmos princpios de funcionamento e caratersticas tcnicas.
2.6.1.1 Digitalizao em Banda Base

A primeira configurao (figura 2.15) conhecida como um recetor super-heterdino. O
correspondente num front end SDR tem a ADC posicionada no andar de banda base.
RF IF Base Band
ADC
90
LN A VGA
0 DSP
LO 2
LO 1 ADC
Figura 2.15: Arquitetura de um recetor com digitalizao em banda base.
Como o sinal em banda base um sinal com uma frequncia reduzida, os requisitos de
largura de banda da ADC so minimizados, mesmo para frequncias RF elevadas, e a converso
de Intermediate Frequency (IF) por vezes feita utilizando-se um desmodulador I/Q, como
mostra a figura 2.15. Contudo, alguns problemas so inerentes a este tipo de arquitetura como
as frequncias imagem, as caratersticas de banda estreita e o elevado nmero de componentes
usados. Estes problemas fazem com que esta configurao no seja apropriada para recetores
SDR.
Para resolver o problema das frequncias imagem, como nos recetores convencionais, pode
recorrer-se a uma topologia homdina, como mostra a figura 2.16. Esta arquitetura pode ser
realizada removendo o andar de IF do recetor super-heterdino e ajustando a frequncia do
oscilador 1 para a mesma frequncia do sinal RF, o que resulta numa converso direta para
banda base. Com esta configurao obtm-se outras vantagens, entre as quais, a reduo do
nmero de componentes utilizados e a maximizao da largura de banda. Embora, como nos
recetores convencionais, surja outro tipo de problemas. Por exemplo, a converso direta para
banda base vai impor a necessidade de um oscilador local melhor e pode surgir o offset DC.
2.6.1.2 Digitalizao em IF
De forma a reduzir o nmero de componentes e ao mesmo tempo prevenir os problemas do
recetor homdino, a cadeia do recetor pode ser reorganizada. Em vez de se converter o sinal RF
diretamente para banda base, este pode ser primeiro convertido para IF e depois digitalizado
pela ADC. Este mtodo torna o projeto do oscilador local menos problemtico. Porm, o
problema das frequncias imagem surge novamente, o que faz com que a complexidade do
filtro de rejeio de imagem aumente, podendo limitar a largura de banda do recetor se a
frequncia IF for baixa. Contudo, esta arquitetura pode ser utilizada com uma IF elevada,
mesmo com uma ADC cuja frequncia de amostragem seja inferior IF. Isto possvel devido
24
RF Base Band
LNA ADC DSP
LO
Figura 2.16: Esquema de um recetor homodino.
natureza do processo de amostragem e suas caratersticas, que podem ser teis para realizar
bandpass sampling [CCR10]. Para se entender corretamente este conceito, na subseco 2.6.2,
explica-se de uma forma resumida o processo de amostragem.
A arquitetura desta abordagem, de digitalizao em IF, ilustrada na figura 2.17, onde o
filtro do andar de IF o filtro de anti-aliasing que tem de assegurar que, aps a digitalizao,
no h sobreposio na primeira zona de Nyquist. Com este recetor, o nmero de operaes
no domnio digital aumenta e o nmero de componentes analgicos diminui.
RF IF Base Band
LNA ADC DSP
LO
Figura 2.17: Arquitetura de um recetor com digitalizao em IF.
2.6.1.3 Digitalizao em RF
Por ltimo, encontra-se a abordagem considerada ideal. Mais uma vez, faz-se o uso das
propriedades do mtodo de bandpass sampling para fazer a down-conversion do sinal RF para
banda base. A diferena da arquitetura ideal para esta a presena de um filtro anti-aliasing,
como mostra a figura 2.18. Neste caso, usado o mnimo de componentes fixos possvel e toda
a converso para banda base feita exclusivamente no domnio digital. Porm, ao contrrio
do recetor por digitalizao em IF, este apresenta limitaes ao nvel dos mdulos DAC e
ADC, pois, para operar corretamente, estes tm de possuir, entre outros, elevada frequncia
de amostragem e largura de banda, o que pode levar a uma implementao com elevado custo
[CCR10].
25
RF IF + Base Band
LN A ADC DSP
Figura 2.18: Arquitetura de um recetor com digitalizao em RF.
2.6.2 Conceito de Amostragem

O processo de amostragem a uma frequncia fs pode ser descrito matematicamente como
o produto de um sinal contnuo x(t) com um trem de impulsos p(t) com perodo Ts = 1/fs ,
obtendo-se xs (t), dado pela equao 2.5.
+
X
xs (t) = x(t)p(t) = x(t)(t nTs ) (2.5)
n=
A equao 2.6 expressa a transformada de Fourier do sinal amostrado resultante xs (t).

Desta expresso resulta que, no domnio da frequncia, o sinal amostrado vai ser constitudo
por uma sequncia de rplicas do sinal original espaadas de fs .
+
X
Xs (f ) = Fs X(f kFs ) (2.6)
k=
Estas rplicas esto localizadas em zonas vizinhas do espetro, denominadas de zonas de

Nyquist e que se encontram separadas de fs /2. O contedo espetral de cada uma das rplicas
assume a verso espelhada do contedo presente nas zonas contguas. Por este motivo, surge o
Teorema de Nyquist, que refere que a frequncia de amostragem mnima de modo a efetuar-se
a recuperao completa de um sinal ter de ser igual ou superior a duas vezes a frequncia
mxima do sinal original. Dito de outra forma, o sinal a amostrar dever ser limitado em
largura de banda por metade da frequncia de amostragem (fs /2). Caso estas condies no
se cumpram, surge o fenmeno de sobreposio (aliasing), degradando-se o sinal original.
No entanto, demonstra-se que possvel amostrar um sinal com uma frequncia mxima de
fs /2, desde que a sua largura de banda no exceda fs /2. Isto resulta do facto de o mtodo de
amostragem introduzir uma periodicidade de fs no sinal resultante. Ao amostrar um sinal na
primeira zona de Nyquist, este ser transposto para as zonas seguintes, o mesmo acontecendo
para um sinal que seja amostrado na n-sima zona de Nyquist.
Do resultado do processo pode concluir-se que um sinal, a uma frequncia fc , numa zona
de Nyquist mpar, vai aparecer na primeira zona de Nyquist como uma imagem invertida do
sinal original. Por outro lado, se a frequncia fc estiver numa zona de Nyquist par, o mesmo
vai surgir na primeira zona como uma rplica no invertida do sinal original. Esta relao
26
pode ser definida como expresso pela equao 2.7.
(
par, fIF = rem(fc , fs )

fc
Se f ix (2.7)
fs /2 impar, fIF = fs rem(fc , fs ))
Na figura 2.19 encontra-se ilustrado um exemplo de como o processo de amostragem afeta
o sinal amostrado no domnio da frequncia.
1 Zona 2 Zona 3 Zona 4 Zona

Xs(f) de Nyquist de Nyquist de Nyquist de Nyquist
-fs/2 0 fs/2 fs 3fs/2 2fs

Xs(f)
... ...
-fs/2 0 fs/2 fs 3fs/2 2fs
Figura 2.19: Representao espetral do processo de digitalizao em banda base (adaptado de

[Rib11]).
Como se verifica, sendo possvel acomodar todo o espetro das rplicas na primeira zona
de Nyquist sem haver sobreposio, o sinal no sofre de aliasing e no se degrada, mesmo se
toda a largura de banda do sinal original superior a fs /2. Contudo, a soma de mltiplos
sinais no pode exceder fs /2 [CCR10] [Rib11].
Neste captulo, introduziram-se alguns dos conceitos e aspetos fundamentais das redes
celulares atuais, tendo-se dado especial ateno organizao, infraestrutura e interfaces.
Explicou-se o conceito de C-RAN, focando os pontos-chave, e assinalaram-se alguns dos desa-
fios relacionados com a sua implementao. Deu-se, ainda, especial ateno ao paradigma do
SDR e s respetivas arquiteturas.
Se tivermos em conta as ideias descritas ao longo deste captulo, notoriamente percep-
tvel a relevncia que os sistemas SDR podero ter na arquitetura C-RAN. O simples facto
de se converter o processamento banda base para uma arquitetura SDR evidencia inmeras
vantagens, das quais poderemos destacar uma maior simplicidade do suporte de mltiplos
standards de acesso rdio, a flexibilidade na atualizao das camadas software/hardware e,
sobretudo, a potencialidade de aumento da capacidade do sistema.
No prximo captulo, pretende-se fazer um estudo sobre a tecnologia de acesso rdio LTE.
27
28
Captulo 3
Conceitos LTE
Neste captulo resumido o standard LTE de forma a perceber as vantagens que traz
ao ecossistema das comunicaes mveis. Depois de se analisarem os aspetos mais amplos do
LTE, faz-se uma descrio da arquitetura da rede, das suas camadas protocolares, dando algum
destaque camada fsica, bem como aos modos de transmisso usados (FDD e Time Division
Duplex - TDD). Posteriormente, d-se algum destaque aos diferentes tipos de modulao
usados quer para downlink (Orthogonal Frequency-Division Multiple Access - OFDMA), quer
para uplink (Single-Carrier Frequency-Division Multiple Access - SC-FDMA). Por ltimo,
introduzem-se algumas das mais importantes medidas de qualidade a aplicar no teste de um
sistema LTE.
3.1 Introduo
Aps a implementao, em larga escala, dos sistemas UMTS de terceira gerao ou 3G,
baseados em Wideband Code-Division Multiple Access (W-CDMA), em Novembro de 2004,
o grupo 3GPP comeou a trabalhar num projeto que visa a evoluo da tecnologia UMTS a
longo prazo, de modo a garantir a competitividade do sistema no futuro. As especificaes
que da surgiram so formalmente conhecidas como E-UTRA e E-UTRAN, mas so usual-
mente referidas pelo nome do projeto, LTE. A primeira verso do LTE est documentada
na Release 8 das especificaes do 3GPP. Este documento define os requisitos do LTE, onde
so includas melhorias ao nvel das taxas de transmisso (300 Mbit/s downlink, 75 Mbit/s
uplink ), da capacidade do sistema, da reduo da latncia, do aumento da eficincia espetral
e do desempenho no limite das clulas [Agi09].
Alm do projeto LTE, o 3GPP trabalhou num projeto complementar conhecido como o
System Architecture Evolution (SAE), que define a separao entre o LTE e o novo Evolved
Packet Core (EPC), que um CN baseado numa rede comutada por pacotes, simplificada,
que tem como objetivo oferecer um throughput mais elevado, baixo custo e baixa latncia. O
EPC foi desenhado tambm para proporcionar interoperabilidade com tecnologias de acesso
j existentes. Da combinao do EPC e da evolved RAN (E-UTRA mais E-UTRAN) resulta
o Evolved Packet System (EPS) [Mor08].
29
3.2 Arquitetura da Rede
Tal como o EPC, a arquitetura da LTE RAN tambm foi simplificada. A figura 3.1
mostra a rede de acesso E-UTRAN, que contm um novo elemento, o eNB, que fornece
interface rdio E-UTRA os protocolos de ligao com o UE: o user plane e o control plane,
respetivamente.
Uma nova interface X2 liga os eNBs em rede, permitindo a comunicao direta entre eles,
eliminando assim a necessidade de encaminhar os dados atravs de um RNC. O E-UTRAN
est ligado ao EPC via uma interface S1 que interliga os eNBs numa relao de muitos-para-
muitos entre os elementos Mobility Management Entity (MME) e Serving Gateway (S-GW)
[3GP13d].
MME / S-GW MME / S-GW

S1
S1
S1
S1
X2 E-UTRAN
eNB eNB
X2
X2
eNB
Figura 3.1: Arquitetura LTE com a rede de acesso E-UTRAN (retirado de [3GP13d]).
A figura 3.2 mostra uma diviso funcional entre o E-UTRAN e o EPC no EPS, onde
se encontram representadas as camadas protocolares rdio, divididas pelas suas entidades
funcionais, user plane e control plane. As entidades que fazem parte do user plane so o
Packet Data Convergence Protocol (PDCP), o Radio Link Control (RLC), o Medium Access
Control (MAC) e a PHY. O control plane, alm destas, contm ainda o Radio Resource
Control (RRC). Estas entidades, por sua vez, esto organizadas numa camada protocolar
conhecida como Access Stratum (AS).
As principais funcionalidades de cada uma destas camadas protocolares encontram-se su-
mariadas nos pontos seguintes, onde se destacam apenas as pertencentes ao eNB [3GP14b,
3GP11b, 3GP14a, 3GP14c, STB09, Kha09].
Non-Access Stratum (NAS)

O protocolo NAS, que termina no MME do lado da rede e no UE do lado do terminal,
realiza funes de gesto de recursos, autenticao e controlo de segurana.
Radio Resource Control (RRC)
30
Figura 3.2: Diviso funcional entre o E-UTRAN e o EPC (retirado de [AGER10]).
de salientar que as funcionalidades tradicionais do RRC esto agora implementadas no

eNB. Tem como principais funes o controlo da transmisso de informao do sistema,
que inclui informao vinda do NAS. responsvel pelo estabelecimento, modificao
e libertao de ligaes, paginao, handovers, pelo reporting de medidas e controlo dos
UEs e pela configurao das camadas protocolares inferiores.
Packet Data Convergence Protocol (PDCP)

O PDCP a camada que assegura o processamento das mensagens do RRC no control
plane e dos pacotes IP, no user plane. Entre as suas principais funcionalidades esto a
compresso do cabealho dos pacotes IP, reduzindo o overhead e assegurando um uso
mais eficiente dos canais rdio.
Radio Link Control (RLC)

a camada responsvel pela segmentao e juno dos pacotes das camadas superiores
de forma a adapt-los ao tamanho no qual possvel transmitir pela interface rdio. O
RLC tambm responsvel pelo mecanismo de retransmisso Automatic Repeat Request
(ARQ). Note-se que esta camada implementada nos eNBs, ao contrrio dos sistemas
3G.
Medium Access Control (MAC)

Realiza multiplexagem de canais lgicos, vindos da camada superior, em canais de trans-
porte para a camada inferior, como ilustra a figura 3.3. Tem tambm a funo de sche-
duling dos recursos da camada fsica, tanto no downlink, como no uplink e implementa
ainda o mecanismo de correo de erros HARQ.
Physical Layer (PHY)

nesta camada que feito o mapeamento dos canais de transporte, vindos da camada
MAC, em canais fsicos. Como o ltimo andar de processamento, realiza funes de
31
correo de erros como o Forward Error Correction (FEC), modulao/desmodulao
dos canais fsicos, mapeamento dos recursos no tempo e frequncia, entre outros.
Layer 3 Radio Resource Control (RRC)

Control / Measurements
Logical channels
Layer 2
Medium Access Control
Transport channels
Layer 1 Physical layer
Physical channels
Figura 3.3: Arquitetura da interface rdio, E-UTRA (adaptado de [3GP11a]).
Os canais referidos anteriormente transportam diferentes tipos de informao. Um canal

lgico caraterizado pelo tipo de informao transferida, os canais de transporte do a co-
nhecer a forma sob a qual e as propriedades com que os dados so transmitidos e, por ltimo,
os canais fsicos so os recursos tempo e frequncia por onde so enviados os dados.
3.3 Camada Fsica

Nesta seco explicada a estrutura da camada fsica, sendo abordados alguns dos as-
petos mais importantes. Nomeadamente os esquemas de acesso mltiplo usados no LTE, a
estrutura das frames rdio, os canais fsicos usados e, por ltimo, os sinais de referncia e de
sincronizao.
3.3.1 Esquema de mltiplo acesso no downlink : OFDM e OFDMA

No LTE, a transmisso downlink e uplink baseada em esquemas de mltiplo acesso,
especificamente OFDMA para o downlink e SC-FDMA para o uplink.
O OFDMA uma variante do OFDM, um esquema de modulao digital multiportadora,
que muito usado em redes sem fios, mas que relativamente novo em redes celulares. Ao
contrrio de se enviar a informao a uma taxa de transmisso elevada numa nica porta-
dora, o OFDM faz uso de um nmero elevado de subportadoras ortogonais e estreitamente
espaadas que so transmitidas em paralelo. Cada subportadora modulada a uma taxa
reduzida, usando um esquema convencional de modulao, como o Quadrature Phase Shift
Keying (QPSK) ou um M-ary Quadrature Amplitude Modulation (M-QAM) de 16 ou 64
conseguindo, por meio da combinao de centenas ou milhares de subportadoras, taxas de
transmisso semelhantes s obtidas em sistemas convencionais com uma nica portadora na
mesma largura de banda.
A figura 3.4 ilustra as principais caratersticas de um sinal OFDM na frequncia e no
tempo. No domnio da frequncia, mltiplas subportadoras adjacentes so independentemente
moduladas com informao. No domnio do tempo, entre cada smbolo so introduzidos
32
intervalos de guarda de modo a combater a interferncia entre smbolos, ou Inter-Symbol
Interference (ISI), no recetor, causada pelo multipath delay spread (fading) dos canais rdio.
Figura 3.4: Sinal OFDM representado no tempo e frequncia (retirado de [Agi09]).
O delay spread a diferena de tempo entre a chegada da primeira e da ltima componente

do sinal multipath, tipicamente na ordem de alguns s, dependendo do tipo de ambiente (por
exemplo, indoor, rural, suburbano ou centro da cidade). O intervalo de guarda tem que ser
escolhido de modo a que seja superior ao mximo delay spread esperado. No E-UTRA, a
banda de guarda, tambm conhecida como CP, inserida no incio de cada smbolo OFDM
[Roh12].
O OFDMA simplesmente uma extenso do OFDM usado pelo LTE e outros sistemas,
que incorpora elementos do Time Division Multiple Access (TDMA) e que leva a um aumento
da flexibilidade do sistema por multiplexar mltiplos utilizadores nas mesmas subportadoras,
como se pode observar na figura 3.5. Este mtodo pode beneficiar de um trunking eficiente
de mltiplos utilizadores num canal partilhado, assim como tambm permitir o hopping de
utilizadores na frequncia para mitigar os efeitos do fading de banda estreita [Agi09].
Subcarriers Subcarriers
User 1
Symbols (Time)
Symbols (Time)
User 2
User 3
OFDM OFDMA
Figura 3.5: Comparao da alocao de subportadoras a mltiplos utilizadores, no OFDM e
no OFDMA (retirado de [Agi09]).
Contudo, o OFDM tem duas grandes desvantagens. A primeira o facto de as subpor-

tadoras estarem estreitamente espaadas, o que faz com que o OFDM seja sensvel ao rudo
33
de fase. Pela mesma razo, o OFDM tambm sensvel aos efeitos de Doppler, que causam
interferncia entre subportadoras. A outra grande desvantagem do OFDM que, medida
que o nmero de subportadoras aumenta, o compsito dos sinais no domnio do tempo comea
a parecer-se com rudo Gaussiano. Este, por sua vez, tem um elevado PAPR que pode causar
problemas aos amplificadores e, consequentemente, condicionar a bateria dos terminais mveis
[Agi08]. Esta foi umas das principais razes que levou o 3GPP a adotar um novo esquema
de acesso para o uplink, o SC-FDMA. Este novo esquema de acesso discutido na subseco
3.3.2.
3.3.2 Esquema de mltiplo acesso no uplink : SC-FDMA

Como referido anteriormente, o elevado PAPR associado ao OFDM levou o 3GPP a pro-
curar um novo esquema de transmisso para o uplink no LTE. O SC-FDMA foi escolhido
porque combina o reduzido PAPR - uma vez que se trata de uma tcnica de modulao de
portadora nica como o GSM e o Code Division Multiple Access (CDMA) - com a robustez
ao multipath fading e a flexibilidade do OFDM na alocao de recursos na frequncia.
Na figura 3.6, so visveis as principais diferenas entre o OFDMA e o SC-FDMA, as quais
permitem perceber as diferenas entre estes dois tipos de esquemas de modulao.
Q
-1,1 1,1 1, 1 -1,-1 -1, 1 1, -1 -1,-1 1, 1 1, -1 -1, 1
I
Sequence of QPSK data symbols to be transmitted
-1,-1 1,-1
QPSK modulating er
ow
data symbols e r p MA
rri D
ca C-F d
ub S rio
n t s ach pe
ta e ol
ns ing mb
Co dur sy
V V
m A
bo A
sy FDM
m M
l
bo
sy -FD
l
O
SC
CP
CP
e
e
m
m
m A
bo A
Ti
Ti
sy FDM
m M
l
bo
sy -FD
l
O
SC
Frequency 60 kHz Frequency

fc 15 kHz fc
OFDMA SC-FDMA
Data symbols occupy 15 kHz for Data symbols occupy M*15 kHz for
one OFDMA symbol period 1/M SC-FDMA symbol periods
Figura 3.6: Representao no tempo e frequncia dos esquemas de modulao OFDMA e

SC-FDMA na transmisso de uma srie de smbolos QPSK (retirado de [Agi09]).
Num sinal SC-FDMA, cada subportadora contm informao de todos os smbolos mo-
dulados a transmitir, uma vez que os dados de entrada so distribudos pelas subportadoras
disponveis atravs do bloco da Discrete Fourier Transform (DFT), como mostra a figura 3.7.
Em contraste, cada subportadora de um sinal OFDMA contm apenas informao relativa a
smbolos modulados especficos. Este tipo de distribuio baixa o PAPR comparativamente
ao OFDMA, que usado no downlink, mantendo as caratersticas no que toca ao multipath
fading.
34
Unique to SC-FDMA Common with OFDMA
Map data to Generate Perform Map Perform

Upconvert
constellation time domain M-point DFT symbols to N-point IFFT
and transmit
M data waveform (time to freq) subcarriers N>M
bits in
Time domain Frequency domain Time domain
De-map Perform De-map Perform

Generate Receive and
constellation M-point IDFT subcarriers N-point DFT
constellation downconvert
M data to data (freq to time) to symbols N>M
bits out
Figura 3.7: Modelo simplificado da cadeia de gerao e receo de sinais LTE (retirado de
[Agi09]).
3.3.3 Estrutura da Frame Rdio

Embora, no LTE, se usem diferentes esquemas de mltiplo acesso para downlink e uplink,
estes partilham uma estrutura de frame comum. No E-UTRA so definidos dois tipos: es-
trutura do tipo 1 para o modo FDD e a do tipo 2 para o modo TDD. Estes dois tipos so
estudados nas subseces seguintes.
3.3.3.1 Frame tipo 1 (FDD)

Cada frame rdio tem uma durao de 10 ms e consiste em 10 subframes de 1 ms. Cada
subframe contm dois slots de 0.5 ms. Esta informao encontra-se detalhada na figura 3.8.
Em FDD, tanto o downlink como o uplink partilham a mesma estrutura da frame, embora
operem em diferentes zonas do espetro.
One radio frame, Tf = 307200Ts = 10 ms
One slot, Tslot = 15360 Ts = 0.5 ms
#0 #1 #2 #3 #18 #19
One sub-frame
Figura 3.8: Estrutura da frame tipo 1 (FDD) (adaptado de [3GP13b]).
O tempo TS expressa a unidade de tempo bsica para o LTE, o que equivale a uma
frequncia de amostragem de 30.72 MHz, que, por sua vez, corresponde a um sinal com 20
MHz de largura de banda. Esta frequncia obtm-se a partir do espaamento das subpor-
tadoras, f = 15 KHz, e o tamanho mximo da Fast Fourier Transform (FFT), para gerar
os smbolos OFDM, de 2048 (fs = 15 KHz 2048 = 30.72 MHz). Note-se que, apesar da
diferena no tamanho da FFT consoante a largura de banda do sinal LTE, que resulta em
35
diferentes frequncias de amostragem, o perodo de cada smbolo OFDM mantm-se o mesmo
para qualquer que seja a largura de banda, pois ele depende apenas do espaamento entre
subportadoras, que sempre de 15 KHz. A figura 3.9 mostra um exemplo do mapeamento
dos smbolos OFDM e do CP numa frame rdio.
1tFramet(10tmsec)
1tSub-Framet(1.0tmsec) 1tSlott(0.5tmsec)
0 1 2 3 10 11 19
0 1 2 3 4 5 6 0 1 2 3 4 5 6
7tOFDMtSymbols
(shorttcyclictprefix)
cyclictprefixes
Figura 3.9: Exemplo do mapeamento dos smbolos OFDM e do CP numa frame rdio (retirado
de [Fre07]).
3.3.3.2 Frame tipo 2 (TDD)

A estrutura da frame do tipo 2 est definida para o modo TDD. Na figura, 3.10 mostrado
um exemplo desta frame. Este exemplo para uma periodicidade de switch-point de 5 ms
e consiste em duas half-frames com durao de 5 ms cada. Cada half-frame contm cinco
subframes com durao de 1 ms. Podem estar associadas a transmisses downlink /uplink
ou a subframes especiais que contm os pilot time slots (Downlink Pilot Timeslot - DwPTS
e Uplink Pilot Timeslot - UpPTS) separados por um intervalo de guarda, ou Guard Period
(GP). Estes campos so conhecidos do Time Division-Synchronous Code Division Multiple
Access (TD-SCDMA) e so mantidos no LTE para o modo TDD [Roh12] [3GP13b].
A alocao destas subframes determinada por uma das sete configuraes possveis, pre-
sentes na tabela 3.1, onde D indica uma subframe reservada para uma transmisso downlink,
U indica uma subframe reservada para uma transmisso de uplink e S indica uma subframe
especial. As subframes 0 e 5 esto reservadas para transmisses downlink e a 2 para uplink.
A composio das restantes subframes varia dependendo da configurao da frame. Para uma
configurao switch-point de 5 ms, a subframe 6 do tipo especial, como mostra a figura
3.10. Note-se que, sempre que se tem um switch-point de 10 ms, existe apenas uma subframe
especial por frame.
3.3.3.3 Parmetros de Modulao dos Smbolos OFDM e Cyclic Prefix (CP)

Um dos aspetos fundamentais dos sistemas OFDM a capacidade que estes tm de se
protegerem contra o multipath delay spread. A longa durao dos smbolos OFDM permite
introduzir um intervalo de guarda entre cada smbolo por forma a eliminar a ISI resultante
do multipath delay spread. Se este intervalo maior que o delay spread do canal rdio, e se
a cada smbolo OFDM for adicionado um CP, ser ento possvel eliminar completamente a
ISI [Agi09].
36
One radio frame,
Tf = 307200Ts = 10 ms
One half frame,

153600Ts = 5 ms
One slot, Tslot = 15360Ts

30720Ts
Subframe #0 Subframe #2 Subframe #3 Subframe #4 Subframe #5 Subframe #6 Subframe #8 Subframe #9
One subframe,
30720Ts DwPTS GP UpPTS DwPTS GP UpPTS
Figura 3.10: Estrutura da frame do tipo 2 (TDD) com periodicidade switch-point de 5 ms

(adaptado de [3GP13b]).
A figura 3.11 mostra um exemplo da estrutura de um slot (0.5 ms) onde est representada
a alocao dos smbolos OFDM e do CP no domnio do tempo.
0.5 ms Slot
Slot
SLOT
15,360 Symbols
Slot
2,048 Samples 2,048 Samples 2,048 Samples 2,048 Samples 2,048 Samples 2,048 Samples 2,048 Samples
CP Symbol CP Symbol CP Symbol CP Symbol CP Symbol CP Symbol CP Symbol
160 Samples 144 Samples 144 Samples 144 Samples 144 Samples 144 Samples 144 Samples
Figura 3.11: Ilustrao detalhada de um time slot de um sistema LTE com 10 MHz de largura
de banda e CP normal.
Um slot composto por 6 ou 7 smbolos OFDM, dependendo do tipo de configurao usada

para o CP, longa ou normal, respetivamente. Com um CP longo possvel cobrir clulas mais
largas com maior delay spread, mas leva a uma reduo do nmero de smbolos disponvel em
cada slot, como se pode observar na tabela 3.2.
Com uma frequncia de amostragem de 30.72 MHz, esto disponveis 307200 samples por
frame rdio (10 ms) e, assim, 15360 por time slot (0.5 ms). Devido ao tamanho mximo da
FFT, cada smbolo OFDM contm 2048 samples. Usando-se o CP normal, esto disponveis 7
smbolos OFDM ou 7 2048 = 14336 samples por time slot. As restantes 1024 samples esto
37
Periodicidade
Configurao Nmero da Subframe
Downlink-Uplink
Downlink-Uplink
switch-point 0 1 2 3 4 5 6 7 8 9
0 5 ms D S U U U D S U U U
1 5 ms D S U U D D S U U D
2 5 ms D S U D D D S U D D
3 10 ms D S U U U D D D D D
4 10 ms D S U U D D D D D D
5 10 ms D S U D D D D D D D
6 5 ms D S U U U D S U U D
Tabela 3.1: Configuraes de Downlink-Uplink para o modo TDD no LTE (retirado de

[3GP13b]).
Tamanho do Nmero de Tamanho do CP Tamanho do CP

Configurao
Resource Block Smbolos em Nmero de Samples em s
CP normal 160 para o primeiro smbolo 5.2 s para o primeiro smbolo
12 7
f = 15 KHz 144 para os restantes 4.7 s para os restantes
CP longo
12 6 512 16.7 s
f = 15 KHz
Tabela 3.2: Parametrizao da estrutura da frame (FDD e TDD) (retirado de [3GP13b]).
reservadas para o uso do CP. Decidiu-se que o primeiro smbolo OFDM tem um CP de 160
samples, enquanto que os restantes smbolos tm apenas 144 samples. O perodo do CP, em
s, obtm-se multiplicando o nmero de samples pelo perodo de amostragem (TS ). A tabela
3.3 sumaria os parmetros OFDM para as vrias larguras de banda do LTE. Constata-se
que, para os sinais de downlink, a subportadora DC no transmitida, mas contabilizada
para o nmero de subportadoras. Para o uplink, a subportadora DC no existe porque todo o
espetro deslocado para baixo, na frequncia, por metade do espaamento das subportadoras
e simtrico relativamente componente DC.
3.3.3.4 Resource Element e Resource Block (RB)
Um resource element a unidade mais pequena da camada fsica que, no domnio do tempo,
ocupa apenas um smbolo OFDM ou SC-FDMA e, na frequncia, apenas uma subportadora,
como mostra a figura 3.12.
O recurso mais pequeno que pode ser alocado para transmitir, tanto no downlink como
no uplink, conhecido como RB. Um RB definido por 7 smbolos OFDM consecutivos no
domnio do tempo e por 12 subportadoras consecutivas no domnio da frequncia, valores que
so dados pela tabela 3.2. Assim, um RB constitudo por 7 smbolos 12 subportadoras
resource elements, e corresponde a um slot de 0.5 ms no domnio do tempo e a 180 KHz no
domnio da frequncia (Nsub_portadoras f = 12 15 KHz = 180 KHz). A tabela 3.4 mostra
a relao entre a largura de banda dos canais no LTE e o nmero mximo de RBs suportados.
38
Largura de Banda (MHz) 1.4 3 5 10 15 20
Espaamento Subportadora 15 KHz
Frequncia de Amostragem 1.92 7.68 15.36 23.04 30.72
3.84
(fs = N f ) (MHz) (1/2 3.84) (2 3.84) (4 3.84) (6 3.84) (8 3.84)
Tamanho da NF F T 128 256 512 1024 1536 2048
Largura de Banda Ocupada 1.095 2.715 4.515 9.015 13.515 18.015
Subportadoras Ocupadas
73 181 301 601 901 1201
(Downlink )
Subportadoras Ocupadas
72 180 300 600 900 1200
(Uplink )
Eficincia
90% 90% 90% 90% 90% 90%
BWocupada /BWtotal 100%
Tabela 3.3: Parmetros de modulao OFDM para o LTE (adaptado de [Hel08]).
Largura de Banda dos Canais (MHz) 1.4 3 5 10 15 20

Largura de Banda Ocupada (MHz) 1.095 2.715 4.515 9.015 13.515 18.015
Largura de Banda de Transmisso
6 15 25 50 75 100
em Nmero de RBs
Tabela 3.4: Relao entre a largura de banda dos canais no LTE e o nmero mximo de RBs
suportados (retirado de [Agi09]).
3.3.4 Canais e Sinais Fsicos

No LTE, a interface E-UTRA contm sinais e canais fsicos. Os sinais fsicos so criados ao
nvel da camada fsica (L1) e usados para a sincronizao do sistema, identificao da clula
e estimao dos canais rdio. Estes sinais esto mapeados em resource elements especficos
mas no transportam informao com origem nas camadas superiores. Ao contrrio, os canais
fsicos transportam dados das camadas superiores, incluindo o controlo, scheduling e payload
do utilizador.
3.3.4.1 Canais Fsicos Downlink e Uplink

Por cada subframe transmitida, o terminal mvel recebe da BS informao das decises
de scheduling, incluindo o nmero de RBs alocados a um determinado utilizador, o tipo de
modulao usada, o coding rate e o modo de transmisso MIMO usado em cada subframe. A
fim de facilitar a comunicao entre a BS e o UE, foi definido um Physical Downlink Control
Channel (PDCCH) por cada Physical Downlink Shared Channel (PDSCH). O canal PDSCH
transporta os dados de trfego do utilizador e informao de paging. O PDCCH contm
decises de scheduling para cada UE com o propsito de receber, equalizar, desmodular e
descodificar a informao transmitida. Uma vez que a informao do PDCCH precisa de
ser descodificada antes da informao do PDSCH, necessrio garantir que a informao
do PDCCH se encontra nos primeiros smbolos OFDM de cada subframe. A informao
de controlo contida no PDCCH conhecida como Downlink Control Information (DCI). A
DCI contm informao relativa alocao de recursos, ao transporte (tipo de modulao,
configurao MIMO, coding rate) e aos processos HARQ [Roh12].
39
10 ms Frame
1 ms Subframe 1 ms Subframe 1 ms Subframe

Subframe 0 Subframe 1 Subframe 9
0.5 ms Slot
Slot
Slot 0 Slot 1 Slot 2 Slot 3 Slot 18 Slot 19

Downlink Subcarriers. 600 for 10 MHz System
12 Subcarriers x 1 Slot
One Resource Block
Frequency
Subcarrier
Spacing
15kHz
Time
One Resource Element
One Subcarrier x 1 OFDM Symbol
Figura 3.12: Diagrama temporal para um sistema FDD em LTE (retirado de [Xil10]).
O Physical Control Format Indicator Channel (PCFICH) usado para definir o nmero
de smbolos OFDM que a DCI ocupa numa subframe. A informao do PCFICH mapeada
no primeiro smbolo OFDM de cada subframe em resource elements especficos.
Para alm dos canais de controlo, PDCCH e PCFICH, o LTE define ainda um outro
conhecido como Physical Hybrid ARQ Indicator Channel (PHICH). Este contm as mensagens
de acknowledgment dos pacotes recebidos no uplink. Logo aps a transmisso uplink de um
pacote, o UE vai receber, aps um tempo pr-determinado, uma mensagem de acknowledgment
no canal PHICH.
O Physical Broadcast Channel (PBCH) transporta o Master Information Block (MIB),
que contm a largura de banda do sistema e a configurao do PHICH. A largura de banda
do sistema anunciada com base no nmero de RBs, como se pode inferir na tabela 3.4. Aps
a correta aquisio do MIB, o UE pode ento aceder aos canais de controlo e dados e realizar
as operaes necessrias para aceder ao sistema [HT09] [STB09].
A figura 3.13 ilustra o mapeamento dos canais e sinais fsicos numa subframe LTE, no
downlink.
semelhana do PDSCH no downlink, no uplink existe o Physical Uplink Shared Channel

(PUSCH) que o canal responsvel por transportar os dados do utilizador do terminal mvel
para a estao base. no Physical Uplink Control Channel (PUCCH) que enviada a
Uplink Control Information (UCI) da qual fazem parte alguns tipos de informao de controlo,
40
0 1 2 3 4 5 6 0 1 2 3 4 5 6 P-SCH - Primary Synchronization Signal
S-SCH - Secondary Synchronization Signal
1 sub-frame PBCH - Physical Broadcast Channel
= 2 slots
= 1 ms PDCCH - Physical Downlink Control Channel
PDSCH - Physical Downlink Shared Channel
Reference Signal - (Pilot)
1 frame
#0 #1 #2 #3 #4 #5 #6 #7 #8 #9 #10 #11 #12 #13 #14 #15 #16 #17 #18 #19
= 10 sub-frames
= 10 ms
Figura 3.13: Mapeamento dos canais fsicos numa subframe LTE no downlink (retirado de
[R+ 13]).
tais como mensagens de ACK/NACK para a transmisso downlink, pedidos de scheduling e

feedback com informao do canal de downlink, incluindo o Channel Quality Indicator (CQI),
o Precoding Matrix Indicator (PMI) e o Rank Indicator (RI). A informao de feedback est
relacionada com os modos de transmisso MIMO no downlink.
De modo a garantir que os esquemas de transmisso MIMO funcionam corretamente, cada
terminal tem de implementar medidas de qualidade do canal rdio e reportar as caratersticas
deste para a estao base (BS). O CQI um indicador de qualidade do canal rdio medido
pelo terminal mvel e, posteriormente, enviado para a BS. Permite ao UE propor BS um
conjunto de esquemas de modulao e de coding rates que estejam de acordo com a qualidade
do canal rdio. O PMI , no fundo, uma indicao da matriz de pr-codificao a usar pela
BS para um dado canal rdio. O RI sinaliza o nmero de antenas usadas para transmitir,
estimado com base na qualidade do canal e nos efeitos de correlao observados entre antenas
adjacentes na receo.
Por fim, o Physical Random Access Channel (PRACH) usado no acesso inicial ao sistema
por meio do envio de prembulos de acesso aleatrio [Kha09].
3.3.4.2 Sinais de Referncia

Tanto no downlink como no uplink existem sinais de referncia que so usados pelo recetor
para estimar possveis atenuaes de amplitude e fase do sinal recebido. Estas atenuaes so
uma combinao de erros e imperfeies no sinal transmitido causadas pelas caratersticas do
canal rdio. Sem o uso destes sinais de referncia, os desvios de amplitude e fase do sinal
recebido tornariam a sua desmodulao difcil, principalmente em esquemas de modulao
elevados, como o 16-QAM ou o 64-QAM, em que um pequeno erro pode comprometer a
desmodulao.
Os sinais de referncia no downlink suportam funcionalidades de estimao do canal neces-

srias na equalizao e desmodulao de controlo e dados. So tambm usados nas medidas do
Channel-State Information (CSI) (CQI, PMI e RI). O LTE especifica cinco tipos de sinais de
referncia para o downlink : os Cell-Specific Reference Signals (CSR), os Demodulation/UE-
Specific Reference Signals (DM-RS), os CSI Reference Signals (CSI-RS), os MSBFN Reference
Signals (MBSFN-RS) e, por ltimo, os Positioning Reference Signals (PRS).
41
O CSR comum a todos os utilizadores de uma clula e transmitido em todas as sub-
frames de downlink. O DM-RS destinado estimao de canal realizada por cada UE. O
principal objetivo do CSI-RS o de mitigar problemas de densidade associados ao uso do
CSR nas medidas CSI quando so usadas mais de oito antenas. Os sinais de referncia Mul-
ticast/Broadcast over Single Frequency Network (MBSFN) so utilizados em desmodulao
coerente nos servios de multicast/broadcast. Finalmente, os PRS ajudam, como o prprio
nome indica, no clculo do posicionamento de um dado UE [HT09] [STB09].
Existem dois tipos de sinais de referncia no uplink, os DM-RS e os Sounding Reference

Signals (SRS). Ambos so baseados nas sequncias de ZadoffChu [3GP13b]. Estas sequncias
so tambm usadas na gerao dos Primary Synchronization Signal (PSS) e nos prembulos
uplink [3GP13b].
3.3.4.3 Sinais de Sincronizao

Alm dos sinais de referncia, o LTE define ainda sinais de sincronizao. Os de down-
link so usados num conjunto de procedimentos, incluindo a deteo dos limites das frames,
determinao do nmero de antenas, procura inicial da clula, procura da clula vizinha e
handover. No LTE esto definidos dois sinais de sincronizao, o PSS e o Secondary Synch-
ronization Signal (SSS). Estes sinais esto relacionados com a identificao fsica da clula.
No LTE, existe um total de 504 identificadores para clulas definidos. Esto organizados em
grupos de 168, cada um dos quais contm trs identificadores nicos. O PSS transporta o
identificador nico 0, 1 ou 2, enquanto que o SSS transporta o identificador do grupo com
valores entre 0 e 167 [Agi09].
3.4 Esquemas de Modulao no LTE

Os esquemas de modulao do standard LTE incluem o QPSK, o 16-QAM e o 64-QAM. A
figura 3.14 mostra os diagramas de constelao dos trs esquemas de modulao mencionados.
Scatter Plot Scatter Plot Scatter Plot

1.5 1.5 1.5
1 1 1
0.5 0.5 0.5
0 0 0
0.5 0.5 0.5
1 1 1
1.5 1.5 1.5

1.5 1 0.5 0 0.5 1 1.5 1.5 1 0.5 0 0.5 1 1.5 1.5 1 0.5 0 0.5 1 1.5
(a) QPSK (b) 16-QAM (c) 64-QAM
Figura 3.14: Diagramas de constelao dos esquemas de modulao QPSK, 16-QAM e 64-
QAM usados no LTE.
No caso da modulao QPSK, cada smbolo modulado pode ter um de quatro valores
diferentes, que so mapeados em quatro posies diferentes no diagrama de constelao. Este
42
tipo de modulao permite codificar 2 bits em cada um dos quatro smbolos. A modulao
16-QAM envolve a utilizao de 16 escolhas diferentes de sinalizao e, por conseguinte, utiliza
4 bits de informao para codificar cada smbolo. Para o tipo de modulao 64-QAM existem
64 posies diferentes no diagrama de constelao e cada uma das posies requer 6 bits para
representar um nico smbolo.
No LTE, o esquema de modulao a usar est dependente das condies do canal num
determinado instante. Assim, fundamental que exista mais do que um tipo de modulao.
Quando o Signal to Noise Ratio (SNR) do canal rdio elevado, o sistema recorre tambm a
um esquema de modulao mais elevado, como o 64-QAM. Neste caso, o envio de um nico
smbolo resulta na transmisso de 6 bits, o que leva a um aumento do throughput. Contudo,
medida que as caratersticas do canal se degradam, a escolha do esquema de modulao recai
sobre um cuja separao entre smbolos seja maior, como no caso do QPSK. O que se traduz
num menor nmero de bits por smbolo e, consequentemente, numa taxa de transmisso mais
baixa.
Os esquemas de modulao permitidos para os sinais e canais no downlink e uplink esto
representados nas tabelas 3.5 e 3.6, respetivamente.
Canais Downlink Esquema de Modulao

PBCH QPSK
PDCCH QPSK
PDSCH QPSK, 16-QAM, 64-QAM
Physical Multicast Channel (PMCH) QPSK, 16-QAM, 64-QAM
PCFICH QPSK
Binary Phase Shift Keying (BPSK) modulado em I e Q
PHICH
com fator de espalhamento 2 ou 4 (cdigos Walsh)
Sinais Fsicos Esquema de Modulao
Sequncias pseudo-aleatrias complexas (I + jQ)
Reference Signals (RS)
derivadas do ID da clula
PSS Uma de trs sequncias de Zadoff-Chu
SSS BPSK
Tabela 3.5: Esquemas de modulao para o downlink no LTE (retirado de [3GP13b]).
Canais Uplink Esquema de Modulao

PUCCH BPSK, QPSK
PUSCH QPSK, 16-QAM, 64-QAM
PRACH N-sima raiz Zadoff-Chu
Sinais Fsicos Esquema de Modulao
DM-RS Zadoff-Chu
SRS Baseado em sequncias Zadoff-Chu
Tabela 3.6: Esquemas de modulao para o uplink no LTE (retirado de [3GP13b]).
43
3.5 Conceitos MIMO em LTE
Um dos objetivos fundamentais de um sistema de comunicaes mveis, independente-
mente da sua arquitetura, a capacidade de oferecer uma boa cobertura, bem como taxas
de transmisso elevadas. Em certa medida, o uso de mtodos convencionais, como esquemas
de modulao mais elevados (64-QAM) ou formatos de modulao mais complexos como o
OFDM, so uma forma, no obstante outro tipo de otimizaes fossem possveis atravs de
tcnicas baseadas no uso de mltiplas antenas. Os mtodos MIMO podem melhorar as comu-
nicaes mveis de duas maneiras diferentes: aumentando, por um lado, de uma forma geral,
as taxas de transmisso e, por outro, elevando a fiabilidade do link de comunicao. Os algo-
ritmos MIMO usados no LTE podem dividir-se em trs categorias: diversidade, beamforming
e multiplexagem espacial.
Na diversidade e beamforming, transmitida informao redundante por diferentes ante-
nas. Como tal, estes mtodos no contribuem, ao nvel da camada fsica, para nenhum ganho
em termos de taxa de transmisso, mas tornam o link de comunicao mais robusto. A tc-
nica MIMO baseada em multiplexagem espacial consiste na transmisso de informao, no
redundante, por diferentes antenas, aumentando de forma substancial a taxa de transmisso
oferecida por um dado link. Os ganhos alcanados podem ser linearmente proporcionais ao
nmero de antenas usadas na transmisso. De modo a acomodar estas melhorias, o standard
LTE fornece mltiplos modos de transmisso que suportam at quatro antenas na transmis-
so downlink. J no LTE-Advanced permitido o uso de at oito antenas para a transmisso
downlink [HT09] [Roh09].
3.5.1 Diversidade
O termo diversidade significa que a mesma informao pode ser transmitida por diferentes
percursos, podendo ser obtida no espao, tempo e frequncia. O objetivo principal do conceito
de diversidade o envio da mesma informao atravs de diferentes percursos sujeitos a fading
e, depois, combinar a informao recebida de cada um dos percursos de modo a mitigar os
efeitos do fading.
A diversidade no tempo consiste no envio da mesma informao em diferentes perodos de
tempo, separados por intervalos maiores do que o tempo de coerncia (tempo no qual a resposta
do canal considerada constante). A grande desvantagem o facto de no serem possveis
taxas de transmisso elevadas devido repetio da informao. Por outro lado, a diversidade
na frequncia permite a transmisso do mesmo sinal de banda estreita em diferentes portadoras
separadas de uma banda de coerncia. Porm, este tipo de diversidade requer o uso de uma
maior largura de banda.
3.5.1.1 Diversidade no Recetor

Este tipo de diversidade muitas vezes usado no uplink por ser uma configurao simples e
comum, na qual a BS utiliza vrias antenas para receber mltiplas cpias do sinal transmitido.
Estes sinais possuem desfasamentos de fase, que podem ser removidos por estimao do canal
de cada antena. A BS pode, de seguida, somar os sinais em fase sem o risco de existir
interferncia destrutiva entre eles.
Neste tipo de diversidade, o algoritmo mais usado conhecido como Maximum Ratio
Combining (MRC) e usado no modo 1 de transmisso no LTE, que se baseia na transmisso
44
numa nica antena. Este modo tambm conhecido como Single Input Single Output (SISO),
em que apenas uma nica antena implementada ou Single Input Multiple Output (SIMO), em
que mltiplas antenas so usadas. Dois tipos de mtodos de combinao muitas vezes usados
no recetor so o MRC e o Selection Combining (SC) [DPS13]. No MRC, os sinais recebidos
so combinados, fazendo-se uma mdia entre eles, de modo a encontrar-se uma estimativa do
sinal transmitido. No SC, apenas o sinal recebido com maior SNR usado na estimativa do
sinal transmitido.
O MRC particularmente adequado em tcnicas MIMO quando, num canal sujeito a
fading, o nmero de sinais interferentes elevado e estes apresentam um SNR relativamente
parecido (flat-fading). Na prtica, a maior parte dos canais de banda larga, como especificados
no LTE, esto sujeitos a disperso no tempo, o que leva seletividade na frequncia. Para
combater estes efeitos necessrio recorrer equalizao linear no domnio da frequncia de
modo a tornar o mtodo mais eficaz. As tcnicas MIMO que lidam melhor com este tipo de
degradao so discutidas de seguida.
3.5.1.2 Diversidade no Transmissor
A diversidade no transmissor recorre a mltiplas antenas no lado do transmissor, de modo

a introduzir diversidade ao transmitir verses idnticas do mesmo sinal por mltiplas antenas.
Este tipo de tcnica referido como SpaceTime Block Coding (STBC). Neste tipo de mo-
dulao, os smbolos so mapeados no domnio do tempo e espao (antena) de forma a obter
diversidade.
O SpaceFrequency Block Coding (SFBC) uma tcnica parecida com o STBC, que
usada no LTE para garantir diversidade no transmissor. A principal diferena entre as duas
que, no SFBC, a codificao feita no domnio do espao e frequncia, em vez de no domnio
do espao e tempo, como no STBC. No LTE, o segundo modo de transmisso baseia-se neste
tipo de diversidade. Tanto o SFBC como o Frequency- Switched Transmit Diversity (FSTD)
so usados na transmisso, respetivamente, por duas e quatro antenas. A diversidade no
transmissor contribui, desse modo, para a qualidade do link, atenuando os efeitos do fading
[HT09].
Outros modos MIMO, especificamente a multiplexagem espacial, contribuem diretamente
para o aumento das taxas de transmisso no LTE.
3.5.1.3 Multiplexagem Espacial
A multiplexagem espacial baseia-se no envio simultneo de diferentes fluxos independentes

de dados por cada antena transmissora. O uso da multiplexagem permite o aumento da taxa
de transmisso proporcional ao nmero de antenas. Assim, no mesmo perodo de tempo e nas
mesmas subportadoras, so transmitidos diferentes smbolos modulados a partir de diferentes
antenas. Desta forma, pode-se concluir que a multiplexagem espacial faz um uso mais eficiente
da largura de banda do sistema. Estes benefcios s se podem obter se no existir correlao
entre a transmisso por diferentes antenas. neste aspeto que os efeitos do multipath fading
de um canal de comunicao ajudam no desempenho do sistema, j que estes efeitos podem
descorrelacionar os sinais recebidos em cada uma das antenas.
45
3.5.1.4 Beamforming
Este tipo de diversidade faz uso de mltiplas antenas para alterar o seu padro de radiao
de forma a maximizar o seu ganho na direo do UE. Este tipo de beamforming serve de base
ao modo de transmisso 7, apresentado na seco 3.5.2. O uso destas tcnicas pode levar
ao aumento da potncia do sinal no recetor proporcional ao nmero de antenas a transmitir.
Muitas vezes, este tipo de tcnicas requer um array de antenas de pelo menos oito elementos
[3GP13b]. O beamforming consegue-se atravs da atribuio de ganhos (ou pesos) a diferentes
elementos do array de antenas. O lbulo principal do diagrama de radiao pode ser orientado
em diferentes direes ao aplicarem-se desvios de fase aos sinais das diferentes antenas.
3.5.1.5 Cyclic Delay Diversity

O Cyclic Delay Diversity (CDD) uma outra tcnica de diversidade que usada no LTE
em conjunto com a multiplexagem espacial em open-loop. Esta tcnica introduz um atraso
entre os sinais de mltiplas antenas para criar, de um modo artificial, efeitos multi-percurso
no sinal recebido, com a reduo do impacto de possveis cancelamentos de sinais que podem
ocorrer se o mesmo sinal for transmitido por mltiplas antenas, sendo que a resposta do canal
relativamente constante. Ao criar este tipo de artefatos, o UE scheduler do eNB pode escolher
transmitir a informao nos RBs que apresentem condies de propagao mais favorveis.
O LTE usa o conceito de large delay, que tem como objetivo posicionar os sinais nos picos
da resposta em frequncia que resulta da adio de um atraso. As subportadoras dos sinais de
referncia no tm aplicado o CDD, o que permite ao UE reportar a atual resposta do canal
ao scheduler no eNB, que, por sua vez, depois usa esta informao para determinar o uso do
cyclic delay e das alocaes de frequncia para esse mesmo UE [Agi09].
3.5.2 Modos de Transmisso MIMO

Para o LTE, foram definidos nove modos de transmisso para garantir a otimizao do de-
sempenho do sistema nos canais de downlink quando estes se encontram a operar em diferentes
condies. Esses modos de transmisso encontram-se enumerados de seguida [Roh14a].
Modo 1 - Single-Antenna Port; Antenna Port0
Modo 2 - Transmit Diversity
Modo 3 - Open-Loop Spatial Multiplexing
Modo 4 - Closed-Loop Spatial Multiplexing
Modo 5 - multi-user MIMO (MU-MIMO)
Modo 6 - Closed-Loop Rank 1 Precoding
Modo 7 - Single-Antenna Port; Antenna Port5
Modo 8 - Dual Layer Beamforming (Antenna Ports 7 and 8)
Modo 9 - Up to 8 Layer Transmission (Antenna Ports 7-14)
46
O modo de transmisso 1 utiliza a diversidade no recetor numa configurao SIMO e
o modo 2 baseia-se na diversidade no transmissor. Os modos 3 e 4 so implementaes
single-user baseadas em multiplexagem espacial com pr-codificao open-loop e closed-loop,
respetivamente. O modo 5 do LTE especifica uma implementao simples de MU-MIMO
baseado no modo 4 cujo nmero mximo de camadas um. O modo 6 permite beamforming e
representa um caso especial do modo 4 em que o nmero de camadas vem agora definido para
dois. Os modos 7-9 implementam verses de multiplexagem espacial sem o uso de codebooks,
com um nmero de camadas de 1, at 2 e 4-8, respetivamente. O LTE-Advanced (release 10)
introduziu melhorias no que diz respeito ao MU-MIMO no downlink ao introduzir os modos 8
e 9. Por exemplo, o modo 9 j suporta at 8 antenas no transmissor. Estes avanos resultam
da introduo de novos sinais de referncia, o CSI-RS e o DM-RS [Agi09] [LYC+ 13].
3.6 LTE-Advanced
O International Telecommunications Union Radiocommunication Sector (ITU-R) estabe-
leceu um conjunto de requisitos para a quarta gerao de comunicaes mveis (4G) no
International Mobile Telecommunications Advanced (IMT-Advanced). Entre outros, estes re-
quisitos incluem taxas de transmisso mdias de 100 Mbit/s em redes com menor densidade
de pontos de acesso ou cenrios de elevada mobilidade e at 1 Gbit/s para redes de acesso local
ou cenrios de baixa mobilidade. Assim o 3GPP, na Release 9, iniciou a fase de estudos no
que conhecido agora como LTE-Advanced, num esforo para melhorar a eficincia espetral e
as taxas de transmisso mantendo a compatibilidade com as releases anteriores.
Os requisitos do ITU-R, especificados em [ITU08], foram tidos em conta pelo 3GPP no
estudo que levou publicao do relatrio tcnico [3GP12] que define os requisitos do LTE-
Advanced, onde so includas melhorias ao nvel das taxas de transmisso (1 Gbit/s donwlink,
500 Mbit/s uplink ), da latncia do sistema, da eficincia espetral e da mobilidade, com suporte
para ligaes at 350 Km/h e, em algumas bandas, at 500 Km/h.
Das principais funcionalidades introduzidas no LTE-Advanced fazem parte a Carrier Ag-
gregation (CA), o CoMP e o relaying. Nas seces seguintes faz-se uma breve introduo a
cada uma destas funcionalidades.
3.6.1 Carrier Aggregation

De modo a suportar uma largura de banda mxima de 100 MHz, o LTE-Advanced permite
que um UE transmita ou receba at cinco Component Carriers (CCs), podendo cada uma ter
uma largura de banda de 1.4, 3, 5, 10, 15 ou 20 MHz. Portanto, a mxima largura de banda
de 100 MHz. Uma vez que importante manter a compatibilidade com as releases anteriores,
o aumento da largura de banda garantido atravs da agregao de portadoras da release
8/9. A CA pode ser usada tanto no FDD como no TDD. O nmero de portadoras pode ser
diferente no downlink e uplink, embora o nmero de CCs no uplink no possa exceder o do
downlink. A largura de banda de cada uma das componentes pode ser diferente.
Existem trs modos diferentes de CA, no LTE-Advanced, como mostra a figura 3.15.
O primeiro designado como intra-band contiguous e define-se por ter as CC na mesma
banda de frequncia de forma contgua. O segundo modo, intra-band non-contiguous, idntico
ao anterior mas, neste, as CCs encontram-se dispostas de uma forma no contgua. Para o
inter-band, os dois CCs residem em diferentes bandas de frequncia.
47
Intra-band contiguous
Frequency band A Frequency band B
Component
Carrier (CC)
Intra-band non-contiguous
Inter-band
Figura 3.15: Ilustrao dos possveis cenrios de CA (retirado de [Roh14b]).
3.6.2 Coordinated Multiple Point Transmission/Reception

Um dos principais fatores que levaram introduo do CoMP foi o de melhorar o desem-
penho dos sistemas LTE no limite das clulas ao reduzir os efeitos da ICI. O CoMP pode ser
alcanado de diversas formas e a coordenao pode ser feita tanto em redes homogneas como
nas HetNets. Este mtodo usado tanto em downlink como em uplink.
No contexto do LTE-Advanced, o CoMP envolve algumas tcnicas de coordenao entre
pontos de acesso. So elas o processamento conjunto, ou joint processing, e/ou beamfor-
ming/scheduling coordenado. As tcnicas de joint processing requerem que mltiplos pontos
de acesso transmitam dados de utilizador para o UE no caso do downlink, e recebam dados em
diferentes pontos recetores para serem posteriormente combinados, no caso do uplink. O be-
amforming/scheduling coordenado uma abordagem mais simples onde os dados de utilizador
so transmitidos de apenas um nico eNB. O mesmo acontece para o uplink [AGER10].
A figura 3.16 mostra um exemplo simples do CoMP, para o downlink. Neste caso, a
informao de downlink disponibilizada para a transmisso por dois transmissores, que no
coexistem fisicamente.
3.6.3 Relaying/Relay Nodes

O uso dos Relay Nodes (RNs) um outro mtodo que permite melhorar a cobertura dos
sistemas. O objetivo reduzir a distncia entre os transmissores e recetores, permitindo assim
aumentar as taxas de transmisso, melhorar a mobilidade, a cobertura no limite das clulas,
bem como estend-la para zonas afetadas pelo efeito de shadowing. Um outro beneficio o
de reduzir os custos de OPEX ao ter-se clulas com reas menores, logo, que requerem uma
menor potncia.
48
Traditional MIMO: co-located transmission Coordinated multipoint
Tx0 Rx0 Tx0 Rx0
Tx1 Rx1 Tx1 Rx1

eNB UE eNB 2 UE
Figura 3.16: Comparao entre o MIMO e o CoMP no downlink (retirado de [Agi11]).
A principal vantagem dos RNs face aos repetidores que eles descodificam o sinal rdio
recebido antes de o voltarem a transmitir. Ao fazer isto, os RNs removem o rudo e a inter-
ferncia antes de o sinal voltar a ser transmitido, alcanando assim um melhor desempenho
do que no caso dos repetidores, que, como o prprio nome indica, se limitam a repetir o sinal
recebido.
A figura 3.17 ilustra um cenrio tpico de uma rede de RNs. A ligao do RN RAN
feita, sem fios, a partir de uma Donor Cells eNB (DeNB). O RN vai ligar donor cell do
eNB de uma de duas maneiras: a primeira, in-band, na qual a ligao entre o DeNB e o RN
partilha a mesma frequncia da portadora que a do RN e o UE. Na out-band, as duas ligaes
no operam com a mesma frequncia da portadora.
DeNB Over the air

backhaul eNB
RN
Cell edge
RN
RN
Multi-hop relaying
Area of poor coverage with
no cabled backhaul
Figura 3.17: Ilustrao de um possvel cenrio de utilizao de RNs (retirado de [Agi11]).
3.7 Medidas de Qualidade

O sucesso dos sistemas LTE depende em parte da capacidade de os dispositivos funcionarem
como o especificado. Um dos desafios , nomeadamente, a gesto da potncia durante a
transmisso de sinal. Assim, esta ltima seco reservada para a apresentao de algumas
das medidas de qualidade que se podem implementar em sistemas LTE ao nvel dos eNBs.
49
3.7.1 Adjacent Channel Leakage Ratio
Num sistema de comunicao digital como o LTE, a potncia do sinal transmitido pode
interferir com a transmisso dos canais adjacentes e prejudicar o desempenho do sistema. A
medio do Adjacent Channel Leakage Ratio (ACLR) verifica se os transmissores do sistema
esto a funcionar dentro dos limites especificados.
O ACLR uma medida de qualidade que descreve a distoro fora da banda provocada,
principalmente, pelas no linearidades do PA no transmissor. Esta medida usada para
quantificar o nvel de potncia de um canal adjacente relativo a um sistema de comunicao.
O ACLR o rcio da potncia mdia do canal desejado, filtrada, e a potncia mdia do canal
centrado na frequncia adjacente, ambas as potncias em dBm. Este indicador vem expresso
em valores de atenuao (dBc) e os requisitos aplicam-se fora das margens da largura de banda
qualquer que seja o tipo de transmissor (portadora nica ou multiportadora). Esta mtrica
aplicada a todos os modos de transmisso previstos pelas especificaes do fabricante [3GP13a].
A equao 3.1 apresenta a frmula de clculo do ACLR.

Padjacent channel
ACLR = 10 log10 [dBc] (3.1)
Pmain channel
De modo a no prejudicar a qualidade dos sinais nos canais vizinhos, impem-se requisitos
mnimos na medio do ACLR para o eNB, incluindo os modos de operao FDD e TDD, que
se encontram especificados nas tabelas 6.6.2.1-1 e 6.6.2.1-2 do documento [3GP13a], respeti-
vamente.
3.7.2 Error Vector Magnitude

O Error Vector Magnitude (EVM) uma medida de desempenho do modulador ou des-
modulador na presena de imperfeies. Essencialmente, o vetor diferena entre os smbolos
ideais e os smbolos medidos, num determinado instante do tempo. Se usado corretamente,
esta medida pode ajudar a identificar possveis fontes da degradao do sinal como o phase
noise, o I/Q imbalance, as no linearidades dos PA e as distores causas pela filtragem. A
figura 3.18 contm um diagrama que mostra como calculado o EVM para um nico vetor de
erro. Pode-se verificar que a medio feita comparando, no plano I/Q, os smbolos recebidos
com os smbolos ideais (como os presentes na figura 3.14).
O resultado do EVM definido como o valor do Root Mean Square (RMS) do rcio entre
a potncia do vetor de erro, Perror , e a potncia do vetor de referncia, Pref , e vem expresso
em percentagem, como indica a equao 3.2.
s
Perror
EV M = 100 [% rms] (3.2)
Pref
Para um sistema LTE, o ponto de referncia da medio do EVM aps a remoo do CP,
da FFT e da equalizao (figura 3.7). A medio do EVM realizada, para cada portadora
E-UTRA, ao longo de todos os RBs alocados e subframes de downlink em perodos de 10
ms. Os limites destes perodos no tm que coincidir com os da frame rdio. O valor de
EVM ento processado como o valor RMS da mdia de cada EVM ao longo de 10 subframes
consecutivas (10 ms) e de todos os RBs alocados no domnio da frequncia, como mostra a
50
Q
IQ Magnitude
Error
Error
Vector
IQ measured
vector
IQ Phase
Error
IQ reference
(ideal)
Figura 3.18: Ilustrao do mtodo de medio do vetor de erro para o EVM.
equao 3.3, onde Ni corresponde ao nmero de RBs e o EV Mi,j ao EVM da i-sima subframe
e j-simo RB.
v
u 10 X Ni
1 X
(3.3)
u
EV M = t P10 2
EV Mi,j
i=1 Ni i=10 j=1
O EVM de cada portadora E-UTRA, para diferentes esquemas de modulao no PDSCH,

deve ser menor que os limites presentes na tabela 3.7 [3GP13a].
Modulao (PDSCH) EVM Mximo [%]

QPSK 17.5 %
16-QAM 12.5 %
64-QAM 8%
Tabela 3.7: Valores de EVM mximo para o PDSCH para diferentes modulaes (retirado de
[3GP13a]).
Este captulo, encerra a parte do documento dedicada introduo dos conceitos fun-
damentais para a compreenso do trabalho realizado no mbito desta dissertao. Foi dada
especial ateno aos sistemas LTE que constituem a base do gerador desenvolvido. No prximo
captulo so apresentadas as arquiteturas dos sistemas implementados.
51
52
Captulo 4
Arquitetura do Sistema
No mbito desta dissertao pretende-se apresentar o projeto e a implementao, em

FPGA, de um sistema capaz de gerar sinais LTE, ao nvel da camada fsica, num cenrio
C-RAN. O trabalho realizado encontra-se dividido em trs fases. A primeira fase prende-se
com a gerao de sinais LTE em banda base. Na fase seguinte feita a incluso de um front
end analgico para a interface com o domnio de RF. Por ltimo, pretende-se implementar um
demonstrador C-RAN, usando para isso a plataforma de gerao de sinais LTE desenvolvida
na primeira fase.
4.1 Arquitetura Global

A figura 4.1 ilustra a arquitetura global do sistema que se pretende ver desenvolvido. Este
sistema constitudo por dois mdulos principais: o REC/BBU e o RE/RRH. O primeiro
est encarregue da gerao dos sinais LTE em banda base e da interface com o link de fibra
tica atravs do protocolo CPRI. O segundo mdulo tem como objetivo receber os dados
I/Q das frames do CPRI e de os enviar para o front end analgico a partir de uma interface
desenvolvida sobre lgica da FPGA.
Demonstrador C-RAN
PC
REC/BBU RE/RRH
Fronthaul
LTE CPRI CPRI Analog TX
Subsystem Master Slave Front End
C&M Interface Interface Interface RX
Figura 4.1: Diagrama de blocos global do sistema a desenvolver.
De seguida, apresentam-se as diversas fases do desenvolvimento do sistema, assim como o

conjunto de conceitos que se pretendem ver implementados em cada uma das fases:
53
1. Gerao de Sinais LTE
O objetivo desta primeira fase desenvolver e implementar uma plataforma de gerao
de sinais LTE que explora o protocolo ao nvel da camada fsica (L1 ou PHY). A
base deste sistema o projeto de referncia LTE Downlink Transmitter Subsystem da
Xilinx [Xil13]. Este projeto de referncia implementa em hardware toda a cadeia de
processamento da camada fsica do LTE.
2. Integrao do Front End Analgico

Posteriormente, a fase seguinte tem como principal objetivo integrar no sistema anterior
uma interface RF. Esta interface construda com base num front end rdio para
a converso dos sinais LTE digitais em banda base para RF. Nesta fase, explora-se o
projeto de referncia disponibilizado pela Analog Devices para o transceiver RF utilizado
[Ana14a].
3. Demonstrador C-RAN
Finalmente, na ltima fase explora-se o protocolo CPRI ao nvel da camada data link
(L2), de forma a possibilitar a integrao da componente fronthaul com base numa liga-
o tica entre os mdulos REC/BBU e RE/RRH atravs de transceivers SFP/SFP+.
O mdulo REC/BBU comporta a gerao e a transmisso dos sinais LTE em banda base
para o mdulo RE/RRH onde, por sua vez, este implementa a interface com o front end
rdio.
Nas seces seguintes, apresentam-se as estratgias de desenvolvimento e validao dos

mdulos em dispositivos FPGA que compem cada uma das fases mencionadas em cima. De
forma a ter uma ideia do desempenho dos sistemas implementados importante considerar a
realizao de determinados testes. Assim, indicam-se tambm alguns dos possveis cenrios
de teste a realizar em cada fase de desenvolvimento do sistema.
4.2 Gerao de Sinais LTE

A figura 4.2 apresenta uma viso simplificada da constituio do gerador de sinais LTE. A
principal funcionalidade a gerao de sinais LTE em banda base ao nvel da camada L1, sob
a forma de waveforms moduladas. Este processo tem por base o envio de dados ou vetores
de teste e de controlo a partir de um PC, sendo que estes transportam informao da camada
MAC ou L2.
O bloco LTE Downlink Transmitter Subsystem implementa em FPGA toda a cadeia
de processamento ao nvel da camada fsica (L1), desde a codificao, modulao e mapea-
mento dos recursos para os canais e sinais fsicos de downlink no LTE. O mdulo Downlink
Transmitter refere-se ligao entre a estao base ou eNB e o terminal mvel ou UE. Por
outro lado, o Downlink Receiver realiza a ligao entre o terminal mvel e a estao base.
De modo a que este mdulo suporte a gerao de sinais LTE necessrio, sobre a lgica
da FPGA, desenvolver e implementar o conjunto de blocos representados na figura 4.2 como
Interconnect + Infrastructure. Este bloco permite a interao entre o PC e o mdulo
responsvel pela gerao de sinais LTE.
O PC est ligado ao bloco LTE Downlink Transmitter Subsystem por meio de um con-
junto de blocos (Interconnect + Infrastructure) que fornecem os fluxos de controlo e dados
54
Gerao de Sinais LTE
FPGA
LTE Test
Vectors
Interconnect LTE Downlink
L2 Data + Transmitter
Infrastructure Subsystem
Control Logic (L1)
PC
Data Memory
Figura 4.2: Diagrama de blocos proposto para o gerador de sinais LTE.
e o acesso memria externa para a escrita e a leitura da resource grid de cada subframe, assim
como a escrita dos smbolos OFDM gerados no bloco LTE Downlink Transmitter Subsystem.
A estrutura global da lgica que interliga o bloco LTE Downlink Transmitter Subsystem ao
PC e memria de dados encontra-se ilustrada na figura 4.3. Note-se que a arquitetura
essencialmente constituda por lgica Direct Memory Access (DMA) que realiza a interface de
controlo e de dados do bloco LTE Downlink Transmitter Subsystem e por um bloco Memory
Interconnect que implementa a interface entre a memria externa e o bloco LTE Downlink
Transmitter Subsystem. Adicionalmente, utiliza-se uma unidade de processamento para o
controlo e monitorizao dos fluxos de dados, assim como um bloco responsvel pela gerao
de diferentes domnios de relgio necessrios para o funcionamento dos diversos blocos lgicos
usados.
Local Clock
Processing U nit
Generation
DMAs
Logic
Data Memory
Memory
Interconnect
LTE Downlink
Transmitter
Subsystem
Figura 4.3: Ilustrao da arquitetura entre os vrios componentes do gerador de sinais LTE.
Cenrios de Teste
De modo a ter-se uma ideia do desempenho do sistema implementado, importante con-
cretizar determinadas medies. Assim, para este sistema pretende-se validar a gerao de
55
sinais LTE em hardware. Recorrendo-se a um Vector Signal Analyzer (VSA), possvel des-
modular sinais em banda base ao recuperar os smbolos de diferentes esquemas de modulao,
como o QPSK ou M-QAM, assim como validar a configurao das frames rdio LTE para
sinais com diferentes caratersticas, como, por exemplo, vrias larguras de banda E-UTRA,
como especificadas na tabela 3.3.
4.3 Integrao do Front End Analgico
Nesta seco faz-se uma descrio da arquitetura do sistema referido na seco anterior
com a incluso de um front end analgico para a converso do sinal digital em banda base
em RF. Esta converso segue o mtodo de digitalizao em banda base, como descrito na
subseco 2.6.1.1.
A figura 4.4 mostra um diagrama de blocos de alto nvel para o caminho de downlink e
uplink. A cadeia de transmisso presente nesta arquitetura integra um DMA (DAC DMA) que
encaminha o fluxo I/Q proveniente da memria de dados para o bloco Analog Front End
Interface que, por sua vez, implementa a interface com o front end. Na receo, o bloco ADC
DMA transfere o fluxo de dados da interface do front end para a memria de dados.
O caminho de transmisso composto por dois canais e inclui filtros interpoladores digitais,
uma DAC, filtros analgicos, modulador I/Q e um atenuador de ganho varivel seguido de
um buffer/driver. De forma anloga, no caminho de receo esto includos os LNAs, os
desmoduladores de sinal RF nas componentes em fase e em quadratura, os filtros analgicos, o
mdulo ADC e, ainda, os filtros digitais. Este front end deve ainda permitir a configurao, por
software, de alguns dos parmetros relacionados com o modo de operao, como a frequncia
de amostragem e a frequncia da portadora RF.
Note-se que a estrutura da arquitetura de gerao de sinal mantida; apenas so adicio-
nados blocos lgicos de forma a permitir a interao com o front end analgico no envio e na
receo dos dados.
Gerao de Sinais LTE + Front End Analgico

FPGA Radio Front-End
LTE Test
Vectors DAC
LTE Signal DMA Analog DAC TX
L2 Data
Generation Front End
Control Logic Interface ADC RX
ADC
PC DMA
Data Memory
Figura 4.4: Diagrama de blocos proposto para implementao do front end analgico.
56
Cenrios de Teste
Para alm dos cenrios considerados na seco anterior, igualmente importante verificar
o espetro do sinal sada do front end, sendo possvel avaliar os limites da potncia do
canal central relativamente dos canais adjacentes. Estes limites so especificados em termos
da Spectrum Emission Mask (SEM) e do ACLR. Outra medio de interesse a avaliao
da qualidade da modulao I/Q do sinal transmitido no downlink, tambm conhecida como
requisitos de EVM. Os indicadores do ACLR e de EVM encontram-se referidos na seco 3.7.
4.4 Demonstrador C-RAN

Na presente seco, apresentada a arquitetura do demonstrador C-RAN, incluindo a dos
mdulos REC/BBU e RE/RRH desenvolvidos na ltima fase deste trabalho. Tendo em conta
que se pretende implementar um demonstrador C-RAN baseado em FPGA, este ter que ser
capaz de gerar waveforms LTE e de as transmitir sob a forma de dados de utilizador atravs
de uma interface CPRI baseada em fibra tica. Alm disso, ter ainda que permitir o C&M
remoto do RE/RRH a partir do REC. A figura 4.1 ilustra uma viso global da constituio
do demonstrador. Prope-se assim, para a realizao do demonstrador, uma soluo baseada
nos diagramas de blocos presentes nas subseces seguintes.
4.4.1 Arquitetura do REC/BBU

A primeira componente do demonstrador deve implementar as funes de REC do CPRI.
Este mdulo tem que ser capaz de enviar dados de utilizador sob a forma de amostras I/Q, de
sincronizao e de C&M para o RE. Na figura 4.5 esto representados os blocos lgicos que
constituem o mdulo REC.
REC/BBU
FPGA
LTE Test Sync SERDES SFP+
Vectors
LTE Signal E-UTRA CPRI
Generation I/Q Framer
Logic Module
PC Master Clock Jitter
Recovery Attenuator
Ethernet
MAC
Legend
Control Data Memory
Data
Figura 4.5: Diagrama de blocos proposto para o REC do demonstrador C-RAN.
Salienta-se que a parte responsvel pela gerao dos sinais LTE deste mdulo baseada,
57
na ntegra, no sistema proposto em 4.2. Assim, nesta subseco, focam-se apenas os blocos
necessrios realizao do mdulo REC.
Comea-se a anlise do diagrama pelo bloco CPRI framer, que responsvel pela gerao
ou recuperao de frames CPRI. Este bloco deve cumprir os requisitos da especificao
referidos na seco 2.4.1, destacando-se os diferentes SAPs do CPRI. importante referir que
este bloco configurado como master.
A interface srie do bloco CPRI framer implementada a partir de lgica dedicada Seria-
lizer/Deserializer (SERDES), conhecida como Multi-Gigabit Transceiver (MGT), permitindo
a comunicao com o mdulo tico SFP/SFP+. O relgio de referncia para este componente
proveniente de um relgio de baixo jitter presente na KC705 (Si5326) [Xil14c].
A transmisso do plano de controlo (SAPC&M ) feita a partir do bloco ethernet pela
interface fast (Ethernet MAC ) C&M do CPRI framer. , assim, possvel, a partir desta
interface, enviar para o mdulo RE/RRH comandos de controlo contidos em frames ethernet.
Desses comandos fazem parte a escolha da line rate, a largura de banda dos canais de dados
I/Q e a monitorizao do estado da ligao, entre outros.
Relativamente ao fluxo de dados, ou SAPIQ , este proveniente de uma instncia DMA,
a qual responsvel pela leitura das amostras I/Q do sinal LTE armazenadas em memria e
sua injeo no bloco E-UTRA I/Q Module. Este mdulo realiza a multiplexagem e desmulti-
plexagem das amostras I/Q para que estas possam ser enviadas e ser recebidas pela interface
I/Q do bloco CPRI framer.
O bloco clock tem como funo gerar os relgios necessrios para o funcionamento dos
blocos CPRI framer e ethernet. Por ltimo, considera-se o uso de um PC para a monitorizao
e controlo do link CPRI.
4.4.2 Arquitetura do RE/RRH

De forma idntica ao mdulo anterior, a estrutura do mdulo RE/RRH encontra-se esque-
matizada no diagrama de blocos da figura 4.6. Este diagrama serve de ajuda explicao que
se segue.
RE/RRH
FPGA Radio Front-End

Processing U nit
Sync
SFP+ SERDES
CPRI DL CDC DAC TX

E-UTRA Analog
Framer I/Q Front End
Module Interface
UL CDC ADC RX
Jitter Clock Slave
Attenuator Recovery
Ethernet
MAC
Figura 4.6: Diagrama de blocos proposto para o RE do demonstrador C-RAN.
Este mdulo caraterizado por RE, na especificao do CPRI, e RRH, no contexto
58
do C-RAN. A sua arquitetura composta pelos blocos CPRI framer, E-UTRA I/Q Module,
ethernet e clock, todos eles com funcionalidades semelhantes s j referidas para o caso do
REC, exceto tratar-se agora de uma configurao slave.
A cadeia de downlink responsvel pelo encaminhamento do fluxo de dados I/Q prove-
niente do bloco E-UTRA I/Q Module para o bloco que implementa a interface da DAC e da
ADC, o ad9361. Porm, importante garantir a converso entre domnios de relgio diferentes
e, para o efeito, adicionado o bloco cdc dl. essencial no haver perda de amostras I/Q.
De forma semelhante, a cadeia de uplink consiste nos blocos ad9361 e cdc up, sendo este
responsvel por encaminhar os dados I/Q vindos da ADC para o bloco E-UTRA I/Q Module.
Por ltimo, semelhana do referido na seco 4.3, tambm neste mdulo se faz a incluso
do front end analgico.
Cenrios de Teste
Neste ltimo sistema, que implementa o demonstrador C-RAN, consideram-se os mesmos
cenrios de teste da seco anterior para a anlise dos diversos sinais LTE. Pretende-se ainda
validar a transferncia dos sinais LTE para o RE/RRH atravs da ligao CPRI sobre link de
fibra tica.
Procurou-se, neste captulo, apresentar a arquitetura dos sistemas a implementar em cada

uma das fases deste trabalho. Os detalhes referentes a aspetos concretos da implementao
dos sistemas, assim como as ferramentas e hardware utilizado, so apresentados e discutidos
nos captulos seguintes.
59
60
Captulo 5
Gerador de Sinais LTE
Neste captulo, abordam-se as consideraes tomadas na implementao do gerador de wa-

veforms LTE em plataformas de desenvolvimento comerciais, seguindo a arquitetura proposta
no captulo anterior.
5.1 Introduo
Para a implementao do gerador explorou-se o projeto de referncia LTE Downlink Trans-
mitter Subsystem da Xilinx [Xil13]. A estrutura interna deste subsistema est presente na
figura 5.2, onde se encontram representados os principais blocos da cadeia de processamento.
Este projeto de referncia implementa a codificao, a modulao e o mapeamento de recursos
para os canais e os sinais fsicos de downlink, como descritos no captulo 3 deste documento.
A implementao do gerador feita sobre plataformas e ferramentas de desenvolvimento
da Xilinx, nomeadamente o kit KC705 e o Vivado Design Suite: System Edition verso 2014.1.
A evaluation board KC705 (apndice A.1) possui uma FPGA da famlia Kintex-7 da Xilinx.
Adicionalmente, as ferramentas de desenvolvimento SDK permitem desenvolver um sistema
embedded, baseado num sistema soft-processor MicroBlaze que implementa as funes de con-
trolo, de estado e de monitorizao do sistema.
As seces seguintes tm como objetivo dar a conhecer a estrutura interna do projeto de
referncia, as funcionalidades que implementa, os diferentes processos de atualizao, bem
como as alteraes introduzidas.
5.2 Projeto de Referncia LTE

Como j foi referido anteriormente, este projeto de referncia implementa a camada fsica
de downlink de um sistema LTE. A forma como foi desenvolvido e as interfaces disponibilizadas
permitem que os fluxos de controlo e dados sejam transferidos para o subsistema e para
cada subframe nas interfaces de controlo e de dados, como mostra a figura 5.1. Por sua
vez, o subsistema processa a informao e gera um resource map para cada subframe que
previamente armazenado em memria a partir da interface de memria. Quando uma subframe
est completa, o subsistema l da memria o resource map e processa cada um dos smbolos
OFDM de modo a gerar amostras I/Q na sada. Posteriormente, os dados I/Q podem ser
enviados para blocos de processamento RF (front end analgico) ou para o RE/RRH sobre
uma interface CPRI. Face ao exposto, este subsistema pode ser usado para construir a cadeia
61
de processamento da camada fsica LTE num conjunto variado de aplicaes como sistemas
small cells ou C-RAN.
COM_CTRL
PC
CHN_CTRL
LTE Downlink Analog Front End
Control Streams
Model C Transmit OFDM_DOUT Or
Subsystem v3.0 CPRI Interface
L2 Control & Data In Data In Stream
CHN_DIN
Streams SF_MEM
Subframe Memory
Interface
Figura 5.1: Ilustrao das interfaces externas do LTE Downlink Transmitter Subsystem.
De seguida, so delineadas as principais caratersticas suportadas por este subsistema:
Canais: PDSCH, PDCCH, PBCH, PHICH e PCFICH;
Sinais de Referncia: CSR, DM-RS e CSI-RS;
Sinais de Sincronizao: PSS e SSS;
Estrutura das Frames: FDD e TDD;
Larguras de Banda: 1.4, 3, 5, 10, 15 e 20 MHz;
Configurao de Antenas: 1, 2 e 4 antenas;
Modos de Transmisso: suporta todos os modos de transmisso referidos em 3.5.2;
Tipos de Modulao: QPSK, 16-QAM e 64-QAM.
5.2.1 Descrio Funcional

Na figura 5.2 esto representados os principais blocos funcionais que constituem o subsis-
tema LTE. Note-se que as interfaces presentes neste projeto de referncia so do tipo Advanced
eXtensible Interface (AXI), cujo protocolo se baseia na especificao Advanced Microcontroller
Bus Architecture (AMBA). Os tipos de interfaces AXI usados neste subsistema consistem em
AXI4 e AXI4-Stream, como descritos nas especificaes [ARM12]. Assim, nesta seco, se
descreve cada um destes blocos.
Control De-aggregation: A informao de controlo entregue ao subsistema por

meio de duas interfaces AXI4-Stream: COM_CTRL e CHN_CTRL. Na primeira, transmi-
tida a informao de controlo do processamento de uma subframe. Na segunda, segue
a informao de controlo acerca da codificao dos canais. Este bloco est assim encar-
regue de dividir esta informao e encaminh-la para cada um dos blocos da cadeia de
processamento.
62
SF_MEM
Figura 5.2: Estrutura do sistema LTE Downlink Transmitter Subsystem (retirado de [Xil13]).
Parallel-to-Serial (P2S): A informao a codificar para cada canal disponibilizada

na interface CHN_DIN. A codificao dos canais realizada sobre dados serializados, pelo
que a primeira fase de processamento responsvel pela serializao dos dados que
chegam na interface CHN_DIN.
Channel Encoder : Os dados serializados so depois codificados usando o Intellectual

Property (IP) core LTE Downlink Channel Encoder da Xilinx. So usadas duas ins-
tncias do IP core: uma para a codificao do PDSCH e outra para a codificao do
PDCCH e do PBCH. Os canais PCFICH e PHICH no so codificados neste bloco.
Channel Modulation and MIMO Encoding : A informao codificada posterior-

mente transferida para o bloco Channel Modulation. Neste bloco feito o scramble e
a modulao de acordo com as especificaes [3GP11a]. No caso do PHICH, tanto a
modulao como a codificao so feitos neste bloco. Os dados modulados passam de-
pois pelo IP core LTE MIMO Encoding que realiza o layer mapping e a pr-codificao
MIMO.
Resource Mapper : Este bloco gera trs fluxos de sada: sinais de referncia, sinais e
canais de sincronizao. Cada um destes fluxos transporta os dados e a sua respetiva
localizao dentro do OFDM resource grid. As sadas para os sinais de referncia e
sincronizao so geradas diretamente a partir da informao de controlo (COM_CTRL). O
processo de gerao dos sinais de referncia realiza tambm o zeroing do resource map.
O mapping dos dados de sada do canal CHNRMP_DOUT feito a partir da gerao da
informao do resource mapping do canal e da combinao deste com a informao que
vem dos blocos anteriores na interface CHNMOD_DOUT. Este bloco tambm responsvel
pelo beamforming e pela insero do DM-RS.
Subframe Memory : Os dados do bloco anterior entram no bloco Subframe Memory

Controller, que traduz as localizaes da resource grid em endereos de memria. A
63
resource grid de cada subframe armazenada externamente ao sistema e acedida a
partir de uma interface AXI4 (SF_MEM da figura 5.1). Aps a escrita de uma subframe
completa, feita a leitura dos smbolos OFDM que a compem. De seguida, estes
so enviados para o bloco OFDM, onde realizada a operao Inverse Fast Fourier
Transform (IFFT). Este bloco gera os dados de controlo para o OFDM.
OFDM: Este bloco recebe os smbolos OFDM, processa a IFFT para a largura de
banda apropriada, e adiciona o CP de forma a gerar as amostras I/Q da sada. Este
bloco utiliza o IP core LTE FFT da Xilinx. Os dados sada deste bloco tm sempre
uma dimenso de 128 bits, 32 bits por cada antena e 16 bits por amostra I/Q, como
ilustra a figura 5.3.
127 112 96 80 64 48 32 16 0
Antenna3, IMAG Antenna3, REAL Antenna2, IMAG Antenna2, REAL Antenna1, IMAG Antenna1, REAL Antenna0, IMAG Antenna0, REAL
Figura 5.3: Organizao das amostras I/Q sada do mdulo LTE Downlink Transmitter
Subsystem.
5.2.2 Modelo C
Este projeto de referncia faz-se acompanhar de um modelo C, que permite a gerao de
vetores de testes e a validao do Hardware Description Language (HDL). Este modelo
fornecido como um ficheiro executvel para sistemas Linux.
5.2.2.1 Descrio Funcional do Modelo

Este modelo tem como objetivo a verificao do subsistema LTE, sendo usado para gerar
vetores de entrada e sada para os procedimentos de teste. Este modelo consiste em dois
subsistemas: um que representa o modelo comportamental do sistema e um outro, o gerador
de vetores de teste.
Gerador de Vetores de Teste

O gerador produz vetores que so construdos de modo a testar as configuraes das
frames LTE, que so permitidas pelas especificaes do standard e que se encontram descritas
na seco 3.3 e nos documentos [3GP13b] e [3GP13c].
De notar que estes vetores no descrevem o comportamento das camadas protocolares
superiores (L2 e L3) do LTE. Por exemplo, para o propsito do modelo os canais PDSCH
e PDCCH so tratados como fluxos aleatrios de dados independentes, dimensionados para
caberem na subframe LTE. Consequentemente, os dados gerados por este modelo destinam-se
somente a validar a configurao da frame LTE, no contendo por isso dados vlidos que
representam informao proveniente das camadas protocolares superiores.
Modelo Comportamental
O modelo comportamental descreve cada etapa da cadeia de processamento do subsistema e
gera vetores de dados com o resultado do processamento individual dos blocos constituintes do
64
subsistema, permitindo numa anlise mais abstrata validar o sinal nas suas diferentes etapas.
Estes so comparados com a sada de cada bloco de processamento, como o de codificao do
canal, modulao, mapeamento de recursos e do que implementa a IFFT. Em conjunto com
interfaces de monitorizao, estes permitem a validao de todo o subsistema.
A estrutura do modelo segue a do subsistema da figura 5.2. Cada bloco desta figura tem
um modelo correspondente que se encontra embutido no modelo C.
Modo de Operao
De modo a criar os vetores de teste usado um ficheiro de configurao como parmetro
do modelo C. Neste ficheiro so especificadas as configuraes das subframes para o teste
que se pretende efetuar [Xil13]. Este permite especificar tanto uma configurao fixa para a
subframe como pode ser usado para definir uma gama varivel de configuraes. No ltimo
caso, o modelo cria configuraes aleatrias que se enquadram dentro dos limites especificados.
Baseado no ficheiro de configurao, o modelo C responsvel por criar um conjunto
de vetores que correspondem aos diferentes fluxos de controlo e dados que posteriormente
podem ser usados para demonstrar a funcionalidade do subsistema. A figura 5.4, apresenta o
fluxograma de funcionamento do modelo C.
Model C
L2 Control &
Data In Streams
Configuration File
Figura 5.4: Fluxograma de funcionamento do modelo C.
5.3 Atualizao e Validao do Projeto de Referncia

Nesta seco, descreve-se o processo de atualizao do projeto de referncia. Original-
mente, o projeto foi desenvolvido para a verso 2013.3 do Vivado Design Suite e para a
plataforma Zynq-7 da Xilinx. Atendendo a uma estimativa dos recursos necessrios para o de-
senvolvimento e implementao da arquitetura do sistema pretendida, surgiu a necessidade de
adotar uma plataforma de hardware com maior disponibilidade de recursos. Tendo em conta
este objetivo foi escolhida a famlia Kintex-7, nomeadamente o modelo KC705-325T, tendo
sido igualmente necessrio atualizar o projeto para esta nova plataforma. Por outro lado e de
modo a beneficiar das correes de erros e melhorias significativas ao nvel de desempenho foi
igualmente atualizado o projeto de modo a suportar a ferramenta de desenvolvimento mais
recente data (Vivado Design Suite verso 2014.1).
Ao migrar para uma verso mais recente da ferramenta de desenvolvimento, a atualizao
dos ficheiros do projeto e do dispositivo so tipicamente atualizados de modo automtico, sem
interveno do utilizador. Relativamente aos IP cores, facultado ao utilizador a possibilidade
de manter as anteriores verses ou proceder atualizao individual de cada um. Caso se opte
por manter a atual verso de um dado IP, o estado deste atualizado para locked, deixando
de ser possvel personalizar os seus parmetros de configurao.
65
Por ltimo, foi modificado o dispositivo de desenvolvimento final associado ao projeto para
a board Kintex-7, cuja descrio pormenorizada pode ser encontrada no apndice A.1.
O projeto resultante deste processo de atualizao foi validado em simulao comporta-
mental a fim de assegurar o seu correto funcionamento, tal como ilustrado na figura 5.5. Na
figura possvel observar sobre a rea delimitada a vermelho os indicadores de ocorrncia de
erros durante o processo de simulao. Na rea assinalada a verde extraem-se os resultados
finais da simulao, onde se destacam os mais importantes.
Figura 5.5: Resultado da simulao comportamental do projeto de referncia do LTE Downlink

Transmitter.
5.4 Implementao do Gerador de Sinais LTE

Esta seco descreve as consideraes tidas em conta durante a fase de implementao do
sistema proposto em 4.2. fornecida informao relativamente s caratersticas, configurao
e trade-offs entre desempenho e rea dos principais blocos IP usados.
5.4.1 Arquitetura do Sistema

Este sistema contm mltiplos IP cores AXI Interconnect [Xil14f], cada um deles con-
figurado tendo em conta os requisitos de throughput. As instncias axi_interconnect_0,
axi_interconnect_1 e axi_interconnect_2 so usadas para interligar masters e slaves de
elevada velocidade, que incluem otimizaes para elevado throughput e elevada frequncia de
operao. Assim estes interconnects tero que estar tambm otimizados para um elevado
throughput. So usados como buffer para os dados gerados pelo bloco lte_dl_tx_trd_0 e
como meio de acesso aos dados da memria externa a partir de mltiplos cores DMA. A
instncia axi_cpu_interconnect usada pelo processador como meio de acesso aos registos
internos dos perifricos. Possibilitando a escrita e a leitura do espao de registos dos DMAs
66
e assim controlar o modo de operao destes [Xil14d]. O modo de operao e a descrio das
configuraes usadas no AXI DMA so descritos em detalhe nesta seco.
Blocos AXI Memory Interconnect

A instncia axi_interconnect_2 disponibiliza ao sistema a frequncia de operao e o
throughput mais elevados, possuindo uma dimenso de dados de 512 bits e uma frequncia de
relgio de 200 MHz. A dimenso dos dados e a frequncia do relgio coincide com as do bloco
axi_ddr_ctrl (Memory Interface Generator (MIG)) de modo a que, entre eles, no sejam
necessrios conversores de relgio e de dimenso de dados. Isto porque, se o dimensionamento
dos dados e da frequncia do relgio do bloco axi_interconnect_2 for inferior ao do contro-
lador de memria, criado um estrangulamento da largura de banda do sistema. Para ajudar
a cumprir os requisitos temporais de uma interface AXI de 512 bits a 200 MHz, adicionado
um banco de register slices entre os blocos axi_interconnect_2 e axi_ddr_ctrl.
A figura 5.6 mostra a configurao usada entre o controlador de memria, os DMAs e o
bloco lte_dl_tx_trd_0, utilizando uma estrutura hierrquica de interconnects. O redimensi-
onamento dos dados feito ao nvel dos AXI Interconnects.
FPGA Kintex-7
sf_mem s00_axi m_axi

s01_axi
axi_interconnect_1
LTE s01_axi m_axi
Memory
Downlink chn_din
s00_axi
Transmitter axi_interconnect_2
m_axi_s2mm m_axi_sg
Subsystem m_axis_mm2s m_axi_s2mm
s_axis_s2mm
co m_ctrl
ch n_ctrl
ofdm_dout axi_dma_2
s03_axi
s02_axi m_axi
m_axi_mm2s m_axis_mm2s s01_axi
s00_axi
axi_dma_1
axi_interconnect_0
m_axi_mm2s m_axis_mm2s
axi_dma_0
Figura 5.6: Componente de hardware relativa ao fluxo de gerao de sinais LTE.
Blocos AXI Peripheral Interconnect

A interface Data Peripheral (DP) do processador MicroBlaze responsvel pela escrita
e leitura, na interface AXI4-Lite, dos registos de todos os perifricos do sistema, de modo a
controlar e obter informao acerca do estado dos mesmos. Estes blocos tm interfaces com
dimenso 32 bits e no requerem um throughput e uma frequncia de relgio elevados de modo
a operarem. Portanto, estes perifricos encontram-se ligados no sistema por meio de um core
AXI Interconnect separado (axi_cpu_interconnect).
Os perifricos presentes neste interconnect so o mdulo Universal Asynchronous Receiver
Transmitter (UART), o agregador de interrupes, o mdulo de depurao do processador e
os DMAs.
67
Blocos AXI DMA
O core AXI DMA usado para realizar transferncias de escrita/leitura do domnio AXI4
para o domnio AXI4-Stream e vice-versa. Este dispositivo permite efetuar transaes de
dados entre a memria do sistema e qualquer perifrico com interface AXI4-Stream com um
elevado desempenho. A interface AXI4 usada na transmisso de dados e na leitura dos buffer
descriptors atravs do AXI Interconnect. Estes buffers no so mais que registos armazenados
em memria que contm uma descrio de uma determinada transferncia. Estes, por sua vez,
so usados apenas quando este perifrico se encontra a operar no modo scatter gather.
Este core incorpora funcionalidades como o modo scatter gather que possibilita a trans-
ferncia de grandes quantidades de informao de/para a memria sem a interveno do
processador. A inicializao, o estado e a gesto dos registos internos feita atravs de uma
interface slave AXI4-Lite, pelo processador.
Pode-se ainda utilizar este core num modo de baixo desempenho, bastando para isso
desativar o mecanismo scatter gather. Neste modo as transferncias realizadas ao definir um
endereo de origem ou de destino e depois especificar o nmero de bytes num registo interno
[Xil14d].
No gerador implementado foram usadas trs instncias do core AXI DMA, duas delas esto
configuradas em modo simples e a terceira em modo scatter gather. Os dois cores configurados
em modo simples so usados para transferir os dados dos vetores de teste armazenados em
memria, visto que a quantidade de informao destes vetores relativamente reduzida, na
ordem de algumas dezenas ou centenas de Kbytes. Estes permitem apenas operaes de leitura
pelo que as interfaces streaming S2MM se encontram desativadas. Por ltimo, a terceira instn-
cia encontra-se configurada em modo scatter gather. Este permite tanto operaes de leitura
como de escrita pelo que ambas as interfaces streaming, MMS2 e S2MM, se encontram ativas.
Neste modo est presente uma nova interface AXI4 (SG) e tem como objetivo a leitura/escrita
dos buffer descriptors de/para a memria. A leitura e a escrita da informao feita por
meio de duas interfaces AXI4 independentes, MM2S e S2MM respetivamente. A dimenso das
interfaces do lado streaming (MM2S) de 32 bits enquanto que a do lado memory (S2MM) de
128 bits.
As interfaces de 32 bits, MM2S, dos DMAs esto ligadas s interfaces master do AXI In-
terconnect (axi_interconnect_0). Este por sua vez implementa upsizers que convertem os
32 bits das interfaces master nos 256 bits nativos do interconnect. Os DMAs funcionam com
uma frequncia de relgio de 200 MHz pelo que no so necessrios conversores de relgio
assncronos do lado do interconnect. O tamanho mximo dos burst foi mantido no seu valor
original 16 bits e a opo de permitir transferncias no alinhas usada, para garantir que a
leitura dos dados pode ser feita a partir de qualquer offset de memria. Alm disso, os AXI
Interconnects esto configurados para o mximo desempenho, o que faz com que sejam adi-
cionados FIFOs de dados do lado master e slave. Estas definies entram em linha de conta
com as recomendaes de desempenho para perifricos AXI descritas no guia de referncia
AXI [Xil12].
De modo a alcanar uma utilizao tima do controlador de memria, as transaes nas
interfaces master dos DMAs tm de ocorrer em regies de memria distintas e necessitam de
estar alinhadas ao KB/MB.
68
Processador MicroBlaze
As interfaces master ICache e DCache do processador MicroBlaze encontram-se ligadas ao

interconnect axi_interconnect_0 e tm um relgio de 100 MHz associado. O processador
corre a aplicao software da memria principal, esta por sua vez configura e monitoriza todo
o sistema. Utiliza-se esta frequncia de relgio para otimizar tempos e rea [Xil14h]. O relgio
de 100 MHz assegura a implementao de um conversor mltiplo inteiro sncrono de relgio no
AXI Interconnect, ou seja, este relgio um submltiplo inteiro do de 200 MHz. Esta relao
caraterizada por baixa latncia e menor rea relativamente aos conversores assncronos.
Controlador de Memria (MIG)
O nico slave ligado ao AXI Interconnect o MIG. A interface AXI do controlador

de memria tem uma dimenso de 512 bits e tem um relgio de 200 MHz associado. Esta
configurao coincide com a interface AXI, o relgio e a dimenso nativa correspondente a uma
Dual In-Line Memory Module (DIMM) DDR3 com 64 bits e com uma frequncia de relgio
de 800 MHz. Note-se que, esta configurao permite o mximo desempenho do controlador de
memria para dispositivos Kintex-7 com speed grade -2. Na interface slave so acrescentados
register slices para garantir que a mesma cumpre com os requisitos de tempo a 200 MHz
[Xil14i]. de salientar que, este controlador opera a 1/4 da frequncia de relgio da memria
externa (200 MHz) e permite a distribuio desse relgio pelo sistema. Adicionalmente, a
partir deste relgio possvel tambm gerar um relgio com metade da frequncia, ou seja,
100 MHz usados pelo processador e pelos perifricos. Este ltimo, por sua vez, alimenta um
gerador de resets para o sistema.
A figura 5.7, mostra o diagrama de blocos da arquitetura do gerador de sinais LTE imple-
mentada em hardware.
Xilinx KC705 Connectivity Kit

FPGA Kintex-7 MicroBlaze
Processor
COM _CTRL
DM A
CHN_CTRL
DM A
LTE
Memory Downlink
Interconn ect CHN_DI N Transmitter
&
O FDM _DO UT Subsystem
DM A
UART MIG
USB - UART DDR3 Memory
Figura 5.7: Diagrama de blocos do sistema desenvolvido para a gerao de sinais LTE.
69
Componente de Software
O processador MicroBlaze presente no gerador corre uma aplicao que tem como funo
permitir a comunicao com um script MATLAB R
. Este modo de operao realizado
via UART, a operar a uma baudrate de 115200 bps, e permite enviar os vetores de teste
para a memria Synchronous Dynamic Random Access Memory (SDRAM) presente no kit
de desenvolvimento. Adicionalmente, o processamento de diferentes conjuntos de dados pelo
mdulo LTE pode ser configurado com recurso a comandos de controlo, dotando o sistema de
flexibilidade. Para tal foi desenvolvida e validada a camada intermdia que gere a interao
entre as componentes de software e hardware, denominados drivers. Posteriormente, possvel
analisar e validar o sinal, contido em memria. Por ltimo, relevante indicar a organizao
do contedo da memria SDRAM. De modo a acomodar as diferentes regies de memria da
aplicao e tendo em conta que o mdulo de memria SDRAM presente na placa KC705 de
1 GB DDR3, a figura 5.8 apresenta a organizao da memria escolhida.
0x80000000 0xA0000000
Code, Data,
Stack and
Heap Section
0x82000000
DMA BDs
Section
0x84000000
Test Vectors
Section
0x86000000 LTE subframe
Test Data resource map
Section
0x88000000
LTE Data Ou t
Section
0xBFFFFFFF
Figura 5.8: Organizao do contedo da memria SDRAM.
A regio de memria reservada para o cdigo e dados est situada no base address da
SDRAM. De seguida, encontram-se as seces destinadas ao armazenamento dos buffer des-
criptors dos DMAs, aos vetores de teste e ainda uma pequena zona para dados de testes. Por
ltimo, permanece o espao de endereamento destinado aos sinais digitais em banda base e
ao mapeamento das subframes LTE.
5.4.2 Recursos de Implementao e Estimativa de Consumo Energtico

De modo a finalizar a seco relativa implementao da plataforma de gerao de sinais
LTE, apresentam-se alguns dados estatsticos relativos mesma. Os dados apresentados
referem-se utilizao de recursos da FPGA e ao seu consumo energtico. Esta informao
obtm-se a partir de um relatrio gerado automaticamente pela ferramenta de desenvolvimento
da Xilinx aps a implementao do projeto e est presente na tabela 5.1 e na figura 5.9.
De um modo geral, estes dados permitem concluir acerca da complexidade do sistema
implementado, possibilidade de adicionar novos nveis lgicos de controlo e quanto porta-
70
Recurso Utilizados Disponveis Percentagem [%]
FF 77655 407600 19
LUT 58609 203800 29
Memory LUT 5586 64000 9
I/O 119 500 24
BRAM 151.5 445 34
DSP48 77 840 9
BUFG 5 32 16
MMCM 1 10 10
PLL 1 10 10
Tabela 5.1: Consumo de recursos da FPGA, aps a implementao do gerador de sinais LTE.
Figura 5.9: Estimativa de consumo energtico aps a implementao do gerador de sinais

LTE.
bilidade do projeto para outro dispositivo. Porm, so tambm uma forma de avaliar o grau
de complexidade deste sistema perante os outros dois sistemas propostos neste trabalho.
Este captulo apresentou os aspetos mais relevantes da implementao do gerador de sinais

LTE desenvolvido. Termina-se assim a fase de descrio do funcionamento do sistema referido
em 4.2. O prximo captulo foca a integrao do front end rdio no mdulo responsvel pela
gerao de sinais LTE.
71
72
Captulo 6
Integrao do Front End Analgico
Neste captulo expem-se as principais caratersticas do front end analgico, mais propria-
mente do transceiver RF, assim como o projeto de referncia facultado que permite demonstrar
e validar o seu correto funcionamento. Seguidamente abordam-se os detalhes de implemen-
tao e validao do projeto de referncia, sendo que no final do captulo descreve-se todo o
processo usado na integrao das cadeias de transmisso e receo dos sinais provenientes do
gerador de sinais LTE desenvolvido.
6.1 Introduo
Para que o mdulo de gerao de sinais LTE cumpra a arquitetura apresentada na fi-
gura 4.4, necessrio integrar um front end rdio para a converso do sinal digital banda
base em RF. Deste modo, a escolha do front end rdio recaiu sobre a placa de expan-
so AD-FMComms3-EBZ da Analog Devices (apndice B.1), com interface FPGA Mezzanine
Card (FMC), que por sua vez assegura a compatibilidade com os kits de desenvolvimento ba-
seados em FPGA da Xilinx, entre os quais a KC705. Este front end, consiste de um transceiver
RF (AD9361) e vem acompanhado de um projeto de referncia, baseado em MicroBlaze. Este
projeto permite o controlo das funcionalidades do transceiver, o envio de sinais provenientes
da memria ou dos Direct Digital Synthesizers (DDSs), assim como a depurao das interfa-
ces das DACs e das ADCs. Posteriormente este foi estudado com o objetivo de perceber as
capacidades de operao da DAC, ADC e as frequncias de transmisso e receo. Nas sec-
es seguintes faz-se uma descrio pormenorizada das caratersticas do front end analgico e
dos aspetos relevantes do projeto de referncia, assim como a implementao e validao do
mesmo sobre a plataforma de desenvolvimento.
6.2 Descrio Geral do Front End

Neste seco apresentado o front end da Analog Devices usado para implementar o andar
de RF do gerador de sinais LTE. O AD9361 um dispositivo que combina um front end RF
com um misturador de sinal banda base flexvel e sintetizadores de frequncia integrados,
com o objetivo de simplificar o desenvolvimento de aplicaes, com base em FPGAs, atravs
de uma interface digital configurvel. Na figura 6.1 apresentado um diagrama de blocos
funcional do transceiver AD9361.
73
Figura 6.1: Diagrama funcional do transceiver AD9361 da Analog Devices (retirado de
[Ana14a]).
A partir da programao de registos internos possvel adaptar este transceiver a mltiplos

standards de comunicao, incluindo sistemas FDD e TDD. Este tipo de flexibilidade permite
a interligao do dispositivo com vrios base band processors por intermdio de um ou dois
canais de 12 bits paralelos ou por uma interface Low-Voltage Differential Signaling (LVDS)
de 12 bits.
O AD9361 opera na gama dos 70 MHz aos 6 GHz, cobrindo grande parte do espetro,
quer nas bandas licenciadas como nas no licenciadas. O mesmo suporta canais com largura
de banda dos 200 KHz aos 56 MHz, sintonizveis a partir de software. Este transceiver
implementa uma DAC com resoluo de 12 bits e operao at 320 MSPS. Internamente so
includos filtros interpoladores para o aumento da taxa de amostragem at um fator mximo de
48x. A remoo das frequncias imagem resultantes do processo de converso para o domnio
analgico conseguida com dois filtros analgicos passa-baixo antes dos moduladores I/Q.
Estes moduladores realizam a translao do sinal em banda base para uma dada frequncia de
sada de 70 MHz a 6 GHz. No sentido de receo de sinal, aps um LNA, o sinal desmodulado
em dois sinais em quadratura. Posteriormente, os sinais so amplificados num amplificador
74
de ganho varivel (0 dB ou 6 dB). Antes da digitalizao os sinais passam por um filtro
de anti-aliasing analgico, onde so removidas as harmnicas. O sinal convertido para o
domnio digital por uma ADC com resoluo de 12 bits para I e Q com uma frequncia de
operao mxima de 640 MSPS. O final da cadeia de receo constitudo por um conjunto
de filtros decimadores para a reduo da taxa de amostragem at um fator de 48x.
Na seco B.2, do apndice B, resume-se de uma forma detalhada as caratersticas dos
elementos constituintes dos caminhos de receo e transmisso descritos no ltimo pargrafo.
So ainda includos geradores de relgios de referncia para os diversos componentes. O
transceiver AD9361 utiliza Phase Locked Loops (PLLs) para gerar as frequncias de relgio
dos osciladores locais para o transmissor e recetor, assim como do oscilador (PLL de banda
base) utilizado pelos conversores de dados (DACs e ADCs), filtros digitais e relgio de dados.
Estas PLLs requerem um relgio de referncia de entrada, que pode ter origem num oscilador
ou num cristal externo e por um condensador varivel [Ana14a].
A figura B.2 apresenta um diagrama de blocos detalhado do transceiver RF.
6.3 Projeto de Referncia

Esta seco tem como objetivo o estudo do projeto de referncia que implementar o andar
de RF do gerador de sinais LTE. So apresentadas algumas medidas de qualidade de modo
a comparar e avaliar as configuraes aplicadas ao transceiver RF com as especificaes do
fabricante.
6.3.1 Estrutura Geral

O projeto de referncia, fornecido pela Analog Devices e que permite analisar as capaci-
dades do front end, baseado num processador MicroBlaze com interface AXI4-Lite para os
perifricos. O diagrama da figura 6.2 mostra a estrutura do sistema embutido implementado
na FPGA. So tambm fornecidas um conjunto de funes numa Application Programming
Interface (API), que atravs de Serial Peripheral Interface (SPI), permitem realizar o con-
trolo, em tempo real, do transceiver do front end. Estas funcionalidades so programveis e
incluem ganhos, sincronizao, mquinas de estado de controlo, frequncias de amostragem,
controlo dos filtros digitais, frequncia do transmissor e do recetor, largura de banda dos filtros
analgicos, entre outras. O dispositivo permite tambm a monitorizao de sinais internos a
partir de um conjunto de funes dedicadas.
ainda fornecido o core axi_ad9361 que implementa a interface com a DAC e a ADC. A
partir deste core, possvel configurar dois mtodos de envio de sinal para a DAC. Um deles
feito a partir de um DDS, que produz um sinal analgico - tipicamente a forma de onda de um
seno - ao gerar um sinal digital variante no tempo, com uma determinada frequncia e com
uma certa fase, e depois realizar uma converso do domnio digital para o domnio analgico
na DAC. Outro mtodo, o envio de um sinal atravs da configurao de um DMA que efetua
a transferncia de dados da memria SDRAM para a DAC.
A receo feita por um outro DMA que responsvel pela captura das amostras dis-
ponibilizadas pelo core axi_ad9361 e de as copiar para a memria SDRAM. Salienta-se que
ambos os DMAs possuem interfaces do tipo First-In First-Out (FIFO).
O controlador de memria, axi_ddr_ctrl, implementado utilizando o IP core MIG.
As interfaces FIFO de ambos os DMAs, possuem os seguintes sinais: clk, enable, data,
underflow e overflow. Deste modo, o core axi_ad9361 possui como entrada e sada de
75
Figura 6.2: Estrutura do projeto de referncia para interao com o AD-FMComms3-EBZ da
Analog Devices (retirado de [Ana14a]).
dados quatro portos de dimenso 16 bits cada. Assim, so implementados dois canais de 32
bits cada na transmisso e receo. Estes 32 bits constituem um par I/Q, em que cada amostra
representada por 16 bits. No entanto, como a DAC e a ADC so de 12 bits, os 4 bits menos
significativos dos 16 so ignorados. A ligao entre os DMAs e o core axi_ad9361 feita a
partir de dois blocos: util_dac_unpack e o util_adc_pack. O bloco util_dac_unpack tem
a funo de dividir os 64 bits, da interface FIFO do DMA da DAC, em quatro pares de 16
bits (I e Q). O bloco util_adc_pack realiza a funo inversa, recebe quatro pares de 16 bits
e concatena-os num nico sinal de 64 bits para o DMA da ADC.
Conclui-se, ento, que a frequncia do relgio da interface FIFO da DAC depende da

arquitetura do sistema, tal como do nmero de canais, da frequncia de amostragem e da
largura de banda do sinal. Como a frequncia de amostragem da DAC se encontra limitada a
320 MSPS, a frequncia do relgio, clk, no mximo 61.44 MHz para uma configurao com
dois transmissores e dois recetores. No caso da configurao com um transmissor e um recetor
a frequncia do relgio pode ir aos 122.88 MHz. O modo de operao da ADC semelhante
ao da DAC.
76
6.3.2 Implementao e Validao
Nesta seco, aborda-se o processo de implementao e de validao do projeto de refe-

rncia descrito na subseco anterior. Para uma correta validao, foi necessrio proceder
sua atualizao, visto ter sido desenvolvido na verso 2013.4 do Vivado.
O processo de atualizao, foi semelhante ao descrito na seco 5.3. Necessitou-se apenas
de gerar os cores, fornecidos pela Analog Devices, na verso 2014.1 e de atualizar os IPcores
da Xilinx.
De seguida, o projeto de referncia, foi corretamente validado com a verso 2014.1 da
ferramenta de desenvolvimento. A API fornecida permite a utilizao dos DDSs ou do DMA
para a injeo de amostras I/Q a uma frequncia programvel a partir dos registos internos
do transceiver no front end.
O modo utilizado na demonstrao foi o uso do DMA. Aps a execuo do programa o
sistema configurado para gerar um seno em cada um dos dois canais e de o enviar para a
DAC usando uma portadora de 2.4 GHz. O sinal recebido, convertido para banda base e
digitalizado pelas duas ADCs (uma para cada canal). As amostras I/Q geradas pelas ADCs
podem ser observadas utilizando o Hardware Manager do Vivado.
Como primeiro cenrio de teste considerou-se o envio de um sinal nulo de modo a observar
apenas a portadora transmitida pelo front end. A figura 6.3 mostra o espetro do sinal transmi-
tido com a frequncia da portadora em fDC = 2.4 GHz. A escolha desta frequncia baseia-se
no facto de ser a que vem por defeito no projeto de referncia descrito em 6.3.1. Note-se que,
o relgio de referncia utilizado (40 MHz) proveio de um Vector Signal Generator (VSG) do
laboratrio, Rohde&Schwarz SMW200A.
Verificou-se que a frequncia da portadora no apresenta nenhum desvio em relao ao
valor esperado. Contudo, observa-se algum rudo de fase.
Figura 6.3: Espetro da portadora de 2.4GHz transmitida pelo front end.
77
No segundo cenrio de teste foi criado um tom de frequncia ft = 1 M Hz gerado a partir
de um dos DDSs implementados no bloco axi_ad9362. Na figura 6.4 est ilustrado o espetro
do sinal obtido.
O tom de 1 MHz observado a 2.401 GHz, como seria de esperar. Consequentemente,
com este teste foi possvel verificar o fenmeno de I/Q imbalance pelo aparecimento de uma
harmnica no ideal a fDC ft causado pelo desvio de fase e tambm de amplitude entre os
sinais I e Q. O aparecimento destes desvios explicam-se pelo facto da modulao I/Q ser feita
no domnio analgico e por isso sujeita a diferenas nos ramos I e Q do transceiver. Podem
ento surgir pequenos desvios de fase, entre os osciladores locais diferentes do ideal de 90o ,
bem como diferenas ao nvel do ganho de cada ramo I e Q. A relao de amplitude dos tons
fDC ft e fDC + ft situou-se em 60.69 dBc. Da figura 6.4 ainda possvel identificar uma
componente originada pelo LO leakage, com a presena da portadora na sada. A relao
desta componente face ao tom desejado de 70 dBc.
Figura 6.4: Espetro do sinal de um tom amostrado a 122.88 MSPS, com uma portadora de
2.4GHz.
Considerou-se ainda, na seco B.3 do apndice, o teste para vrias bandas do E-UTRA
onde so realizadas algumas mtricas que ajudam a avaliar o comportamento deste front end.
Por ltimo, foram ainda validadas algumas das funes da API fornecida, por exemplo, a
atenuao do sinal sada do transmissor, diferentes frequncias de amostragem, a largura de
banda dos filtros analgicos, a frequncia e fase dos DDSs, entre outras.
6.4 Integrao com Gerador LTE

Na ltima seco deste captulo, apresenta-se o processo de integrao do front end ana-
lgico em termos de blocos de hardware e da componente de software. A incluso recai sobre
78
o sistema validado no captulo anterior, sendo apenas necessrio incluir os blocos para a co-
municao com o front end.
6.4.1 Fluxo de Dados I/Q

Atendendo ao sistema cuja implementao foi descrita na seco 5.4 e figura 4.4 possvel
verificar quais os blocos que faltam incluir no sistema desenvolvido para que este cumpra a
arquitetura proposta para este mdulo. Os blocos em questo so o axi_ad9361_dac_dma e
o util_dac_unpack que correspondem cadeia de downlink, e o util_adc_pack e o DMA
axi_ad9361_adc_dma que estabelecem a cadeia de uplink. Por ltimo, a interface com as
DACs e as ADCs feita utilizando o bloco axi_ad9361. A descrio pormenorizada de cada
um destes blocos feita na seco 6.3.1 deste captulo. A figura 6.5 demonstra o diagrama de
blocos do fluxo dos dados I/Q, implementado no sistema. de salientar que a interface deste
sistema com o gerador de sinais LTE faz-se atravs do bloco axi_interconnect_0.
FPGA Kintex-7
chan1_data0
data dma_data chan1_data1
m_src_axi chan2_data0 dac_data_0
axi_interconnect_0
clk chan2_data1 dac_data_1

dac_data_2
FMC LPC LVDS

axi_ad9361_dac_dma util_dac_unpack dac_data_3
s04_axi
s05_axi clk data_clk
clk
m_dest_axi chan1_data0 adc_data_0
data dma_data chan1_data1 adc_data_1
chan2_data0 adc_data_2
axi_ad9361_adc_dma chan2_data1 adc_data_3
util_adc_pack axi_ad9361
Figura 6.5: Diagrama de blocos do fluxo de dados I/Q para a interface do front end analgico.
6.4.2 Restantes Blocos

Note-se que, para alm dos perifricos de hardware mencionados anteriormente, outros
mdulos integram o projeto Vivado tais como o SPI que implementa todo o mecanismo de
controlo digital do AD9361 e o General Purpose Input/Output (GPIO) que permite o reset
assncrono do transceiver e o controlo dos switches do front end utilizados no modo TDD. Por
outro lado, a UART, para alm, das funes mencionadas em 5.4, fornece todo o mecanismo
de controlo do transceiver, a partir do PC.
6.4.3 Circuito de Relgio

O relgio de referncia do transceiver AD9361, foi modificado em relao configurao
inicial. Originalmente, este relgio provinha de um cristal dedicado, com uma frequncia de 40
MHz. Como no era fcil extrair este relgio e de modo a mitigar os desvios de relgio entre o
transceiver e os equipamentos de medida, optou-se por remover o cristal e utilizar um gerador
de relgios externo. Esta alterao leva a que se aumente a correlao entre os domnios de
relgio do sistema. Porm, este relgio externo deve cumprir com as especificaes de rudo
de fase presentes em B.2.3.
79
6.4.4 Componente de Software
De modo a acomodar as funes desenvolvidas para o sistema proposto em 4.2 e as da API
do front end, realizaram-se alteraes necessrias componente de software. Como resultado
criaram-se duas novas regies de memria face s que j existiam, uma para os dados da DAC
e outra para os dados da ADC, como mostra a figura 6.6.
0x80000000 0x90000000
Code, Data,
Stack and DAC Data
Heap Section Section
0x82000000
DMA BDs
0x94000000
Section
0x84000000
Test Vectors ADC Data
Section Section
0x86000000
Test Data 0xA0000000
Section
0x88000000
LTE sub frame

LTE Data Ou t resource map
Section
0xBFFFFFFF
Figura 6.6: Organizao do contedo da memria SDRAM.
O programa que corre no MicroBlaze comea por configurar a frequncia da cadeia de

transmisso e receo, as frequncias de amostragem por defeito para a DAC e ADC e a cadeia
de filtros digitais. Posteriormente, so ainda realizados testes de comunicao para a DAC
e ADC, averiguando a validade das configuraes escolhidas. Para o correto funcionamento
deste mdulo, selecionado o DMA como fonte de dados para a DAC, em vez dos DDSs.
Devido mudana do relgio de referncia, descrita na subseco 6.4.3, foi necessrio proceder
modificao das configuraes do transceiver AD9361, de acordo com o relgio de referncia
escolhido.

Analogamente subseco 5.4.2, apresentam-se os dados estatsticos relativos implemen-
tao do sistema implementado no captulo anterior juntamente com a componente do front
end rdio. Os relatrios obtidos para o consumo de recursos e energia, encontram-se descritos
na tabela 6.1 e na figura 6.7, respetivamente.
80
FF 96355 407600 24
LUT 71065 203800 35
Memory LUT 7180 64000 11
I/O 205 500 41
BRAM 176 445 40
DSP48 137 840 16
BUFG 7 32 22
MMCM 1 10 10
PLL 1 10 10
Tabela 6.1: Consumo de recursos da FPGA aps a implementao da interface do front end
analgico.
Figura 6.7: Estimativa de consumo energtico aps a implementao da interface do front end
analgico.
Constata-se que houve um acrscimo no consumo de recursos da FPGA e, consequente-

mente, do consumo de potncia. Isto deve-se ao facto de neste mdulo terem sido adicionados
mdulos necessrio para realizar o interface com transceiver rdio, assim como dos compo-
nentes que permitem a depurao das interfaces das ADCs.
Este captulo apresentou os aspetos mais relevantes da implementao do sistema de co-

municaes desenvolvido terminando assim a fase de descrio do funcionamento do mesmo.
Deste modo, no captulo seguinte apresentado um demonstrador para cenrios C-RAN,
baseado nas plataformas desenvolvidas nestes dois ltimos captulos.
81
82
Captulo 7
Demonstrador C-RAN
Neste captulo so expostos alguns dos detalhes do processo de desenvolvimento do de-

monstrador C-RAN, desde o mdulo REC ao RE passando pelo fronthaul. A interface entre
os mdulos REC e RE com o fronthaul feita a partir do protocolo CPRI. Deste modo,
comeou-se por estudar o projeto de referncia CPRI Hardware Demonstration Design da
Xilinx e que de seguida apresentado.
7.1 Introduo
Tendo em conta o diagrama de blocos da figura 7.1, o demonstrador a desenvolver

constitudo por dois mdulos, o REC e o RE. O mdulo REC implementa toda a lgica
de interface com PC, a gerao de sinais LTE, a multiplexagem e desmultiplexagem das
amostras I/Q (EUTRA I/Q Module), o C&M e a interface com o link tico atravs do bloco que
implementa o protocolo CPRI (CPRI framer). Por sua vez, o mdulo RE composto pelo
bloco CPRI framer, EUTRA I/Q Module, C&M, FIFOs de converso de domnios de relgio
para downlink e uplink (FIFO DL/UP) e pela interface com o front end analgico.
PC Demonstrador C-RAN
REC/BBU RE/RRH
Fronthaul Analog
LTE E-UTRA I/Q CPRI CPRI E-UTRA I/Q FIFO TX
framer framer Front
Subsystem Module Module DL/UP RX
End
C&M master slave C&M
Figura 7.1: Ilustrao do diagrama de blocos do demonstrador C-RAN.
Feita uma breve descrio dos componentes que integram cada um dos mdulos consti-
tuintes do demonstrados C-RAN, na seco seguinte descreve-se o projeto de referncia que
serve de base implementao do bloco CPRI framer [Xil14a].
83
7.2 Projeto de Referncia CPRI
A figura 7.2 ilustra a estrutura interna do projeto de referncia. Este exemplo inclui uma
instncia do IP core CPRI da Xilinx que implementa as camadas L1 e L2 da especificao.
A verso deste perifrico a v8.2 e est em conformidade com a especificao 6 do protocolo
CPRI [Com13]. Salienta-se ainda o facto de este projeto se encontrar preparado para o kit de
desenvolvimento KC705. O core CPRI foi parametrizado para operar sua mxima velocidade
com um relgio de referncia a 307.2 MHz. Neste exemplo, o core projetado para operar em
loopback via um conector SubMiniature version A (SMA). Outras configuraes atribudas ao
core determinam o seu modo de operao, das quais se destacam a line rate de 9830.4 Mbit/s,
a interface para Requirement 21 (R21) e a Gigabit Media Independent Interface (GMII).
Alm disso, foram adicionados mdulos de injeo de vetores de entrada e monitorizao das
interfaces do core CPRI e mdulos de depurao como o Virtual Input/Output (VIO) e o
Integrated Logic Analyzer (ILA).
Evaluation Board KC705

CPRI framer
(Reference Design) CPRI Core
Local Clock 100 MHz aux_clk
System Clock 333 MHz hires_clk
Generator 125 MHz
(200 MHz) eth_clk
(MMCM)
Recovered Clock recclk
Si5326 Divide
ref_clk
IIC Example des ign modules SMAs

Controller iq_tx_gen iq_tx I/F GT Tx
114.28 MHz iq_rx_chk iq_rx I/F GT Rx
g(mii)_stim Ethernet I/F
Reset/ hdlc_stim HDLC I/F

Startup
pushbutton vendor_stim Vendor I/F
Management
Management I/F
Interface FSM
VIO 0
Management/ Discrete Control Discrete Status
Control
RX ILA L
VIO 1 E
TX ILA Status Monitor D
s
Figura 7.2: Ilustrao do esquema do projeto de referncia Hardware Demonstration Design

da Xilinx (adaptado de [Xil14a]).
As interfaces srie (TX e RX) do core esto ligadas aos transceivers SMA da placa KC705
e tm como objetivo estabelecer um caminho de loopback.
O relgio de referncia para o transceiver proveniente do componente Si5326, da Silicon
Labs, presente na placa KC705 [Xil14c]. O propsito principal deste relgio o suporte para
aplicaes que realizam recuperao de relgio a partir dos mdulos SFP/SFP+. Posterior-
mente, distribudo como relgio de referncia para os transceivers GTX. Este dispositivo
84
inicializado e configurado a partir de um barramento Inter-Integrated Circuit (I2C), com o
objetivo de facultar a frequncia do relgio de referncia (15.36 MHz) a partir de um relgio
externo (114.285 MHz). Contudo, este relgio s se encontra disponvel quando o core CPRI
est configurado em modo slave ou em loopback.
O relgio do sistema (200 MHz) encaminhado para um Mixed-Mode Clock Manager
(MMCM) que, por sua vez, gera os restantes relgios aux_clk, hires_clk e eth_clk (para o
GMII) ou 100, 333 e 125 MHz, respetivamente.
Adicionalmente, este sistema vem ainda provido de indicao visual do seu estado, utili-
zando os GPIO LEDs da placa de demonstrao.
7.2.1 Alteraes ao Projeto de Referncia

De modo a possibilitar a integrao do projeto de referncia nos mdulos do REC e do
RE desenvolvidos foi necessrio efetuar algumas alteraes quer ao nvel dos blocos que o
constituem quer das constraints.
Os mdulos de injeo de vetores de entrada e monitorizao das interfaces do core CPRI
e os mdulos de depurao VIO foram removidos. Os blocos do example design como o
iq_tx_gen, o iq_rx_chk, o (g)mii_stim foram retirados, contudo os restantes (hdlc_stim
e o vendor_stim) foram preservados. Por ltimo, os mdulos Management Interface FSM e
reset/startup tambm deixaram de fazer parte do sistema.
Com o objetivo de aumentar a flexibilidade e modularidade da arquitetura global do sis-
tema, foi extrado o mdulo responsvel por implementar a lgica que gera as diversas frequn-
cias de sinal de relgio, as quais se pretende que sejam partilhadas pelos diversos mdulos do
sistema.
Evaluation Board KC705

FPGA Kintex-7
CPRI framer
CPRI Core
Local Clock 100 MHz aux_clk
System Clock 333 MHz
Generator hires_clk
(200 MHz) 125 MHz eth_clk
(MMCM)
Recovered Clock recclk
Divide
Si5326 ref_clk
SFP/
SFP+
IIC Controller GT Tx
TX ILA Example design modules GT Rx
114.28 MHz hdlc_stim HDLC I/F

RX ILA
vendor_stim Vendor I/F
L
E
Management Management I/F Discrete Statu s
D
IQ data iq_data I/F s
Ethernet Ethernet I/F
Figura 7.3: Diagrama de blocos atualizado do projeto de referncia do CPRI.
Tendo em conta que se pretende validar o mdulo CPRI sobre um link tico e respeitando
de igual forma a arquitetura a demonstrar, foram alteradas as physical constraints de modo a
85
substituir as interfaces SMA pelo mdulo SFP+. A figura 7.3, mostra a nova arquitetura do
mdulo CPRI aps as alteraes discutidas nesta subseco.
7.3 Implementao do Fronthaul do Demonstrador

As arquiteturas referidas nas subseces 4.4.1 e 4.4.2 para os mdulos REC/BBU e RE/RRH
do demonstrador, respetivamente, vo ser baseadas no projeto de referncia descrito na seco
anterior. Desta forma, descreve-se de seguida o processo de implementao dos mdulos que
constituem o demonstrador.
7.3.1 Mdulo REC

O mdulo REC responsvel pela gerao e transmisso de sinais LTE e pelas operaes de
C&M. Assim, como referido em 4.4.1, este mdulo constitudo pelos blocos CPRI framer,
eutra_iq_module e ethernet. A descrio de cada um destes blocos feita nas seces
seguintes. O diagrama de bloco completo da componente de hardware implementada em
FPGA do mdulo REC, encontra-se ilustrado na figura 7.4.

FPGA Kintex-7 UART USB - UART
Bandwidth MicroBlaze LEDs

Prescaler Processor
E-UTRA SERDES/ SFP/SFP+

LTE GTXE
I/Q
Signal
Module CPRI
Generator
Framer
Logic
Sync Master Jitter
Clock
Attenuator
Ethernet Recovery
FIFO
MAC
DDR3 Memory
Figura 7.4: Diagrama de blocos do sistema desenvolvido para o REC/BBU.
7.3.1.1 Bloco CPRI Framer

O bloco CPRI framer presente em ambos os mdulos do demonstrador, corresponde ao
projeto de referncia CPRI com as alteraes mencionadas na seco 7.2.1 deste captulo.
Consideram-se as interfaces da camada L2 como o fluxo de dados I/Q, ethernet, HDLC,
sincronizao da camada L1 e Vendor Specific. Ao nvel da L1, o core implementa a tcnica
de TDM para realizar a multiplexagem dos fluxos de informao, assim como os mecanismos
de sincronizao. A interface management utilizada na configurao do modo de operao
e na leitura do estado do core e suporta AXI4-Lite. O C&M executado com base numa
interface GMII, como j foi referido. importante referir ainda que, este bloco instancia a
interface com os mdulos SERDES da FPGA, designadamente, com os transceivers GTX. A
figura 7.5 apresenta a arquitetura interna do core CPRI.
86
E-UTRA FDD CPRI core Tx Path
I/Q Module Control
UTRA FDD
I/Q Module
I/Q data
Tx I/Q data #1
Tx I/Q data #2
...
Tx
Tx I/Q data #48 Vendor
Rx I/Q data #1
Specific
Rx I/Q data #2
FIFO
...
Ethernet
FIFO
Rx I/Q data #48 GT
transceiver
(. . .)
HDLC
UTRA FDD
I/Q Module
Tx I/Q data #1 Startup
Tx I/Q data #2 Sequencing
L1 Sync
...
and Rx
Tx I/Q data #48 CDC
I/Q data
Rx I/Q data #1
Rx I/Q data #2
...
Tx Path
Rx I/Q data #48 Management
Control
Figura 7.5: Arquitetura interna do IP core CPRI verso 8.2 (adaptado de [Xil14g]).
Alm das interfaces descritas anteriormente, o core dispe ainda de um bloco de Sta-
tus/Alarm que reflete o estado interno do core e do link, o Start-up Sequencer que realiza a
negociao da line rate e dos parmetros de C&M no inicio da ligao entre os mdulos REC
e RE. Por ltimo, esto ainda disponveis os mdulos de multiplexagem e desmultiplexagem
das amostras I/Q para sistemas UTRA e E-UTRA, presentes na figura 7.5. De seguida,
apresentado o mdulo de multiplexagem/desmultiplexagem de amostras I/Q para os sistemas
E-UTRA.
7.3.1.2 Mdulo E-UTRA I/Q
Nesta subseco, apresenta-se um exemplo que permite compreender a interface de dados

I/Q do mdulo eutra_iq_module. Este implementado com base no mdulo UTRA FDD e
permite a transmisso e a receo de mltiplas amostras por canal. Este bloco multiplexa
e desmultiplexa at dois canais, cada um com oito amostras (par I/Q) por basic frame ou
oito perodos tchip em AxCs, correspondente a um sinal LTE com 20 MHz de largura de
banda, como apresentada na tabela 3.3. Para o demonstrador desenvolvido, so consideradas
amostras I/Q de 16 bits.
A partir dos diagramas temporais presentes nas figuras 7.6(a) e 7.6(b), possvel verificar
como feita a multiplexagem/desmultiplexagem das amostras I/Q de cada canal. De salientar
que o pulso iq_tx_data_enable_n est ativo durante um perodo de C_T X_S_n amostras, o
mesmo se verifica na receo. Verifica-se que, apesar do relgio clk assinalar, respetivamente,
os instantes de leitura e escrita, a largura de banda determina a quantidade de amostras
87
processadas durante um tchip ou, com o mesmo significado, num basic frame CPRI. A relao
entre o nmero de amostras em cada basic frame, a largura de banda do sinal e a frequncia
de amostragem a ela associada encontra-se na tabela 3.3.
Write Operation
I0 I1 In-1
Q0 Q1 Qn-1
(a) Diagrama temporal da interface I/Q de transmisso.
Read Operation
I0 I1 In-1
Q0 Q1 Qn-1
(b) Diagrama temporal da interface I/Q de receo.
Figura 7.6: Ilustrao dos diagramas temporais da interface de dados I/Q do core CPRI em
sistemas E-UTRA (adaptado de [Xil14g]).
Note-se que o nmero de bits por amostra e o nmero de amostras por canal so configu-
rados antes da sntese do projeto. Assim, o dimensionamento deste mdulo foi feito tendo em
conta um sinal LTE de 20 MHz e com amostras I/Q de 16 bits. Posteriormente, desenvolveu-se
o perifrico eutra_bw_prescaler que, de acordo com a largura de banda do sinal configurada,
altera o perodo dos sinais iq_tx_data_enable_n e iq_rx_data_enable_n, permitindo o envio
de sinais LTE de 5 a 20 MHz de largura de banda. Face ao exposto, foi necessrio adicionar
um componente GPIO ligado entrada deste mdulo para condicionar a durao dos pulsos
de enable do fluxo de transmisso e receo.
7.3.1.3 Mdulo de C&M

Para finalizar a descrio dos componentes que constituem o mdulo REC, resta ainda
referir o bloco ethernet que responsvel pelo C&M dos mdulos. Este bloco implementado
com os perifricos axi_ethernet e axi_ethernet_fifo, que tem como funo mover os dados
ethernet a transmitir ou a receber de/para o core axi_ethernet. Este ltimo, faculta ainda
uma interface AXI4-Lite para uma ligao simples ao processador para permitir o acesso aos
seus registos [Xil14e].
88
7.3.1.4 Arquitetura de DMAs
Face arquitetura dos DMAs descrita em 5.4.1 houve necessidade de modificar a sua
constituio. Esta alterao justifica-se pelo facto de os DMAs utilizados suportarem apenas
uma interface de leitura e escrita. Para isso, introduziu-se um novo DMA que tem como funo
a leitura e a escrita dos sinais LTE do bloco lte_dl_tx_subsystem em memria. Durante
o processo de escrita os sinais so armazenados na regio de memria LTE Data Out, como
indicado na figura 6.6. No processo de leitura, os sinais so lidos da seco de memria
DAC Data e encaminhados para o perifrico eutra_iq_module. Assim, o axi_dma_2 v a sua
configurao alterada de modo a possuir apenas uma interface de leitura em modo simples.
No que diz respeito, ao novo DMA (axi_dma_3), foram ativados os modos de leitura e escrita
e tambm o modo scatter gather, para que o mesmo funcione de modo autnomo. A figura
7.7, mostra a nova arquitetura de DMAs desenvolvida.
FPGA Kintex-7
s00_axi m_axi
s01_axi
axi_interconnect_1
LTE sf_mem
s01_axi m_axi
Downlink s00_axi
Transmitter axi_interconnect_2
m_axi_s2mm m_axis_mm2s
Subsystem ofdm_dout s_axis_s2mm m_axi_sg
m_axi_mm2s
co m_ctrl
axi_dma_3
ch n_ctrl
chn_din
m_axi_mm2s m_axis_mm2s s03_axi

s04_axi
axi_dma_2 s02_axi m_axi
s01_axi
s00_axi
axi_interconnect_0
axi_dma_1
axi_dma_0
Figura 7.7: Diagrama de blocos da arquitetura de DMAs do mdulo REC/BBU.
7.3.1.5 Depurao do Sistema

Para alm dos mdulos descritos nas subseces anteriores, igualmente importante referir
o bloco responsvel pela depurao do sistema, o qual permite validar todos os sinais antes do
CPRI framer. Assim, a depurao do sistema feito a partir de um bloco ILA introduzido nas
interfaces I/Q de transmisso e receo do mdulo eutra_iq_module. Deste modo, possvel
monitorizar os sinais os fluxos de dados que seguem para o link CPRI.
7.3.1.6 Componente de Software

semelhana dos sistemas implementados nos captulos 5 e 6, o MicroBlaze do mdulo
REC/BBU corre uma aplicao que tem, para alm das j referidas, a funo de estabelecer
as configuraes iniciais para o core CPRI, como a line rate do link, a largura de banda
dos sinais LTE e ainda mapear as placas que esto ligadas por CPRI. As consideraes
89
feitas em 2.4.1 so teis no dimensionamento do link CPRI na medida em que permitem
encontrar a quantidade de informao que possvel incluir num basic frame, dependendo
da line rate e largura de banda do sinal LTE que se pretende transmitir. De seguida, so
feitos os clculos que permitem determinar a line rate do link CPRI para a largura de banda
mxima de um canal E-UTRA (20 MHz). Para um sinal LTE de 20 MHz (S = 8) com
amostras I/Q de 16 bits e MIMO 2 2, a dimenso do I/Q block dada pela seguinte relao:
IQdata_width IQpair S Nchannels . Assim, o nmero de bits que o I/Q block tem de
acomodar num tchip 16 2 8 2 = 512 bits. Da tabela 2.1, conclui-se que a opo da line
rate do CPRI mnima neste caso a 4, que corresponde a 3072.0 MHz.
No caso do RE/RRH, o programa espera por comandos provenientes do REC e da interface
fast C&M implementada pelo bloco ethernet.
Ao longo desta seco detalhou-se o mtodo de implementao da interface CPRI no

mdulo REC/BBU que compem o demonstrador. A prxima subseco foca a integrao do
front end analgico no mdulo RE/RRH.
7.3.2 Mdulo RE
Nesta seco, apresentado o mtodo de integrao dos componentes do CPRI com os
mdulos que interagem com o front end analgico ao nvel dos blocos de hardware e da
componente de software. Esta integrao incide sobre a plataforma desenvolvida no captulo
6, apenas ao nvel da componente de interface com as DACs e ADCs. Assim, pretende-se
incluir a lgica necessria ao estabelecimento das cadeias de downlink e de uplink. No sentido
de downlink, o objetivo consiste em redirecionar os sinais digitais LTE em banda base recebido
do mdulo REC, para a converso do mesmo em RF. No que diz respeito ao uplink, pretende-
se enviar o sinal digitalizado, pela ADC do front end, por meio do link CPRI para o mdulo
REC. Salienta-se, ainda o facto, de o core CPRI se encontrar configurado como slave.

Processor
Analog Devices FMComms3-EBZ
SERDES/ Sync
SFP/SFP+
GTXE Control
SPI
Ethernet Registers
CPRI FIFO
MAC
Framer
TX1
FIFO DL ADC
DAC
Jitter Clock Slave E-UTRA TX2
CDC AD9361
Attenuator Recovery I/Q IF RX1
Module FIFO U L ADC
ADC
CDC RX2
LEDs
Bandwidth PLLs
USB - UART UART
Prescaler
DDR3 Memory
Figura 7.8: Diagrama de blocos do sistema desenvolvido para o RE/RRH.
7.3.2.1 Fluxo de Dados

De acordo com a figura 4.6 e considerando os sistemas cuja implementao foi exposta em
6.4 e 7.3.1 possvel verificar os blocos que faltam incluir no RE/RRH para que se cumpra a
90
arquitetura proposta para este mdulo do demonstrador. Os blocos em questo so o CDC DL
que corresponde cadeia de downlink e o CDC UL que constitui a cadeia de uplink. A figura 7.9
mostra o diagrama de blocos que concretiza o fluxo de dados I/Q, implementado em FPGA.
FPGA Kintex-7
chan1_data0
wr_en dout data chan1_data1 dac_data_0
iq_tx_enable din rd_en chan2_data0 dac_data_1
enable data_enable
wr_clk rd_clk chan2_data1 dac_data_2
iq_rx tx_data
eutra_iq_rx iq_tx util_dac_unpack dac_data_3
FMC LPC LVDS

fifo_donwlink
iq_tx clk dac_drd
clk data_clk
clk adc_valid
iq_clk
tx_enable
CPRI framer rx_data adc_data_0
rd_clk wr_clk adc_data_1
rd_en wr_en chan1_data0 adc_data_2
eutra_iq_module dout din data chan1_data1 adc_data_3
chan2_data0
fifo_uplink chan2_data1 axi_ad9361
util_adc_pack
Figura 7.9: Diagrama dos blocos lgicos que constituem o fluxo de dados do mdulo RE.
Tendo em conta as consideraes feitas nas subseces 7.3.1.2 e 6.3.1 quanto interface
de dados dos cores, essencial proceder introduo de um bloco FIFO, derivado do core
FIFO Generator v12.0 na configurao nativa presente na ferramenta de desenvolvimento
Vivado [Xil14b]. Este FIFO contm relgios de escrita e leitura independentes, e utilizado
na passagem de dados I/Q, entre o core CPRI e o front end, sem perdas e com o mnimo de
latncia possvel. Para o downlink, o componente fifo_downlink recebe um relgio de escrita
proveniente do perifrico que implementa o mdulo eutra_iq_module e um relgio de leitura
do core que realiza a interface com a DAC (axi_ad9361). A entrada dos dados de 64 bits feita
concatenando os sinais I(MSB) e Q(LSB) do canal 1 e 2 do core eutra_iq_module, cada um
com 16 bits. Para a DAC, so enviados 64 bits relativos a dois pares I/Q, um por cada antena.
No uplink, o fifo_uplink concretiza uma operao semelhante anterior, contudo neste caso
o relgio de escrita corresponde ao do core axi_ad9361, mais concretamente da ADC, e o
relgio de leitura provm do perifrico eutra_iq_module. Adicionalmente, introduziu-se um
mdulo para a converso das quatro sadas de 16 bits do core axi_ad9361 numa nica de
64 bits. Assim, na entrada de dados do fifo_uplink so concatenadas as quatro sadas que
representam os fluxos de amostras I/Q de cada antena. A sada deste FIFO transmitida
para as entradas I e Q do canal 1 e 2 de transmisso do core eutra_iq_module.
7.3.2.2 Consideraes sobre o Relgio de Referncia

Para cumprir com os requisitos descritos em 6.4.3, utilizam-se componentes externos, ca-
pazes de sintetizar relgios com uma determinada frequncia e de reduzir o jitter com re-
curso a uma PLL interna. Assim, recorreu-se ao mdulo de avaliao da Texas Instruments
CDCDE72010EVM (apndice C). Esta mudana levou a que se modificasse o core CPRI framer
de modo a devolver o relgio recuperado de 15.36 MHz do link CPRI. Este relgio devolvido
do core CPRI em modo diferencial do tipo LVDS sendo posteriormente convertido em single
ended de forma a ser direcionado como referncia ao mdulo CDCDE72010EVM.
Este mdulo vai ter que ser capaz de devolver dois relgios de referncia, um para o front
end e um outro para o equipamento de medidas. Atendendo aos requisitos referidos em B.2.3
91
e de modo a manter uma relao direta entre os relgio de entrada e de sada do mdulo,
escolheu-se uma referncia de 30.72 MHz. Como a referncia para o equipamento de medidas
no deve exceder os 20 MHz, optou-se por uma de 15.36 MHz. Tendo em conta estes valores e
que o VXCO presente neste mdulo de 491.52 MHz, alguns clculos so necessrios de modo
a determinar os coeficientes M , N , F B e P [Tex08b]. A equao 7.1 generaliza a relao entre
a frequncia de sada (Fout ) e a de referncia (Fin ).
N FB
Fout = Fin (7.1)
M P
Para o caso do relgio de 15.36 MHz, sabendo que FV XCO = Fout P , extrai-se o output di-
vider, P = 32. Ao fixar o valor do feedback F B = 80 obtm-se a seguinte razo: N/M = 5/2.
Assim, escolheu-se M = 100, o que implica N = 40. Seguindo a mesma linha de raciocnio
para o relgio de 30.72 MHz, verificou-se que os coeficientes mantm os mesmos valores, sendo
que somente o output divider atualizado para P = 16. Estes coeficientes so introduzidos
na Graphical User Interface (GUI) disponibilizada pelo fabricante para a configurao do m-
dulo de avaliao, como possvel verificar na figura C.2 [Tex]. A aplicao permite ainda
especificar o tipo de sada (LVDS) e ainda identificar os coeficientes determinados anterior-
mente no esquema interno do CDCE72010. A figura 7.10 mostra a arquitetura completa do
mdulo RE/RRH tendo em conta todas as consideraes de relgios de referncia feitas nesta
subseco.

Processor
Analog Devices FMComms3-EBZ
SERDES/ Sync
SFP/SFP+
GTXE Control
SPI
Ethernet Registers
CPRI FIFO
MAC
Framer
TX1
FIFO DL ADC
DAC
Jitter Clock Slave E-UTRA TX2
CDC AD9361
Attenuator Recovery I/Q IF RX1
Module FIFO U L ADC
ADC
CDC RX2
LEDs
Bandwidth PLLs
USB - UART UART
Prescaler
External
DDR3 Memory Recovered Clock CDCE72010EVM Reference
Figura 7.10: Diagrama de blocos da arquitetura do mdulo REs com as consideraes de

relgio.
7.3.2.3 Depurao do Sistema

semelhana do que foi descrito na subseco 7.3.1.5 do mdulo REC, tambm neste se
introduziram blocos para a depurao deste componente, os quais permitem validar os sinais
recebidos no RE face aos transmitidos pelo REC. Assim, a depurao do sistema feita, por
um lado, a partir de dois blocos ILA inseridos nas interfaces I/Q de receo e transmisso do
core eutra_iq_module e nas interfaces de dados da DAC e ADC. Por outro lado, a UART
faculta informaes quanto configurao inicial do front end e aos comandos recebidos pela
interface de C&M.
92
7.3.2.4 Componente do Software
Durante as configuraes iniciais, a aplicao entra em modo de espera por comandos
provenientes do REC, confirmando a receo de novos frames na interface de C&M. Como
j foi referido, o modo de indicar ao core CPRI o nmero de amostras contidas em cada
basic frame realizado com um mdulo de GPIO. Assim, foi desenvolvida uma rotina que
recebe o nmero de amostras pela interface C&M e configura o perodo do enable do mdulo
eutra_iq_module e tambm redefine a frequncia de amostragem da DAC e da ADC do front
end.

De modo a finalizar a seco relativa implementao dos mdulos que constituem o de-
monstrador C-RAN, so apresentados nas tabelas 7.1 e 7.2 os nveis de utilizao dos recursos
da FPGA Kintex-7, dos mdulos REC/BBU e RE/RRH, respetivamente. Adicionalmente,
nas figuras 7.11 e 7.12, apresentam-se as estimativas de consumo energtico de cada um dos
mdulos.
FF 97880 407600 24
LUT 79615 203800 39
Memory LUT 7063 64000 11
I/O 136 500 27
BRAM 197 445 44
DSP48 77 840 9
BUFG 14 32 44
MMCM 3 10 30
PLL 1 10 10
GT 1 20 5
Tabela 7.1: Consumo de recursos da FPGA aps a implementao do mdulo REC.
Figura 7.11: Relatrio da estimativa de consumo de energtico da FPGA no projeto do REC.
93
FF 42990 407600 11
LUT 38463 203800 19
Memory LUT 4719 64000 7
I/O 194 500 39
BRAM 59 445 13
DSP48 60 840 7
BUFG 15 32 47
MMCM 3 10 30
PLL 1 10 10
GT 1 20 5
Tabela 7.2: Consumo de recursos da FPGA aps a implementao do mdulo RE.
Figura 7.12: Relatrio da estimativa de consumo de energtico da FPGA no projeto do RE.
Os dados apresentados nesta subseco permitem avaliar a complexidade destes mdulos

comparativamente aos sistemas implementados nos captulos 5 e 6 deste documento. Mais
uma vez, possvel concluir quanto ao grau de complexidade dos mdulos quer em termos de
recursos como de estimativa de consumo energtico.
7.4 Setup Laboratorial

Na figura 7.13, possvel encontrar o setup laboratorial que serviu de base ao demonstrador
C-RAN implementado. A descrio de cada um dos itens assinalados na figura 7.13 est
presente na tabela 7.3.
94
6
4
95
5
8
1
7
Figura 7.13: Fotografia do setup laboratorial do demonstrador C-RAN.

Item Descrio
1 Placa KC705 na configurao de REC/BBU
2 Placa KC705 na configurao de RE/RRH
3 Front end AD-Fmcomms3-EBZ
4 Mdulo PLL CDCE72010EVM
Relgio recuperado para refernncia
5
PLL do CDCE72010EVM
Relgio LVCMOS para o front end proveniente
6
do mdulo CDCE72010EVM
7 Cabo de fibra tica
Canal 1 de transmisso do front end para
8
ligao ao equipamento de medida (VSA)
Tabela 7.3: Legenda dos elementos constituintes do setup laboratorial que serviu de base
implementao do demonstrador.
Com a implementao dos mdulos REC/BBU e RE/RRH, ficou concludo o desenvol-

vimento do demonstrador C-RAN, cuja montagem laboratorial apresentada na figura 7.13.
Deste modo, no prximo captulo, segue-se a apresentao os resultados conseguidos que visam
demonstrar o correto funcionamento em laboratrio dos sistemas desenvolvidos.
96
Captulo 8
Resultados Experimentais
Neste captulo apresentam-se os resultados experimentais obtidos relativamente validao

e avaliao laboratorial dos mdulos implementados. Comea-se por expor as medidas de
qualidade efetuadas ao nvel dos sinais LTE gerados em banda base. So ainda apresentadas
as medies efetuadas, de modo a caraterizar o comportamento do transceiver RF do front
end rdio, para algumas das bandas de frequncia mais utilizadas no LTE. Posteriormente,
so mostrados os resultados obtidos na medio da qualidade de um conjunto de sinais LTE
aps o andar de RF. Da mesma forma, so tambm avaliados os mesmos sinais mas agora
aplicados ao demonstrador C-RAN desenvolvido.
8.1 Qualidade dos Sinais LTE

As medidas que permitem caraterizar a qualidade dos sinais LTE em banda base, foram
obtidas atravs de uma verso trial (v18.7) da aplicao 89600 VSA Software disponibilizada
pela Keysight [Key14]. Este software, juntamente com um sistema de aquisio e formatao
de dados amostrados capaz de realizar funes de anlise vetorial e de modulao. Nesta
seco, o mtodo usado apresentado na figura 8.1 e consiste na leitura das amostras I/Q
armazenadas na memria SDRAM da placa KC705 com a ajuda de um script em MATLAB R
.
Estas amostras so depois formatadas e armazenadas num ficheiro reconhecido pelo VSA
software.
PC
USB/RS232 Device3Under3Test3(DUT)
I/Q3Data LTE3Signal3Generator
Figura 8.1: Setup laboratorial utilizado na medio dos sinais LTE.
8.1.1 Avaliao de Sinais de Teste

Nesta subseco, so apresentadas algumas medidas que permitem analisar um sinal LTE
downlink, em termos da sua largura de banda, da desmodulao dos smbolos OFDM e dos
indicadores de EVM. Para cada um dos sinais considerados, feita uma breve descrio das
97
principais caratersticas, tais como o nmero de subframes ou a durao do sinal, a largura de
banda, o modo de transmisso, o tipo de modulao utilizada no canal de dados (PDSCH),
a configurao do CP, o identificador da clula que transmite o sinal e ainda o modo de
transmisso MIMO usado. So de seguida mostrados os resultados obtidos para os sinais
considerados.
Sinal de Teste A
Tomando o exemplo da tabela 8.1, este sinal caraterizado por estar configurado para
o modo de transmisso FDD com um CP normal. Este sinal composto por 10 subframes
que corresponde a um perodo de 10 ms. A largura de banda da portadora de 10 MHz
(que corresponde a 50 RBs, tal como especificado na tabela 3.4) e est mapeada numa nica
antena. Por ltimo, o identificador da clula o 164 e o esquema de modulao em que o
canal PDSCH modulado o QPSK.
Parmetro Configurao
Nmero de Subframes 10
Largura de Banda 10 MHz
Modo de Transmisso FDD
Modulao (PDSCH) QPSK
Configurao CP Normal
Nmero da Clula 164
Configurao MIMO PORT0 (1 antena)
Tabela 8.1: Parmetros de configurao do ficheiro do modelo C para um sinal LTE 10 MHz
de largura de banda.
Da anlise aos resultados obtidos na figura 8.2 possvel verificar a presena dos canais e
dos sinais fsicos de downlink na janela Ch1 Frame Summary. Nesta mesma janela so indicados
ainda, os valores de EVM, os tipos de modulao e o nmero de RBs reservados a cada canal
e sinal fsico na frame rdio LTE. Verifica-se que o esquema de modulao detetado no canal
PDSCH, QPSK, est de acordo com a configurao inicial do sinal LTE, presente na tabela
8.1.
O Error Summary contm informao relativa qualidade do sinal que est a ser analisado.
Alguns dos parmetros que se destacam so: o valor do EVM, que calculado com base nos
canais selecionados para anlise e o identificador da clula (Cell ID), que se encontra de
acordo com o especificado para este sinal. Por ltimo, ainda possvel observar a constelao
de cada canal e sinal fsico, assim como o espetro do sinal.
98
Figura 8.2: Anlise do sinal LTE de 10 MHz, criado a partir dos valores da tabela 8.1.
Sinal de Teste B
Os parmetros da tabela 8.2, especificam um sinal cuja portadora de 20 MHz (ou 100
RBs) e contm 10 subframes. O modo de transmisso , semelhana do anterior, FDD com
um CP normal. Este sinal no faz uso de diversidade, pelo que est mapeado a uma nica
antena. O tipo de modulao usado no PDSCH o 64-QAM. O identificador da clula o 24.
Parmetro Configurao
Modulao (PDSCH) 64-QAM
Nmero da Clula 24
Tabela 8.2: Parmetros de configurao para um sinal LTE de 20 MHz de largura de banda.
99
Figura 8.3: Anlise do sinal LTE de 20 MHz, cujas caratersticas se encontram na tabela 8.2.
Analogamente ao sinal de teste anterior, a figura 8.3, apresenta os resultados obtidos

da anlise ao sinal cujos parmetros se encontram na tabela 8.2. Tambm aqui possvel
observar a presena dos canais e sinais fsicos que constituem a frame rdio LTE. O esquema
de modulao do canal PDSCH, obtido aps a desmodulao, do sinal o 64-QAM e o
identificador da clula o 24. Finalmente, ainda possvel observar o espetro do sinal e a
constelao dos canais e sinais fsicos.
Sinal de Teste C
Este sinal muito idntico aos anteriores, pois tambm ele usa, como modo de transmisso,
o FDD com um CP normal, e consiste em 10 subframes. O identificador da clula o 256 e
o modo de transmisso MIMO o primeiro, o que quer dizer que, no usado qualquer tipo
de diversidade. A largura de banda da portadora de 75 RBs, o que perfaz um total de 15
MHz. O canal PDSCH neste sinal modulado usando o esquema 16-QAM. Estes parmetros
encontram-se sumariados na tabela 8.3.
100
Parmetro Configurao
Nmero da Clula 256
Tabela 8.3: Parmetros de configurao de um sinal com 15 MHz de largura de banda.
Figura 8.4: Resultados obtidos para o sinal LTE de 15 MHz gerado a partir dos parmetros
da tabela 8.3.
A figura 8.4 contm os resultados da anlise ao sinal LTE com largura de banda 15 MHz.
Aps a desmodulao do sinal valida-se o identificador de clula com o nmero 256 e o esquema
de modulao do canal PDSCH, 16-QAM. Estes resultados esto em conformidade com os
parmetros de configurao apresentados na tabela 8.3. Por ltimo, incluem-se nos resultados,
o espetro do sinal e a constelao dos canais e sinais fsicos presentes na frame rdio LTE.
101
Sinal de Teste D
O objetivo deste sinal explorar as capacidades do projeto de referncia em termos da

versatilidade e de configuraes permitidas. As principais caratersticas deste sinal encontram-
se indicadas na tabela 8.4. Observa-se que, relativamente aos anteriores, este opera em TDD
e possui um CP normal. Est programado para uma largura de banda de 5 MHz ou 25 RBs e
tem uma durao de 10 ms (ou 10 subframes). O esquema de modulao usado o 64-QAM
no PDSCH e o nmero da clula o 323. O nmero de antenas est limitado a uma.
Parmetro Configurao
Modo de Transmisso TDD
Nmero da Clula 323
Tabela 8.4: Parmetros de configurao de um sinal com modo de transmisso TDD com 5
MHz de largura de banda.
Figura 8.5: Sinal LTE TDD de 5 MHz obtido a partir dos parmetros da tabela 8.4.
102
Da anlise figura 8.5, valida-se a capacidade de gerar sinais LTE com modo de transmisso
TDD. Este sinal semelhante aos sinais em modo FDD, sendo que a diferena se encontra
ao nvel da alocao dos recursos na frame rdio, o que poder no ser possvel de observar
na figura anterior. Contudo, possvel verificar alguns dos parmetros de configurao, tais
como o esquema de modulao do canal PDSCH (64-QAM) e o identificador da clula (323).
Sinal de Teste E
Este sinal serve o propsito do anterior, pelo que apenas analisado nesta parte do tra-
balho. Na tabela 8.5 encontram-se resumidos os parmetros usados na gerao deste sinal. A
grande diferena face aos anteriores o modo de transmisso MIMO usado, que especifica o
uso de duas antenas. Este tipo de diversidade enquadra-se no modo 4/6, ou seja, num esquema
de multiplexagem espacial, como referido na seco 3.5.2. Tambm este, um sinal cuja por-
tadora est definida para 10 MHz (50 RBs) e tem uma durao de 10 ms. O modo utilizado
o FDD com um CP normal e o identificador da clula o 111. Por ltimo o esquema de
modulao do PDSCH o 16-QAM.
Parmetro Configurao
Nmero da Clula 111
Configurao MIMO SPATIALMUX (2 antenas)
Tabela 8.5: Parmetros de configurao para um sinal de multiplexagem espacial.
103
Figura 8.6: Anlise do sinal LTE FDD de 10 MHz, com diversidade, obtido a partir dos
parmetros da tabela 8.5.
Por ltimo, a anlise deste sinal conclui esta seco, que diz respeito anlise de alguns dos
sinais LTE em banda base. A figura 8.6, mostra os resultados obtidos aps a desmodulao do
sinal. A particularidade deste sinal est no tipo de configurao MIMO usado, denominado
de multiplexagem espacial ou SPATIALMUX. Este facto comprovado pela presena da Layer0
e da Layer1 no canal partilhado (PDSCH). Os restantes parmetros de configurao tambm
se encontram de acordo com a configurao do sinal LTE resumida na tabela 8.5.
Com base na anlise aos resultados obtidos das medies anteriores possvel validar a
configurao da frame rdio dos sinais LTE. O EVM obtido para cada uma das modulaes
usadas no canal PDSCH encontra-se de acordo com os requisitos especificados na tabela 3.7 do
captulo 3. Verifica-se tambm, a presena dos canais, sinais de referncia e de sincronizao
assim como o tipo de modulao usada em cada um deles. Por ltimo, possvel a visualizao,
sob a forma de constelao, dos smbolos OFDM aps a desmodulao.
104
8.2 Anlise dos Sinais LTE em RF
As medies apresentadas nesta seco permitem avaliar a forma do sinal na frequncia,
designadamente, a sua largura de banda, as componentes constituintes de um sinal LTE (sinais
e canais fsicos) e dos smbolos transmitidos aps a desmodulao. Para avaliar o andar de
RF, foram considerados os sinais A, B e C descritos na seco 8.1.1. Para alm destes testes,
so ainda medidos os indicadores de EVM e ACLR. O setup laboratorial apresentado na
figura 8.7.
PC
Ethernet
Signal3Generator3
R4S3SMW8&&A
USByRS828
Reference3Clock Signal3and3Spectrum3
Hh&3MHzz Analyser3R4S3FSW8
Device3Under3Test3HDUTz
IyQ3Data
LTE3Signal3Generator3/
ADpFMComms2pEBZ
Figura 8.7: Setup laboratorial utilizado na medio dos sinais LTE em RF.
Nos pontos seguintes, foi definida a frequncia central de 2.6 GHz, que corresponde banda
7 dos sistemas E-UTRA. De seguida apresentam-se os resultados obtidos para os diferentes
sinais considerados.
Sinal de Teste A
As medidas apresentadas na figura 8.8 foram obtidas para o sinal de 10 MHz de largura
de banda, cujos parmetros de configurao so especficados na tabela 8.1. Da tabela 3.3,
verifica-se que a frequncia de amostragem para este sinal de 15.36 MHz. Ao definir este
ritmo de amostragem no transceiver do front end, as funes da API calculam o grau de
interpolao dos filtros digitais, que levam mxima frequncia de operao da DAC. Neste
caso, a frequncia de amostragem da DAC configurada para 122.88 MSPS. De modo a
obter-se esta frequncia de amostragem, os filtros digitais interpolam o sinal por um fator de
8. Assim, cada um dos filtros digitais, o HB1, o HB2 e o HB3, interpolam o sinal transmitido
por um fator de 2. O filtro PROG TX FIR desativado. Por ltimo, definiu-se uma largura de
banda de 7 MHz para os filtros analgicos passa-baixo, aps a DAC. As caratersticas destes
filtros encontram-se descritas no apndice B.1.
105
Figura 8.8: Anlise do sinal LTE de 10 MHz sada do front end analgico.
Aps a captura das amostras I/Q do sinal transmitido no VSA, possvel desmodular e
analisar o mesmo no software da Keysight, como mostra a figura 8.8. de salientar o processo
de desmodulao bem sucedido do sinal, pela presena dos canais e da respetiva modulao.
Contudo, possvel concluir que houve uma degradao do EVM do sinal transmitido pelo
front end (0.8 %) face ao mesmo sinal em banda base (0.1 %).
Recorrendo s funes de ACLR do VSA, foi ainda calculada a potncia da banda central de
9.59 dBm e verificado que o front end cumpre com as especificaes de ACLR, mencionadas
na seco 3.7 e no documento [3GP13a]. Estes valores encontram-se na figura 8.9.
106
Figura 8.9: ACLR obtido do sinal LTE de 10 MHz em RF.
Sinal de Teste B
Os resultados obtidos da anlise ao sinal de 20 MHz de largura de banda (ver tabela
8.2) encontram-se na figura 8.10. A especificao do E-UTRA define, para este sinal, uma
frequncia de amostragem de 30.72 MHz (tabela 3.3). Aps definir o ritmo de amostragem
do sinal para 30.72 MHz, as funes da API configuram a frequncia de operao da DAC
para 245.76 MSPS, onde os filtros digitais interpolam o sinal por um fator de 8. Neste cenrio
de teste, o filtro PROG TX FIR no utilizado. A largura de banda dos filtros analgicos foi
definida para 12 MHz. O resultado do EVM obtido aps a desmodulao do sinal foi de
0.92 %.
107
108
Recorrendo s funes de ACLR do VSA, calculou-se uma potncia da banda central de
6.88 dBm. Observou-se igualmente que o front end cumpre com as especificaes de ACLR
de 45 dB. Estes valores so apresentados na figura 8.11.
Sinal de Teste C
As consideraes feitas para os sinais anteriores tambm se aplicam neste caso. Deste
modo, definiu-se a frequncia de amostragem do sinal para 23.04 MHz (da tabela 3.3) e as
funes da API do transceiver, configuraram o ritmo de amostragem da DAC para 184.32
MSPS. Para que a DAC opere a este ritmo, o sinal interpolado pelos filtros digitais por
um fator de 8, sendo que o filtro PROG TX FIR se encontra desativado. Consequentemente,
definiu-se a largura de banda de 9.5 MHz para os filtros analgicos.
A figura 8.12 apresenta os resultados obtidos aps a desmodulao do sinal capturado.
Conseguiu-se um valor de 0.72 % para o EVM, o qual, est de acordo com as especificaes
da tabela 3.7.
A partir das funes de ACLR do VSA, obteve-se uma potncia da banda central de
7.98 dBm. Salienta-se ainda, o facto de o sinal cumprir com os parmetros de ACLR,
referidos na seco 3.7. Estes valores encontram-se na figura 8.13.
109
Dos sinais analisados nesta seco, foi possvel analisar e verificar a configurao das fra-
mes rdio. Contudo, verifica-se uma pequena degradao do valor do EVM face aos resultados
obtidos na subseco 8.1.1. As amostras I/Q que constituem os sinais LTE so representados
em complemento para dois utilizando 16 bits, contudo os dados de entrada da DAC suporta
uma representao mxima em 12 bits, razo pela qual necessrio proceder truncatura
dos 4 bits menos significativos, perdendo-se granularidade na resoluo, facto que contribui
fortemente para a esta degradao. Outro aspeto importante a ter em conta o da interpola-
o, seguida de filtragem na cadeia de filtros digitais, tambm afetarem a figura de mrito do
EVM. Fatores como a diferena entre os caminhos dos sinais I e Q, ao nvel da fase e ganho,
tambm tm influncia na transmisso de smbolos e, consequentemente, no EVM.
Analisando visualmente as diversas constelaes, possvel observar que, para os diferentes
sinais de teste, os pontos amostrados se encontram bem definidos, sendo que a sua localizao
muito prxima dos pontos timos. Consequentemente, no se verifica interferncia entre os
smbolos, factos estes igualmente comprovados pelos baixos valores de EVM medidos.
Na seco seguinte apresentam-se os resultados experimentais obtidos para o demonstrador
implementado.
8.3 Anlise dos Sinais no Demonstrador C-RAN

As medies que permitem estimar a qualidade dos sinais RF transmitidos pelo RE/RRH,
foram obtidas a partir dos dados capturados no VSA do laboratrio e da respetiva anlise no
software da Keysight, como mencionado
Nesta seco, so estudados alguns dos sinais de teste LTE aps o front end analgico.
Deste modo, a anlise recai sobre os sinais A, B e C, descritos na seco 8.1.1. Salienta-se
que, para alm dos testes efetuados em 8.1.1, tambm realizada a medio do ACLR. O
110
setup laboratorial apresentado na figura 8.14.
Signal&and&Spectrum&
Analyser&R2S&FSW8
PC Ethernet
USB/RS232 I/Q&Data
REC RE
LTE&Signal&Generator&Z&CPRI CPRI&Link
CPRI&Z&AD-FMComms3-EBZ
Figura 8.14: Setup laboratorial utilizado na medio dos sinais LTE no demonstrador.
semelhana da seco anterior, nos pontos seguintes, foi definida a frequncia central
de 2.6 GHz (banda 7 do E-UTRA) e uma line rate de 3072.0 Mbit/s para o link CPRI. Nas
subseces seguintes expem-se os resultados obtidos para os sinais considerados.
Sinal de Teste A
Os aspetos mais importantes como a frequncia do sinal, o ritmo de amostragem da ope-
rao da DAC, assim como a interpolao realizada pelos filtros digitais e a largura de banda
dos filtros analgicos, mantm-se face aos da seco anterior. Contudo, ao ter em conta a
largura de banda deste sinal (10 MHz), procedeu-se modificao do nmero de amostras
contidas em cada basic frame. Desta forma, o nmero de amostras definido foi de 4, ou seja,
metade das 8 amostras para um sinal de 20 MHz de largura de banda. A figura 8.15 apresenta
os resultados obtidos aps a desmodulao do sinal. O valor do EVM obtido foi de 0.68 %
comparado com o de 0.8 % calculado para o mesmo sinal, na seco anterior.
Recorrendo s funes de ACLR do VSA, obteve-se a potncia da banda central de
9.54 dBm e verificou-se que o front end cumpre com as especificaes de ACLR. A figura
8.16 mostra os resultados da figura de mrito do ACLR.
111
Figura 8.15: Anlise do sinal LTE de 10 MHz no demonstrador C-RAN.
Figura 8.16: ACLR obtido do sinal LTE de 10 MHz no demonstrado C-RAN.
112
Sinal de Teste B
As medidas apresentadas na figura 8.17 foram obtidas para o sinal de 20 MHz de largura
de banda. Os parmetros de configurao do transceiver mantm-se inalterados relativamente
aos definidos na seco 8.2 para o mesmo sinal. Para este sinal, foi mantido o nmero de
amostras I/Q na basic frame de 8. O resultado obtido para o EVM foi de 0.82 % face ao valor
de 0.92 % conseguido na seco anterior.
Recorrendo s funes de ACLR do VSA, foi ainda calculada a potncia da banda central de
6.88 dBm e verificado que o front end cumpre com as especificaes de ACLR, mencionadas
na seco 3.7. Estes valores encontram-se na figura 8.18.
113
Figura 8.18: ACLR obtido do sinal LTE de 20 MHz no demonstrador C-RAN.
Sinal de Teste C
Finalmente, na figura 8.19, apresentam-se os resultados conseguidos aps a desmodulao
do sinal de 15 MHz de largura de banda. As configuraes do transceiver foram mantidas,
sendo que o nmero de amostras na basic frame do CPRI foi alterado para 6. Para este sinal,
conseguiu-se um valor de EVM de 0.72 %, resultado este, muito prximo do medido na seco
anterior de 0.73 %.
Por ltimo, calculou-se a potncia da banda central de 7.92 dBm e observou-se que o
front end cumpre com as especificaes de ACLR para os sistemas E-UTRA. Estes valores
encontram-se na figura 8.20.
114
Figura 8.20: ACLR obtido do sinal LTE de 15 MHz no demonstrador C-RAN.
115
Da anlise aos sinais testados nesta seco, conclui-se que os resultados alcanados se
encontram de acordo com o esperado, quando comparados com os conseguidos na seco 8.2.
Deste modo, alcanou-se com sucesso, o envio de sinais LTE em banda base atravs de um
link de fibra tica, com posterior converso para o domnio analgico. Na seco seguinte,
apresenta-se um resumo dos resultados obtidos para os diversos sinais analisados em cada uma
das plataformas desenvolvidas.
8.4 Resumo dos Resultados Experimentais

Nesta seco pretende-se apresentar um sumrio dos resultados experimentais obtidos nas
seces anteriores deste captulo. O resumo dos valores conseguidos para o EVM em cada um
dos sistemas desenvolvidos encontra-se na tabela 8.6. Na tabela ainda possvel comparar os
resultados medidos com os requisitos mximos impostos pela especificao do LTE, presentes
em 3.7.
Sinais de Caratersticas Modulao do Valor Mximo de EVM [%]
Teste dos Sinais Canal PDSCH EVM Recomendado Gerador de Sinais em Demonstrador
[%] Sinais LTE RF C-RAN
10 MHz; FDD; CP normal;
A QPSK 17.5 % 0.1 % 0.8 % 0.68 %
Cell ID 164; Port0
B 64-QAM 8% 0.03 % 0.92 % 0.82 %
Cell ID 24; Port0
C 16-QAM 12.5 % 0.06 % 0.72 % 0.73 %
Cell ID 256; Port0
Tabela 8.6: Sumrio dos resultados experimentais obtidos para os vrios sistemas implemen-
tados.
Os resultados expostos ao longo deste captulo permitem retirar concluses sobre as plata-
formas desenvolvidas. No prximo captulo, apresentam-se as concluses relativas ao trabalho
desenvolvido no mbito desta dissertao, assim como alguns aspetos a ter em conta para
melhorar o mesmo e dot-lo de maior versatilidade.
116
Captulo 9
Concluses e Trabalho Futuro
Este captulo encerra esta dissertao e encontra-se dividido em duas partes: concluses e
trabalho futuro. Na primeira, faz-se um resumo geral do trabalho e dos resultados alcanados.
Na ltima parte, apresentam-se alguns aspetos relacionados com possveis melhorias para cada
um dos sistemas desenvolvidos e algumas linhas de trabalho futuro.
9.1 Concluses
O principal objetivo deste trabalho foi o desenvolvimento de um sistema de rdio digital,
baseado em FPGA, para gerar sinais LTE. Neste documento, comeou por fazer-se a abor-
dagem a alguns conceitos essenciais para contextualizar o trabalho. Fez-se uma introduo
s arquiteturas das RANs atuais e da sua evoluo para 5G, em que o paradigma C-RAN
poder ter um papel importante. Abordou-se o protocolo CPRI e o conceito de SDR, bem
como, as suas arquiteturas de transmisso e receo, encerrando assim esta seco. Posterior-
mente, deu-se especial ateno aos sistemas de quarta gerao ou LTE, focando a arquitetura
da rede, camada fsica, esquemas de modulao e conceitos MIMO, aspetos importante neste
sistemas. Por ltimo, introduziram-se ainda alguns dos aspetos mais importantes dos sistemas
LTE-Advanced face aos sistemas LTE atuais.
Efetuou-se uma descrio da arquitetura dos sistemas desenvolvidos, qual se seguiu uma
explicao de todos os detalhes da implementao em sistemas reconfigurveis. O objetivo
do primeiro sistema o de criar sinais LTE em banda base. Para isso, recorreu-se ao projeto
de referncia LTE Downlink Transmitter Subsystem da Xilinx, cuja atualizao permitiu
dispor das suas funcionalidades numa verso mais recente da ferramenta de desenvolvimento.
A lgica desenvolvida para a interface com este mdulo mostra a capacidade do sistema gerar
sinais LTE em que a estrutura das frames rdio se encontra de acordo com as especificaes
do standard. Relativamente aos resultados deste sistema, estes comprovam que os objetivos
foram alcanados, pois conseguiu-se desenvolver uma plataforma flexvel no que diz respeito
gerao de sinais LTE para as vrias larguras de banda, modos de transmisso, assim como
para diversas configuraes MIMO permitidas pelo standard.
Neste documento, apresentou-se ainda um demonstrador aplicvel ao paradigma C-RAN.
Para tal, foram considerados dois mdulos principais, desenvolvidos em sistemas reconfigur-
veis, que procuraram representar a interao entre a BBU e a RRH, atravs de ligao por
fibra tica. O objetivo de enviar o sinal em banda base a partir de um link de fibra tica com
posterior converso no domnio analgico foi conseguido com sucesso. A lgica desenvolvida
117
para interface entre domnios de relgio, assim como a interface CPRI, ao nvel do U-Plane,
mostraram a fiabilidade na transferncia de dados I/Q e Vendor Specific. Do mesmo modo,
a interface de C&M permitiu a configurao de parmetros como a line rate e a largura de
banda do sinal no link. Foi ainda possvel, a leitura de indicadores de estado do RE/RRH
a partir do REC. Esta ltima caraterstica assume especial importncia em situaes que
requerem uma monitorizao e controlo das unidades remotas. Assim, foram comprovadas as
potencialidades da interface CPRI no desenvolvimento de equipamentos interoperveis para
estaes base.
Explorou-se o AD-FMComms3-EBZ na converso do sinal em banda base em RF. Para o
sistema anterior, o front end implementou, de forma simples e configurvel, o andar de RF,
com a amostragem feita em banda base.
Os resultados apresentados no captulo anterior permitiram avaliar e validar o desempenho
das solues desenvolvidas em termos da qualidade do sinal transmitido. No que diz respeito
ao espetro do sinal e ACLR, observou-se que cumpriam com os requisitos propostos para este
tipo de sistemas.
9.2 Trabalho Futuro

Os sistemas desenvolvidos apresentam flexibilidade em termos da frequncia da portadora,
largura de banda dos sinais, modos duplex e modos de transmisso MIMO na cadeia de
downlink. No entanto, seria interessante desenvolver um sistema que implementasse tambm
a cadeia de uplink, de forma a obter um sistema completo. Contudo, a ausncia de um PA na
cadeia de transmisso leva necessidade da introduo de um andar de amplificao.
Os sinais LTE possuem um elevado PAPR ou crest factor. Estes impem restries sig-
nificativas no PA. De modo a processar estes picos, o modo de operao do amplificador
afasta-se do ideal. Para aumentar a eficincia, os algoritmos de CFR podem ser usados de
forma a reduzir o PAPR do sinal a transmitir, antes de este entrar no PA. Ao faz-lo, o PA
pode operar numa regio de operao mais prxima do ideal e assim aumentar a sua eficin-
cia. Outro mtodo para aumentar a eficincia dos PAs consiste no uso de DPD. Ao invs de
se usar o processamento digital de sinal para reduzir a gama dinmica do sinal a transmitir
como no CFR, o DPD usado como tcnica de linearizao do PA. Assim, na componente
digital, a incluso destes mecanismos poderia beneficiar a qualidade do sinal transmitido, es-
tando, contudo, dependentes das caratersticas do PA escolhido para amplificao do sinal
transmitido.
Ainda relativamente componente digital, seria interessante incluir um filtro sada da
cadeia IFFT do LTE, de forma a cumprir com as mscaras de SEM. Contudo, o standard
LTE no especifica qual o tipo de filtro a usar, pelo que a escolha do filtro recai sobre quem
implementa o sistema. Com a integrao deste filtro consegue-se reduzir a distoro fora da
banda do sinal.
118
Apndices
119
120
Apndice A
Kit de Desenvolvimento em FPGA
A.1 Xilinx KC705 Evaluation Board

Neste apndice dado a conhecer a placa de desenvolvimento KC705 da Xilinx. Esta
placa baseada numa FPGA Kintex-7 XC7K325T, speed grade -2 e package FFG900C. Na
figura A.1 apresentada uma vista superior da placa onde possvel encontrar a marcao
dos componentes que dela fazem parte e a respetiva descrio na tabela A.1.
00
RoundRcalloutRreferences a component 00
SquareRcalloutRreferences a component
onRtheRfront sideRofRthe board onRthe back sideRofRthe board
33 30 31
22
27
9
14 5
26
17 20 8 24
6 7
3
28
29
4
1
10 2
15 12
21
11
16 23
19
18
13 25
UserRrotary switch
located underRLCD
Figura A.1: Fotografia da placa de desenvolvimento Xilinx KC705 com os respetivos compo-
nentes que a compem numerados (retirado de [Xil14c]).
121
Componente Descrio
1 Kintex-7 FPGA
2 Mdulo de memria SDRAM
6 Mdulo Digilent USB JTAG
7 Relgio de referncia para o System Clock
9 SMA para relgio externo
10 Entrada de relgio para o SMA GTX
11 Relgio com reduzido jitter
12 Transceivers GTX (embutidos na FPGA)
14 Conectores SFP/SFP+
17 Conversor USB-UART
22 GPIO LEDs
31 Conector LPC J2
Tabela A.1: Descrio dos componentes usados na implementao dos sistemas, e que se
encontram marcados na figura A.1.
122
Apndice B
Front End RF
B.1 Placa de expanso FMC AD-FMComms3-EBZ

A FMC AD-FMComms3-EBZ uma evaluation board, da Analog Devices, desenvolvida para
mostrar as capacidades do AD9361, numa configurao MIMO 2 2. Este transceiver oferece
uma vasta extenso de configuraes e usado para aplicaes RF, no s 3G e 4G assim como
de SDR. Neste apndice, dado a conhecer de uma forma detalhada o front end analgico,
usado como andar RF nas arquiteturas desenvolvidas. Na figura B.1 est uma fotografia da
evaluation board.
Figura B.1: Fotografia da placa de expanso AD-FMComms3-EBZ (adaptado de [Ana14a]).
B.2 Transceiver AD9361

Este apndice inclui, na figura B.2, o diagrama de blocos funcional completo do transceiver
AD9361. Este diagrama vem includo com a aplicao de exemplo da Analog Devices referida
como IIO Oscilloscope [Ana14c].
123
Rx Channel 2 AD9361
Rx Channel 1
Automatic Manual
GPO Gain Slow
Control Fast
1.3V
1 1
2 1 1 2
3 2 2 4
RxA
I
TIA ADC HB3 HB2 HB1 GAIN FIR 1.8V
Input Mux
RxB
3.3V
LNA Rx Phase RF Channel Bandwidth Rx Decimation
Splitter 200kHz - 56MHz (I/Q) Digital Filtering and Equalization
Tx
RxC
GND
Q
Tx TIA ADC HB3 HB2 HB1 GAIN FIR
Mon
Rx Tx
Ch1 I/Q
Ch2 I/Q
Enable State
11.2 - 640 MSPS
CMOS / LVDS INTERFACE

Machine (ENSM) Rx 61.44 MSPS
Rx
Temperature
70MHz - 6GHz
Sensor
DCXO
Baseband LOOP
DIV DIV DIV BACK
715 MHz - 1430 MHz PN &
Calibration and BIST
70MHz - 6GHz
Correction
DIV
Tx Tx 61.44 MSPS
AUX DAC
Ch1 I/Q
Ch2 I/Q
Tx Channel 2
Dual
10-bit Tx Channel 1 SPI
I
DAC HB3 HB2 HB1 FIR
CTRL
TxA
Output Mux
320 MSPS
RF Channel Bandwidth Tx Interpolation

Phase
ATTN Splitter 200kHz - 56MHz (I/Q) Digital Filtering and Equalization
Reset
TxB
Q
AUX ADC HB1 FIR
DAC HB3 HB2
12-bit 1x 1x 1x 1x
2x 2x 2x 2x
3x 4x
Figura B.2: Diagrama de blocos funcional completo do Transceiver AD9361 (retirado de

[Ana14c]).
Nas subseces seguintes deste apndice, detalham-se alguns dos aspetos mais importantes
da cadeia de transmisso e receo implementados no transceiver.
B.2.1 Caminho de Transmisso

Internamente o caminho de transmisso constitudo por dois canais idnticos que so
controlados de forma independente, estes fornecem a cadeia de processamento digital, mistu-
radores de sinal e de blocos RF necessrios para implementar um sistema de converso direta
que usa um sintetizador de frequncias comum.
A cadeia de transmisso recebe dados da interface digital, que chegam codificados com
12 bits em complemento para dois, no formato I/Q e cada canal (I ou Q) passa atravs de
quatro filtros interpoladores digitais para uma DAC de 12 bits do tipo sigma-delta ( ).
Quando convertidos para sinais analgicos em banda base os canais I e Q so filtrados por
dois filtros passa-baixo para reduzir os esprios e remover as frequncias imagem resultantes
da converso para o domnio analgico. Os sinais I/Q so posteriormente recombinados e
modulados frequncia da portadora de transmisso e enviados para o andar de sada. A
figura B.3 mostra um diagrama de blocos do caminho de transmisso do AD9361, de notar que
ambos os canais I e Q so esquematicamente idnticos.
124
PROG BB 2ND
HB1 HB2 HB3/ DAC
TX FIR INT3 LPF LPF
Figura B.3: Caminho de transmisso do transceiver AD9361 (retirado de [Ana13]).
Em baixo feita uma descrio da filtragem analgica e digital disponvel no caminho de

transmisso do AD9361, com base na figura B.3.
Blocos de Filtros Digitais

O primeiro filtro digital um filtro Finite Impulse Response (FIR) polifsico programvel.
Este filtro pode interpolar por um fator de 1, 2 ou 4. O nmero de coeficientes do Tx FIR
programvel, no mnimo com 16 e mximo com 128 coeficientes. A definio do seu ganho
tambm varivel entre os 0 dB e os 6 dB.
O Tx HB1 implementa um filtro half-band de coeficientes fixos, que pode interpolar por
um fator de 2. Posteriormente, o Tx HB2 semelhante ao anterior exceto os valor dos seus
coeficientes. Por ltimo, na cadeia de filtros digitais, o Tx HB3/INT3 composto por dois
filtros interpoladores diferentes de coeficientes fixos. Cada um destes filtros pode ser ignorado
se necessrio.
Blocos de Filtros Analgicos

O Tx BB LPF um filtro passa-baixo, do tipo Butterworth de terceira ordem, com frequn-
cia de canto, a 3 dB, ajustvel por software. A gama de frequncias pode ir dos 625 KHz ao 32
MHz, tipicamente calibrado para 8/5 da largura de banda do canal em banda base. O Tx LPF
secundrio um filtro passa-baixo com um nico plo, com frequncia de canto programvel,
ao longo da gama dos 2.7 MHz aos 100 MHz. Este filtro est tipicamente calibrado para 5
vezes a largura de banda do canal em banda base.
B.2.2 Caminho de Receo

A cadeia de receo contm todos os blocos necessrios para receber os sinais RF e convert-
los em sinais digitais que posteriormente podem ser enviados para um base band processor.
Existem dois canais controlados separadamente que podem receber sinais de diferentes fontes,
permitindo o uso do transceiver em sistemas MIMO, enquanto partilham o mesmo sintetizador
de frequncias, semelhana do caminho de transmisso.
O recetor um sistema de converso direto que contm um LNA, seguido de amplificadores

I e Q adaptados, misturadores e filtros de modulao de banda, que faz o down-conversion
para banda base dos sinais recebidos.
A cadeia de receo composta por dois filtros analgicos passa-baixo programveis, uma
ADC de 12 bits ( ) e por quatro filtros digitais decimadores. A figura B.4 mostra um
diagrama de blocos do caminho de receo do AD9361.
A filtragem analgica antes da ADC reduz os nveis de esprios do sinal removendo as
harmnicas atravs de filtros passa-baixo antes da translao do sinal para banda base.
125
TIA BB HB3/ PROG
LPF LPF ADC DEC3 HB2 HB1
RX FIR
Figura B.4: Caminho de receo do transceiver AD9361 (retirado de [Ana13].
Os pontos seguintes contm uma descrio da filtragem analgica e digital disponvel no

caminho de receo do AD9361, com base na figura B.4.
Blocos de Filtros Analgicos

O Rx TIA LPF um filtro passa-baixo com um nico plo e com frequncia de canto
programvel, na gama dos 1 MHz aos 70 MHz. Este filtro encontra-se, normalmente, calibrado
para 5/2 da largura de banda do canal em banda base. O Rx LPF um filtro passa-baixo do
tipo Butterworth de terceira ordem, com frequncia de canto, a 3 dB, ajustvel. A gama de
frequncias pode ir dos 200 KHz ao 39.2 MHz, tipicamente calibrado para 7/5 da largura de
banda do canal.
Blocos de Filtros Digitais

O Rx HB3/DEC3 composto por dois filtros de coeficientes fixos e que podem decimar por
um fator de 3. O segundo e primeiro filtro, Rx HB2 e Rx HB1 respetivamente, so ambos de
coeficientes fixos e que permitem decimar por um fator de 2. O ltimo filtro decimador Rx
FIR, semelhante ao Tx FIR, referido em B.2.1, exceto no facto de permitir valores de ganho
ajustveis de 12 dB, 6 dB, 0 dB ou 6 dB.
B.2.3 Relgio de Referncia

A cadeia de transmisso e receo do transceiver AD9361 utiliza como referncia um cristal
dedicado ou um relgio externo. Na primeira opo o cristal tem que ter uma frequncia entre
os 19 MHz e os 50 MHz. Se for utilizado um gerador de relgio externo, a frequncia pode
variar entre os 10 MHz e os 80 MHz. Este relgio de referncia tem como objetivo alimentar
o bloco de sintetizadores que gera todos os relgios de dados, amostragem e osciladores locais
dentro do dispositivo AD9361. Por esta razo, extremamente crtico que o cristal ou a fonte
de relgio tenham um baixo rudo de fase. Assim, a especificao recomendada para o rudo
de fase dos relgios de referncia encontra-se na figura B.5.
126
80
90
100
PHASE NOISE (dBc/Hz) 110
120
130
140
150
160
10 100 1k 10k 100k 1M
OFFSET FREQUENCY (Hz)
Figura B.5: Rudo de fase em funo do offset de frequncia (retirado de [Ana14b]).
B.2.4 AD9361 Filter Design Wizard

O AD9361 Filter Design Wizard uma pequena aplicao MATLAB R
, que pode ser
usada para desenhar os filtros FIR da transmisso e receo, tendo em conta a resposta de
magnitude e fase dos restantes filtros, digitais e analgicos, presentes na cadeia de filtragem.
A sua interface grfica mostrada na figura B.6.
Esta ferramenta oferece no s uma forma genrica de desenhar filtros passa-baixo, mas
tambm de equalizao de magnitude e fase para os restantes andares no caminho do sinal.
Com esta aplicao possvel realizar as seguintes tarefas:
Escolher os filtros digitais corretos para o transmissor e recetor.
Desenhar os filtros FIR programveis, obter os coeficientes do filtro.
Analisar a resposta independente de cada filtro, e a resposta conjunta de todos os

filtros, incluindo tanto os filtros digitais como os analgicos.
127
Figura B.6: Interface grfica do AD9361 Filter Design Wizard.
128
B.3 Comportamento do Front End nas Bandas E-UTRA
Para alm dos resultados mencionados em 6.3.2, neste apndice so apresentadas algumas
medidas efetuadas para as bandas E-UTRA mais frequentes. Na tabela B.1 esto dispostas
as bandas de operao testadas.
Banda de Operao Downlink Modo Largura de Banda Banda de

E-UTRA (MHz) Duplex dos Canais (MHz) Frequncia (MHz)
1 2110 - 2170 FDD 5, 10, 15, 20 2100
3 1805 - 1880 FDD 1.4, 3, 5, 10, 15, 20 1800
7 2620 - 2690 FDD 5, 10, 15, 20 2600
20 791 - 821 FDD 5, 10, 15, 20 800
Tabela B.1: Bandas de frequncias E-UTRA mais comuns (retirado de [3GP13a]).
Banda 1
Este teste semelhante ao efetuado na subseco 6.3.2 e considera o envio de um sinal dos
DDSs com uma frequncia nula, de modo a se obter a portadora transmitida pelo front end.
A frequncia da banda 1 do E-UTRA definida em fB1 = 2.1 GHz. Na figura B.7 possvel
observar o espetro do sinal.
Figura B.7: Espetro da portadora de 2.1 GHz (banda 1) transmitida pelo front end.
129
Figura B.8: Rudo de fase medido em torno da portadora de 2.1 GHz.
possvel verificar que no existe qualquer desvio na frequncia face frequncia da

portadora definida. Foi ainda, medido uma potncia mxima de sada de 0.02 dBm. Por
ltimo, encontra-se na figura B.8 o resultado obtido para o rudo de fase relativamente
portadora.
Banda 3
Neste teste, considerou-se a frequncia da banda 3 do E-UTRA, fB3 = 1.8 GHz. A figura
B.9, mostra o espetro do sinal transmitido nas mesmas condies do teste anterior.
130
Figura B.9: Espetro da portadora de 1.8 GHz transmitida pelo front end.
Figura B.10: Rudo de fase medido para uma portadora de 1.8 GHz.
semelhana do teste anterior, conclui-se que a portada se encontra na frequncia preten-

dida. A potncia mxima medida foi de 0.14 dBm. Na figura B.10, apresentado o resultado
obtido para o rudo de fase da portadora.
131
Banda 7
Este teste tem como finalidade testar o comportamento do front end para a frequncia da
banda 7 do E-UTRA, fB7 = 2.6 GHz. O espetro do sinal obtido est presente na figura B.11.
Figura B.11: Espetro da portadora da banda 7 do E-UTRA transmitida pelo front end.
Figura B.12: Rudo de fase medido em torno da portadora de 2.6 GHz.
132
Do espetro confirma-se a preciso da frequncia da portadora nesta banda. Tendo em
conta o resultado obtido, a potncia de sada medida de 0.78 dBm. Por ltimo, na figura
B.12 encontra-se a medio do rudo de fase da portadora na banda 7.
Banda 20
Neste caso configurou-se uma frequncia da portadora de fB20 = 800 M Hz, que corres-
ponde banda 20 do E-UTRA. A figura B.13 mostra o espetro do sinal transmitido.
Figura B.13: Espetro da portadora na banda 20 do E-UTRA.
133
Figura B.14: Rudo de fase medido em torno da portadora de 800 MHz.
Da figura B.13, conclui-se a presena da portadora transmitida na frequncia desejada

(800 MHz). Consequentemente, mediu-se a potncia do sinal sada do front end obtendo
um valor de 2.23 dBm. O rudo de fase obtido est presente na figura B.14.
134
Apndice C
Mdulo de Avaliao
CDCE72010EVM da Texas
Instruments
Neste apndice apresentado o CDCDE72010EVM, um mdulo de avaliao da Texas Instru-

ments do CDCD72010, um sincronizador de relgios de baixo jitter. A figura C.1 apresenta a
vista superior do mdulo. Este mdulo foi usado como relgio de referncia externo para o
front end analgico AD-FMComms3.
O CDCDE72010 pode ser programado por SPI atravs de uma GUI, que apresentada na
figura C.2.
Figura C.1: Mdulo de avaliao CDCE72010EVM da Texas Instruments (retirado de [Tex08a]).
135
Figura C.2: Interface grfica para controlo das configuraes do CDCE72010.
136
C.1 Anlise ao Rudo de Fase do Mdulo CDCDE72010
Na figura C.3, apresentado o resultado obtido para o rudo de fase do mdulo CDCDE72010.
Este resultado permite avaliar o comportamento do mdulo de avaliao face aos requisitos
impostos para o relgio de referncia externo do front end analgico (apndice B.2.3).
Figura C.3: Rudo de fase da PLL CDCE72010.
137
138
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Universidade de Aveiro Eletrnica, Telecomunicaes e Informtica

Jorge Casal Santos Gerao em FPGA de Sinais LTE

Jorge Casal Santos Gerao em FPGA de Sinais LTE

Dissertao apresentada Universidade de Aveiro para cumprimento dos re-

presidente / president Professor Doutor Paulo Miguel Nepomuceno Pereira Monteiro

vogais / examiners committee Professora Doutora Maria do Carmo Raposo de Medeiros

Professor Doutor Arnaldo Silva Rodrigues de Oliveira

resumo O crescimento do trfego de dados est a colocar exigncias sem precedentes

6 Integrao do Front End Analgico 73

9 Concluses e Trabalho Futuro 117

A Kit de Desenvolvimento em FPGA 121

B Front End RF 123

C Mdulo de Avaliao CDCE72010EVM da Texas Instruments 135

1.1 Arquitetura de uma rede de acesso mvel baseada no paradigma C-RAN. . . . . 2

2.1 Evoluo cronolgica das tecnologias de acesso rdio. . . . . . . . . . . . . . . . 6

3.1 Arquitetura LTE com a rede de acesso E-UTRAN. . . . . . . . . . . . . . . . . 30

4.1 Diagrama de blocos global do sistema a desenvolver. . . . . . . . . . . . . . . . 53

5.1 Ilustrao das interfaces externas do LTE Downlink Transmitter Subsystem. . . 62

6.1 Diagrama funcional do transceiver AD9361 da Analog Devices. . . . . . . . . . . 74

7.1 Ilustrao do diagrama de blocos do demonstrador C-RAN. . . . . . . . . . . . 83

8.1 Setup laboratorial utilizado na medio dos sinais LTE. . . . . . . . . . . . . . 97

A.1 Fotografia da placa de desenvolvimento Xilinx KC705. . . . . . . . . . . . . . . 121

B.1 Fotografia da placa de expanso AD-FMComms3-EBZ. . . . . . . . . . . . . . . . . 123

C.1 Mdulo de avaliao CDCE72010EVM da Texas Instruments . . . . . . . . . . . . 135

2.1 Line rates permitidas na especificao 6 do CPRI. . . . . . . . . . . . . . . . . 19

3.1 Configuraes de Downlink-Uplink para o modo TDD no LTE. . . . . . . . . . 38

5.1 Consumo de recursos da FPGA, aps a implementao do gerador de sinais LTE. 71

6.1 Consumo de recursos da FPGA aps a implementao da interface do front end

7.1 Consumo de recursos da FPGA aps a implementao do mdulo REC. . . . . 93

8.1 Parmetros de configurao do ficheiro do modelo C para um sinal LTE 10 MHz

A.1 Descrio dos componentes usados na implementao dos sistemas, e que se

B.1 Bandas de frequncias E-UTRA mais comuns. . . . . . . . . . . . . . . . . . . . 129

3GPP Third Generation Partnership Project

Fronthaul Base Band Base Band

UE Remote Radio Centralized Office

1.4 Estrutura do Documento

No Captulo 2 (Conceitos Fundamentais), so enumerados os conceitos fundamentais

De seguida, no Captulo 4 (Arquitetura do Sistema), apresentada uma viso geral

Posteriormente, o Captulo 5 (Gerador de Sinais LTE) tem como objetivo delinear as

Seguidamente, os detalhes da integrao do front end analgico no sistema de gerao

No Captulo 7 (Demonstrador C-RAN) detalhado o mtodo de integrao da interface

O Captulo 8 (Apresentao de Resultados) contm a apresentao e a discusso dos

Finalmente no Captulo 9 (Concluses e Trabalho Futuro), so tiradas algumas con-

Com a finalidade de complementar a estrutura da dissertao, alm dos captulos acima

A apresentao do mdulo de avaliao da Analog Devices, usado para implementar

O Apndice C (Mdulo de Avaliao CDCE72010EVM da Texas Instruments) pretende

2.1 Evoluo da Radio Access Network (RAN)

1990 2000 2004 2010 time

GSM GPRS UMTS LTE

Base Station Radio Network

BTS Node B eNode B

GERAN UTRAN E-UTRAN

Figura 2.2: Arquiteturas das redes do GSM ao LTE.

(a) Exemplo do planeamento de frequncias (b) Ilustrao de um cluster, constitudo por

No dimensionamento de uma rede celular, h que ter em conta o trfego a acomodar, ou

POWER AMPLIFIERS COAXIAL CABLE

BASE STATION CHASSIS CELL TOWER

Uma forma de complementar as redes de macro cells existentes usando-se as chamadas

2.1.2 Redes Heterogneas

2.1.3 Desafios das RANs Atuais

2.2 Arquitetura e Funcionalidades do C-RAN