ALUMNO: CRISTIAN QUISPE

VENTURA

CDIGO: 12190027

CURSO: LABORATORIO DE

MICROELECTRONICA

TEMA: INFORME FINAL 1

PROFESOR: ALARCN MATUTTI

HORARIO: MARTES 16 18 PM
Desarrollo del laboratorio
1. Presentar el LAYOUT del inversor realizado por ud. Mostrar
las vistas de corte 2D y 3D.

2D
3D

2. Para el LAYOUT del inversor

Hallar la frecuencia MAXIMA de operacin

El retardo mximo: 21 pS por lo tanto la frecuencia es:

1 1
Fmax = =47.62GHz
T pmax 21 pS
 El rea ocupada del LAYOUT

Dx: 30 = 30(0.125 )= 3.750m

Dy: 63 = 63(0.125 )= 7.875m

Por lo tanto el rea es:

2
30 x 63 =3.750 7.875 m
29.531 m 2

3. Para el LAYOUT del inversor, extraer la descripcin CIR y CIF

del inversor
Descripcin CIR
Los documentos CIR estn asociados con PSpice Circuit File (Cadence
Design Systems Inc). Se concluye que el inversor se modela en PSpice con
un transistor nMOS, otro pMOS y 4 capacidades, que podemos advertir que
son producto de la capacitancia parasita de la entrada (C6), la salida (C4) y
VDD (C2 y C3) con tierra, influidos por la distribucin de los elementos del
layout.
CIRCUIT C:\Users\Cristian\Documents\cris fittness\cristiano.MSK
*
* IC Technology: ST 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
VVin 6 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "Vout" corresponds to n4
* "Vin" corresponds to n6
*
* MOS devices
MN1 0 6 4 0 TN W= 0.50U L= 0.38U
MP1 4 6 1 1 TP W= 0.50U L= 0.38U
*
C2 1 0 1.655fF
C3 1 0 0.785fF
C4 4 0 1.137fF
C6 6 0 0.306fF
* n-MOS Model 3 :
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
* p-MOS Model 3:

.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6

+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
* Transient analysis
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

L=0.38
U
C6=0.30 C4=1.13
6fF 7fF
Descripcin CIF
Es un formato de archivos para describir los circuitos integrados. CIF
proporciona un conjunto limitado de primitivas graficas que son tiles para
describir las formas de dos dimensiones en las diferentes capas de un chip.
El formato permite descripcin jerrquica, lo que hace la representacin
concisa.
( File : "C:\Users\Cristian\Documents\cris fittness\cristiano.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 16/04/2017,07:43:35 p.m.)

DS 1 1 1;
9 topcell;
L 1;
P 4625,2875 6375,2875 6375,6625 4625,6625;
L 19;
P 5475,-150 5775,-150 5775,150 5475,150;
P 5475,3100 5775,3100 5775,3400 5475,3400;
P 5475,4975 5775,4975 5775,5275 5475,5275;
P 4850,6100 5150,6100 5150,6400 4850,6400;
P 5475,1600 5775,1600 5775,1900 5475,1900;
L 13;
P 3750,875 4375,875 4375,4375 3750,4375;
P 4375,875 6500,875 6500,1250 4375,1250;
P 4375,4000 6625,4000 6625,4375 4375,4375;
L 23;
P 5250,5375 6000,5375 6000,5500 5250,5500;
P 5250,1375 6000,1375 6000,2125 5250,2125;
P 5250,4750 6000,4750 6000,4875 5250,4875;
P 5125,-250 7375,-250 7375,125 5125,125;
P 5250,2875 6000,2875 6000,3625 5250,3625;
P 5125,4875 7250,4875 7250,5375 5125,5375;
P 4625,5875 5375,5875 5375,6625 4625,6625;
P 5250,-375 6000,-375 6000,-250 5250,-250;
P 5250,125 6000,125 6000,375 5250,375;
P 5375,2125 5875,2125 5875,2875 5375,2875;
L 2;
P 5375,375 5875,375 5875,875 5375,875;
P 5250,1375 6000,1375 6000,2125 5250,2125;
P 5250,-375 6000,-375 6000,375 5250,375;
P 4625,5875 5375,5875 5375,6625 4625,6625;
P 5375,875 5875,875 5875,1250 5375,1250;
P 5375,1250 5875,1250 5875,1375 5375,1375;
P 5375,4375 5875,4375 5875,4750 5375,4750;
P 5375,3625 5875,3625 5875,4000 5375,4000;
P 5250,4750 6000,4750 6000,5500 5250,5500;
P 5250,2875 6000,2875 6000,3625 5250,3625;
P 5375,4000 5875,4000 5875,4375 5375,4375;
L 16;
P 5125,125 6125,125 6125,1125 5125,1125;
P 5000,1125 6250,1125 6250,2375 5000,2375;
P 5000,-625 6250,-625 6250,625 5000,625;
P 4375,5625 5625,5625 5625,6875 4375,6875;
P 5125,625 6125,625 6125,1500 5125,1500;
P 5125,1000 6125,1000 6125,1625 5125,1625;
L 17;
P 5125,4125 6125,4125 6125,5000 5125,5000;
P 5125,3375 6125,3375 6125,4250 5125,4250;
P 5000,4500 6250,4500 6250,5750 5000,5750;
P 5000,2625 6250,2625 6250,3875 5000,3875;
P 5125,3750 6125,3750 6125,4625 5125,4625;
L 60;
94 Vdd 5000,6250;
94 Vdd 7000,5000;
94 Vss 7000,0;
94 Vin 4000,2625;
94 Vout 5625,2500;
DF;
C 1;
E
4. Presentar en laboratorio el Layout de la puerta NAND. Considerar
para el Layout el esquema de la FIG. C. Hacer su diagrama de
barras (STICK). Tratar de conseguir un Layout de dimensiones
mnimas. Mostrar y describir las vistas de corte 2D y 3D
2D:

3D:

5. Para circuitos digitales CMOS mostradas en las Figuras 1, 2, 3.

Analizar y determinar la funcin lgica de salida de los circuitos.
Presentar el LAYOUT. Medir el AREA del LAYOUT y hallar la
frecuencia MAXIMA de operacin.
Determinamos la funcin lgica de la salida:

F=S ln 2+ S ln 1

Entonces la tabla seria:

S ln1 ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0

Observamos que F es producido por dos puertas de paso conectados a la

salida de un inversor, lo que nos da a mostrar que la salida ser ln1
invertido o ln2 invertido segn s sea cero o 1.

Layout del circuito:

Calculamos la frecuencia mxima con la siguiente frmula:
 1 1
tp max=90 ps f max= = =11.11GHz
tp max 90 ps

Calculamos el rea del Layout:

Las medidas son:

Dx: 79 =9.875 m

Dy: 68 =8.500 m

Por lo tanto el rea es:

9.875 8.5=83.9375 m 2