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15-En la microarquitectura P6 que recomendaciones se pueden seguir para la optimizacin del rendimiento de
la etapa de renombramiento en el RAT?
- Mantener las microoperaciones que leen el mismo registro lo mas cerca posible para que sea mas probable que
entren a la vez en el RAT.
- Mantener las microoperaciones que leen registros diferentes lo mas lejos posible para que no entren a la vez en el
RAT.
- Provocar renombrados de registros para evitar los ciclos perdidos en el acceso a los registros ( si no se introducen
muchas microoperaciones).
16-Cuales son las dos lneas principales a seguir para mejorar las prestaciones de un procesador
superescalar?
Una posibilidad es aumentar el nmero de instrucciones que se procesan por ciclo, la otra es aumentar la frecuencia de
reloj.
17-Cuales son las diferencias entre las P7 del Pentium 4 y P6 del Pentium 3 ?
- El tamao de la cach L1 de datos en el Pentium 4 es de 8KB frente a los16 KB en el Pentium 3.
- En cuanto a la decodificacin, slo utiliza un decodificador ( se han eliminado dos de los tres decodificadores
de la microarquitectura P6).tambin se introduce una cache de traza que sustituye a la memoria cache de
instrucciones y tiene una capacidad de 12 KBytes, pudiendo proporcionar 3 microoperaciones por ciclo.
- Para la prediccin de saltos , en el Pentium 4 se dispone de un BTB (Branch Transfer Buffer)con 4096
elementos o entradas ( 8 veces mas grande que en la microarquitectura P6).
- El Pentium 4 utiliza registros para el renombrado con 128 elementos, frente a las 40 del ROB de la
microarquitectura P6.
- El Pentium 4 tiene 5 unidades de ejecucin entera (3 ALU, 2 AGU;address generador unit )
- La microarquitectura P7 implementa nuevas instrucciones de coma flotante SIMD.
- No se incluye el desplazador barril (barrel shiffter)que existia desde el 386
4 Velocity Engine.
2 unidades de Coma Flotante.
2 unidades de punto fijo.
1 unidad de Evaluacin de registro de condicin.
1 unidad de operaciones de salto.
2 unidades de Carga/Almacenamiento (Load/Store).
27-Qu utilizan los microprocesadores MIPS para realizar la prediccin de direccin de destino de
salto?
Utiliza un algoritmo dinmico de 2 bits.
31-Qu utiliza el Microprocesador para detectar dependencias entre las cuatros instrucciones
decodificadas simultneamente?
Utiliza 24 comparadores de 5 bits cada uno.
32-Mediante que se renombran los registros de enteros y coma flotante en los Microprocesadores
MIPS?
Mediante Tabla de correspondencia ( Map tables).
33-En los Procesadores MIPS, las instrucciones decodificadas, excepto saltos incondicionales y las
instrucciones pasan a tres colas segn sea el tipo de instruccin. Cuales son estas tres colas?
Cola para instrucciones con enteros
Cola para instrucciones de coma flotante
Cola de direcciones
35-La microarquitectura Sparc esta dividida en seis unidades cuales son estas:
- Unidad de emisin de instrucciones
- Unidad de ejecucin entera
- Unidad de ejecucin de coma flotante
- Unidad de cache de datos
- Unidad de memoria externa
- Unidad de interfaz de sistema
36-Cules son unidades no se consideran dentro del cauce de 14 etapas?
37-Que es el WARF?
Es un banco de registros que permite eliminar caminos de bypass en el cauce de ejecucin para enteros, y a
reducir el tiempo de de ciclo al acortarse el camino de datos para enteros y reducirse la complejidad de los
multiplexores de los caminos de bypass