NACIONAL MAYOR DE SAN MARCOS (Universidad del Per, Decana De Amrica)
Nombre : Cardenas Arias Bladimir Franklin
Cdigo : 12190087 Grupo: 2
Curso : Diseo Digital
Profesor : Alfredo Granados Ly.
Informe Final nmero 1
Tema : Introduccin a las herramientas de sntesis y uso del
estilo flujo de datos para el diseo e implementacin en FPGA de circuitos combinacionales.
Fecha de entrega: 05/05/2017
Ciudad Universitaria, Mayo del 2017
1. Indicar las diferencias entre:
Cyclone Cyclone II Cyclone III Cyclone IV
Densidad 2.910 a 20.060 4.608 a 68.416 5.136 a 119.088 Por encima de los 150 000 Lgica (LEs) LEs LEs LEs LEs
Memoria 13 a 64 M4K 26 a 250 M4K M9K RAM 6.5 Mbits of embedded
RAM bloques, RAM bloques, bloques memory arranged as 9- incluyendo 512 incluyendo 512 Hasta 4 Mbits Kbit (M9K) blocks bits de paridad bits de paridad de memoria en por bloque por bloque el chip Ofrece hasta Ofrece hasta 1,1 rendimiento 288 Kbits de Mbits de 260-MHz memoria en el memoria en el chip chip
Procesamiento Hasta 25 18x18 Hasta 150 18 x Hasta 288 x 18 360 18 x 18 embedded
de Seal Digital multiplicadores 18 18 multipliers blandos multiplicadores multiplicadores (implementado usando Les)
PLL 1 a 2 PLL por 2 a 4 PLL por 2 a 4 PLL por 4 PLL-propsito general
dispositivo con dispositivo con dispositivo con instalados en cada esquina hasta 6 salidas hasta 12 salidas hasta 20 salidas de la matriz PLL PLL PLL PLL pueden conectarse en cascada PLLs dinmicamente configurables
Clock Network Hasta 8 reloj Hasta 16 relojes Hasta 20 relojes
global por dedicados mundiales dispositivo globales dedicados (GCLK) y 20 relojes de doble propsito por dispositivo 2. Implementar un conversor BCD a Binario
Despus de compilar satisfactoriamente. Simulamos:
3. Implementar un comparador de 2 nmeros con signo.