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Antes de tudo, quero agradecer a Deus, por abenoar todos os dias da minha vida,
iluminar o meu caminho e me dar foras para ir sempre em frente.
Aos meus grandes professores e dolos, aqueles que em momento algum duvidaram
da minha (nossa) vitria, meus amados pais Henrique e Elbaniza.
minha grande irm, incentivadora e eterna conselheira, Danielle.
Ao meu orientador, Prof. Dr. Sergio Bampi, pela orientao, apoio e principalmente
pela confiana depositada em mim.
UFRGS pela excelente estrutura tcnica, organizao e grau de excelncia de seus
docentes e funcionrios.
Ao nosso grupo de trabalho do Laboratrio da PGMICRO, Dalton, David, Juan,
Andr e Alexandre.
Ao meu grande amigo, Dr. Fernando Cortes, colaborador e incentivador deste
trabalho.
Aos meus novos amigos que conheci no Rio Grande do Sul, em especial os da
CEITEC-SA, por me proporcionarem todos os dias um grande aprendizado sobre esse
fantstico mundo da Microeletrnica.
Ao meu antigo orientador, Prof. Dr. Luiz Carlos Kretly, pela orientao e incentivo
a continuar o mestrado, mesmo que fora da UNICAMP.
Aos antigos amigos de Campinas/SP, com os quais tive o prazer de conviver durante
anos, seja nas repblicas, no laboratrio de antenas, na UNICAMP, no CI-Brasil ou na
Eldorado.
Aos paraenses da Unicamp_para, que me ensinaram que famlia no formada
apenas por pessoas do mesmo sangue.
Enfim, a todos que, de uma maneira ou outra, apoiaram o desenvolvimento deste
trabalho.
SUMRIO
Figura 2.1: Diagrama de blocos de um sistema de recepo tipo heterdino em quadratura. .................... 13
Figura 2.2: Curva de Transferncia de Amplificador com dispositivos ativos. .......................................... 14
Figura 2.3: Produtos de Intermodulao em um sistema no linear. .......................................................... 15
Figura 2.4: Mtricas utilizadas em projetos de RF (Navas, 2005). ............................................................. 17
Figura 2.5: Ponto de compresso de 1 dB. ................................................................................................. 18
Figura 2.6: Estgios no lineares em cascata. ............................................................................................. 19
Figura 2.7: Performance do rudo em um circuito real. .............................................................................. 20
Figura 2.8: Estgios de rudo em cascata.................................................................................................... 21
Figura 2.9: (a) Definio dos SP e (b) ondas incidente e refletida em um quadripolo. .............................. 22
Figura 3.1: Transistor intrnseco com fontes de polarizao DC e fontes de tenso de pequenos sinais
(Tsividis, 1999). ......................................................................................................................................... 27
Figura 3.2: Modelo de pequenos sinais para um transistor completo (Tsividis, 1999). ............................. 29
Figura 3.3: Modelo prtico de pequenos sinais para um transistor (Tsividis, 1999). ................................. 30
Figura 3.4: (a) Layout de um transistor simples; (b) aproximao de conjuntos (Tsividis, 1999). ............ 30
Figura 3.5: Transistor com contato da porta em ambos os lados (Tsividis, 1999). .................................... 31
Figura 3.6: Modelo simplificado do transistor. .......................................................................................... 32
Figura 3.7: Modelo simplificado do transistor MOS em saturao com fonte de rudo no canal. .............. 35
Figura 3.8: Modelo do transistor MOS com rudo devido resistncia de porta. ...................................... 35
Figura 4.1: Compromisso dos parmetros no projeto de um LNA. ............................................................ 39
Figura 4.2: Arquiteturas de (a) Sada nica e (b) Diferencial. .................................................................... 40
Figura 4.3: Casamento de impedncia: (a) Terminao Resistiva; (b) Terminao 1/gm; (c)
Realimentao Srie; (d) Degenerao Indutiva. ....................................................................................... 41
Figura 4.4: Configurao degenerada por fonte com transistor MOS: (a) Circuito; (b) Modelo
simplificado para o calculo de Zin. ............................................................................................................ 42
Figura 5.1: Exemplo conceitual de um receptor multibanda (Wu e Razavi, 1998). ................................... 44
Figura 5.2: Exemplo de soluo com conjunto de redes de ajuste usando uma chave: (a) Pseudo LNA para
trs bandas; (b) Rede utilizada para casamento de impedncia (Lavasani, Chaudhuri e Kiaei, 2003). ...... 45
Figura 5.3: Exemplo da resposta em frequncia de filtros complexos multibanda (Zhang, et al. 2007). ... 45
Figura 5.4: exemplo da resposta em frequncia de LNAs Wideband: Medida e simulao de: (a)
Parmetros-S; (b) Figura de Rudo (Kim, Jung e Lee, 2005). .................................................................... 46
Figura 5.5 Exemplo de (a) LNAs Multi-banda e da sua (b) resposta em frequncia (Engberg, 1995). .... 47
Figura 5.6: Estrutura de um amplificador com realimentao resistiva. .................................................... 50
Figura 5.7: Tenso de (a) Rudo e (b) Sinal gerados no amplificador. ....................................................... 50
Figura 5.8: (a) Estrutura de cancelamento do rudo (b) com implementao bsica (Bruccoleri,
Klumperink e Nauta, 2004). ....................................................................................................................... 51
Figura 6.1: Amplificador fonte-comum com realimentao resistiva. ....................................................... 58
Figura 6.2: Inversor push-pull com realimentao resistiva. ...................................................................... 58
Figura 6.3: Circuito e resposta de um filtro RC passa-alta. ........................................................................ 59
Figura 6.4: Amplificador seguidor de fonte. .............................................................................................. 59
Figura 6.5: Amplificador cascode. ............................................................................................................. 60
Figura 6.6: Metade idntica do esquemtico do LNA diferencial. ............................................................. 60
Figura 6.7: Fluxo de projeto utilizando a metodologia . .................................................................. 61
Figura 6.8: Curva simulada dos transistores NMOS e PMOS IBM 130nm. ................................... 62
Figura 6.9: Esquemtico do LNA banda-larga para frequncias de 50MHz-1GHZ. .................................. 65
Figura 6.10: Modelo eltrico bsico do wirebond. ..................................................................................... 67
Figura 6.11: Topologia do circuito de proteo ESD. ................................................................................ 67
Figura 6.12: Configurao de testes para simulao. ................................................................................. 68
Figura 6.13: Ganho de tenso do LNA para simulao do esquemtico. ................................................... 69
Figura 6.14: Figura de rudo do LNA para simulao do esquemtico. ..................................................... 70
Figura 6.15: Coeficientes de reflexo do LNA para simulao do esquemtico. ....................................... 71
Figura 6.16: IP3 do LNA para simulao do esquemtico. ........................................................................ 72
Figura 6.17: P1dB do LNA para simulao do esquemtico. ..................................................................... 72
Figura 6.18: Fator K do LNA para simulao do esquemtico. ................................................................. 73
Figura 6.19: Delta do LNA para simulao do esquemtico. ..................................................................... 74
Figura 6.20: Histograma do ganho (a) e da figura de rudo (b). ................................................................. 76
Figura 6.21: Seco transversal de um modelo de metalizao para a tecnologia IBM 8RF-DM (IBM,
2010)........................................................................................................................................................... 77
Figura 6.22: Exemplo da proteo de sinais RF. ........................................................................................ 78
Figura 6.23: Layout do LNA sem proteo ESD. ...................................................................................... 80
Figura 6.24: Layout do LNA com proteo ESD. ...................................................................................... 80
Figura 6.25: Layout do topo do chip encapsulado. ..................................................................................... 82
Figura 6.26: Lista dos pinos do chip encapsulado. ..................................................................................... 83
Figura 6.27: Diagrama de bonding do encapsulamento. ............................................................................ 83
Figura 6.28: Ganho de tenso do LNA (S21) obtida por simulao do esquemtico extrado. .................. 84
Figura 6.29: Figura de rudo do LNA para simulao do esquemtico extrado. ....................................... 85
Figura 6.30: Coeficientes de reflexo do LNA para simulao do esquemtico extrado. ......................... 86
Figura 6.31: IIP3 do LNA para simulao do esquemtico extrado. ......................................................... 87
Figura 6.32: P1dB do LNA para simulao do esquemtico extrado. ....................................................... 87
Figura 6.33: Fator K do LNA para simulao do esquemtico extrado. ................................................... 88
Figura 6.34: Delta do LNA para simulao do esquemtico extrado. ....................................................... 88
Figura 6.35: Configurao de teste para parmetros de espalhamento. ...................................................... 91
Figura 6.36: Configurao de teste para IP3. ............................................................................................. 92
Figura 6.37: Configurao de teste para P1dB. .......................................................................................... 92
Figura 6.38: Configurao de teste para NF com analisador de especfico. ............................................... 93
Figura 6.39: Configurao de teste para NF com mtodo fator Y. ............................................................. 93
Figura 6.40: Configurao de teste para NF com mtodo do ganho........................................................... 94
LISTA DE TABELAS
O presente trabalho tem por objetivo fornecer o embasamento terico para o projeto
de um amplificador de baixo rudo (LNA Low Noise Amplifier) em tecnologia CMOS
que opere em mais de uma faixa de frequncia, de modo a permitir seu uso em
receptores multibanda e de banda larga.
A base terica que este trabalho abrange desde a reviso bibliogrfica do assunto em
questo, passando pela anlise dos modelos de transistores para alta-frequncia, pelo
estudo das especificaes deste bloco e das mtricas utilizadas em projetos de circuitos
integrados de RF, bem como pela reviso de topologias clssicas existentes.
Com os conhecimentos acima adquiridos, foi possvel realizar o projeto de um LNA
diferencial de banda larga utilizando tecnologia CMOS IBM 130nm, o qual pode ser
aplicado ao padro IEEE 802.22 para rdios cognitivos (CR). O projeto baseado na
tcnica de cancelamento de rudo, sendo validado aps apresentar efetiva reduo de
figura de rudo para banda de frequncia desejada, com moderado consumo de potncia
e utilizao moderada de rea de silcio, devido a soluo sem o uso de indutores.
O LNA banda larga opera em frequncias de 50Mhz a 1GHz e apresenta uma figura
de rudo abaixo de 4dB, em 90% da faixa, um ganho acima de 12dB, e perda de retorno
na entrada e na sada maiores que . O IIP3 e a frequncia de ocorrncia de
compresso a 1dB com a entrada em esto acima de e
respectivamente. Possui consumo de para fonte de e ocupa uma rea
ativa de apenas .
ABSTRACT
This work presents the theoretical basis for the design of a low noise amplifier
(LNA) in CMOS technology that operates in more than one frequency band, which
enables its use in multi-band and wideband receivers.
The theoretical basis that this work will address extends from the literature review
on the subject, through the analysis of models of MOS transistors for high frequencies,
study of specifications of this block and the metrics used in RF integrated circuit design,
as well as the review of existing classical LNA topologies.
Based on the knowledge acquired above, the design of a differential wideband LNA is
developed using IBM 130nm RF CMOS process, which can be used in IEEE 802.22
Cognitive Radio (CR) applications. The design is based on the noise-canceling technique,
with an indutctorless solution, showing that this technique effectively reduces the noise
figure over the desired frequency range with moderate power consumption and a moderate
utilization of silicon die area.
The wideband LNA covers the frequency range from 50 MHz to 1 GHz, achieving a
noise figure below 4dB in over 90% of the band of interest, a gain of 11dB to 12dB, and an
input/output return loss higher than -12 dB. The input IIP3 and input P1dB at 580MHz are
above 0dB and -10dB, respectively. It consumes 46.5mW from a 1.5V supply and occupies
an active area of only 0.056mm2 (0.28mm x 0.2mm).
1 INTRODUO
I
ADC
LNA 0
90
Q
ADC
2.1 Linearidade
Um sistema considerado linear se sua sada pode ser expressada como uma
combinao linear (ou superposio) das respostas de entradas distintas (Razavi, RF
Microelectronics 1998). Todo sistema que no satisfaz esta condio considerado no
linear. Levando-se em considerao que praticamente nenhum sistema real pode
satisfazer esta condio, conclui-se que todo sistema real no linear.
Baseado nesta afirmao, faz-se necessrio o estudo dos principais efeitos no
lineares considerados em circuitos analgicos e de RF.
14
Eo
Sinal de Sada
Ei
Sinal de Entrada
2.2 Distoro
Distoro definida pela alterao de sinais em uma banda desejada por sinais no
desejados. Em sistemas no lineares, como dispositivos de RF, se um sinal senoidal
aplicado, geralmente sua sada ir apresentar componentes de frequncia que so
mltiplos inteiros da frequncia de entrada (Razavi, RF Microelectronics 1998). Por
exemplo, se a entrada:
(1)
( ) (3)
(4)
(5)
(6)
2.3 Intermodulao
Sistema no linear
W1 W2 2W1 - W2 W1 W2 2W2 W1
A sada ser:
(8)
16
As frequncias fundamentais:
( ) (9)
( ) ( 10 )
( ) ( ) ( 11 )
( ) ( ) ( 13 )
( 14 )
( 15 )
ser visto que ao variar a amplitude do sinal de entrada, haver diferentes inclinaes
para a fundamental e para o produto de intermodulao de terceira ordem.
Pout,dBm
Ponto de Interceptao de 3a ordem - IP3
OIP3
dem
a or
de 3
l
ta
en
od.
m
da
term
n
Fu
de in
.
Prod
Pin,dBm
Pout,dBm
dem
a or
de 3
l
ta
en
od .
m
da
term
n
Fu
de in
20 log(1 A)
.
Prod
3
20 log 3 A3
4
Pin,dBm
( 16 )
( 17 )
( 18 )
19
( 19 )
2.6 Rudo
O rudo pode ser definido como qualquer interferncia aleatria no relacionada
com o sinal de interesse. As principais fontes de rudo em circuitos so: o rudo trmico,
o qual gerado por resistores e transistores, o rudo flicker (tambm conhecido como
rudo 1/f), possui origem devido contaminao e defeitos do cristal, logo, pode ser
encontrado em todos os dispositivos ativos, e por ltimo, o rudo shot, o qual est
associado s flutuaes no nmero de eltrons remetidos por uma fonte (Razavi, 1998).
No faz parte do escopo deste trabalho um estudo detalhado especificamente sobre
rudo, mas sim o conhecimento das fontes de rudo (Seo 3.4), das tcnicas de projeto
de circuitos integrados e de medidas das mesmas fontes. A seguir so apresentadas as
principais mtricas de desempenho utilizadas para caracterizar o comportamento do
rudo em sistemas analgicos e de RF.
Ro Rudo na Sada
= A2 No + Nckt
Vs
A
Nckt
( 20 )
( 22 )
A figura de rudo de um circuito pode ser definida como a relao sinal-rudo (SNR)
na porta de entrada dividida pela SNR na porta de sada.
( 23 )
onde:
F Fator Rudo;
Relao sinal rudo de entrada;
Relao sinal rudo de sada.
21
Para estgios em cascata, a figura de rudo total pode ser obtida em termos de
figura de rudo e ganhos de cada estgio.
Considerando que n figuras de rudo em cascata so apresentados na Figura 2.8,
onde Nin, N1,... Nout so os rudos na entrada, no estgio de sada 1, e na sada,
respectivamente.
Nin N1 N2 Nout
A1, Nckt1 A2, Nckt2 An, Ncktn
( 24 )
Logo, atravs da eq. ( 20 ), o fator rudo total pode ser expressa como:
( 25 )
a1 a2
Quadripolo
b1 b2
Figura 2.9: (a) Definio dos SP e (b) ondas incidente e refletida em um quadripolo.
[ ] [ ][ ] ( 26 )
Onde:
S11 - coeficiente de reflexo de entrada;
S21 - ganho direto;
S22 - coeficiente de reflexo de sada;
S12 - ganho reverso.
an - potncia da onda de entrada
bn - potncia da onda de sada
( 28 )
| | ( 30 )
2.8 Estabilidade
( 31 )
( 32 )
( 33 )
Onde:
- Potncia do sinal na entrada;
- Potncia do rudo gerado pela resistncia da fonte do sinal.
( 34 )
Onde:
- Potncia mnima de sinal na entrada necessria para atingir o SNR mnimo;
- Banda em Hz.
( 35 )
Nota-se que a soma dos trs primeiros termos da equao acima o rudo total do
sistema, o qual algumas vezes, chamado de rudo de fundo (noise floor).
Com relao Faixa Dinmica (DR - Dynamic Range), esta geralmente definida
na literatura como a razo entre a mxima magnitude de sinal de entrada que o circuito
consegue tolerar e a mnima magnitude de entrada que o circuito pode detectar,
mantendo uma razovel qualidade do sinal na sada (Razavi, 1998). Em sistemas de RF,
a magnitude mxima geralmente determinada atravs do comportamento dos produtos
de intermodulao, e a magnitude mnima determinada atravs da sensibilidade. Tal
definio conhecida como faixa dinmica livre de esprios (SFDR - Spurious-free
dynamic range).
Em um teste de dois tons, o limite mximo da faixa dinmica pode ser definido
como a mxima magnitude aplicada entrada do circuito, na qual os produtos de
intermodulao se mantenham abaixo do rudo de fundo. Atravs da Figura 2.4, sabe-se
que:
( 37 )
considerando que e ( 38 )
onde:
- Ganho de tenso do circuito;
- Potncia dos produtos de intermodulao relacionados entrada.
Tem-se que: ( 39 )
( 40 )
onde ( 41 )
( 42 )
26
3 TRANSISTORES MOS EM RF
vgs
Vs
iG
iS iD
+++++++++++++++++++++ +++
vs vd
Vs Vd
iB
vb
Vb
Considerando agora uma tenso na porta, se Vg est variando muito rpido, a carga
na camada de inverso no tem tempo o suficiente para responder, logo a admitncia
Ydg, que modela esta resposta, ser pequena. Alm disso, o ngulo desta admitncia
deve ser significante e negativa, por causa do atraso entre a causa (a variao na tenso
da porta) e o efeito (a variao na corrente de dreno). E finalmente, observaes
similares podem ser consideradas para efeitos da tenso de substrato na carga da
camada de inverso.
Todos esses efeitos sero observados se a frequncia de operao exceder o limite
de operao do modelo quase esttico. Este limite proporcional a , o qual se torna
proporcional a na ausncia da velocidade de saturao. Um modo de modelar a
velocidade de saturao em frequncias acima do limite (a principio) dividir o
transistor em sees ao longo do canal, cujo comprimento de cada uma escolhido de
forma que, para ele, o modelo quase esttico possa ser usado. A combinao dos
modelos de todas as sees ser ento o modelo vlido para todo transistor na
frequncia de interesse. Como afirmado por (Tsividis, 1999), toda a anlise matemtica
feita neste sentido j est bem estabelecida na literatura, logo, no far parte do escopo
deste trabalho.
3.2 Modelamento em RF
Rge4
Rge1 Rge3
Cbse Cbde
Rbe2
Rbe1 Rbe3
Rbe4
Cbb
b
b'
Figura 3.2: Modelo de pequenos sinais para um transistor completo (Tsividis, 1999).
Rge
Cgse g
Cgde
Parte intrinseca de
um circuito
s d
s equivalente de d
Rse pequenos sinais Rde
NQS
b Cgbe
Cbse Cbde
Rbe
Cbb
b
b'
Figura 3.3: Modelo prtico de pequenos sinais para um transistor (Tsividis, 1999).
W W W W W
m m m m m
G
Rge Rge Rge Rge Rge
m m m m m
( 43 )
( 44 )
Ii
Rge
Ii
g
+
Cgs Cgb Cgd
Vgs
Io
_ gm Vgs
s b d
1/gsd
Cbd
Figura 3.5: Transistor com contato da porta em ambos os lados (Tsividis, 1999).
( 45 )
( 46 )
( )
| | ( 47 )
( )
| | ( 48 )
( 49 )
( )
( 50 )
( )
Para calcular gm, utiliza-se o modelo de primeira ordem e despreza-se Cgd. Pode-se
observar que medida que o comprimento do canal diminui, aumenta
quadraticamente (Tsividis, 1999), e em 1 ordem pode ser estimado como:
33
( ) ( )
( 51 )
( 52 )
( 53 )
Onde:
Rg - Resistncia de porta;
Relect Resistncia do eletrodo de porta;
RNQS Resistncia associada ao efeito no quase esttico;
Resistncia de folha do polissilcio (ou do filme que compes a porta) por
quadrado;
W Largura do canal;
L comprimento do canal;
n nmero de fingers;
k = 3 ou 12 (depender da conexo da porta).
| |
| | | | ( 54 )
( 55 )
( )
( 56 )
( 57 )
( 58 )
Portanto, ( 59 )
O rudo trmico gerado pelos portadores no canal tambm conhecido como rudo
de difuso, por sua origem fsica. Geralmente este rudo representado como uma fonte
de corrente entre dreno e fonte do transistor (Figura 3.7).
G D
Cgs gm Vgs 2
i d
Figura 3.7: Modelo simplificado do transistor MOS em saturao com fonte de rudo
no canal.
Na eq. ( 60 ) o rudo no canal representado pelo valor mdio quadrtico da
corrente de rudo.
( 60 )
Onde:
- constante de Boltzmanns.
T - temperatura;
- coeficiente de rudo trmico do canal;
- condutncia dreno-fonte sem polarizao (VDS = 0);
- faixa de frequncia de medida.
Este rudo trmico induzido pelas flutuaes geradas pelo rudo do canal devido
seu acoplamento capacitivo do xido de porta. Observa-se na Figura 3.8 que estes
rudos, de canal e de porta, possuem uma correlao devida sua mesma origem.
G D
2 Cgs gm Vgs 2
i g i d
Figura 3.8: Modelo do transistor MOS com rudo devido resistncia de porta.
36
O modelo utilizado uma fonte de corrente entre a porta e a fonte, a qual pode ser
representada pela eq. ( 61 ).
( 61 )
| |
( 62 )
Onde:
- coeficiente de rudo trmico na porta;
fator de correlao ( );
capacitncia porta-fonte;
capacitncia porta-fonte.
O rudo causado pelas resistncias parasitas pode ser estimado utilizando a equao
tradicional de resistncias em equilbrio trmico.
( 63 )
Este rudo causado pela flutuao de corrente que cruza uma barreira de potencial,
ocasionando uma corrente de fuga no canal. A fonte de rudo equivalente representada
pela eq. ( 64 ) (Razavi, 2000).
( 64 )
Onde:
valor RMS da corrente de rudo;
carga do eltron ( );
corrente DC em amperes.
( 65 )
Onde:
constante dependente do processo;
capacitncia do xido;
transcondutncia do transistor.
A influncia deste rudo diminui para transistores MOS com canais mais largos,
onde h maior capacitncia e menor variao. No entanto, este rudo tambm pode ser
minimizado atravs de processos de fabricao com altos padres de pureza, o que
reduz a constante , a qual diretamente proporcional fonte de rudo. Deve-se
tambm considerar que esta constante 50 vezes maior em transistores NMOS se
comparada a constante em transistores PMOS (Lee, 2004).
38
( 66 )
De acordo com a frmula de Friis's acima, o Fator rudo total de um sistema com
estgios em cascata dominado pelo Fator Rudo (F1) e pelo ganho (G1) do primeiro
estgio. Logo, pode ser especificado, de forma bsica, que a funo do amplificador de
baixo rudo ser a fonte de ganho de sinal suficiente para superar o rudo das fases
seguintes, e paralelamente, produzir o mnimo de rudo possvel.
4.1.1 Especificaes
Ao se projetar um LNA, a primeira providencia modular o canal de entrada do
sinal para a aplicao de recepo desejada, de forma a definir suas especificaes. Isso
feito em termos de uma srie de parmetros e pode variar bastante de acordo com o
tipo de projeto. O baixo nmero de componentes existentes no projeto de um LNA pode
aparentar uma falsa simplicidade do projeto, no entanto, a grande dificuldade est no
alto compromisso existente entre os distintos parmetros das especificaes do projeto.
Normalmente, em um sistema de recepo (Figura 2.1), o LNA o bloco posterior
ao da antena (ou do filtro), o que significa a necessidade de casar a impedncia de
entrada com um valor especfico (geralmente 50 ohms) que garanta a mxima
transferncia de potncia e um bom isolamento do sinal reverso. Alm disso, por ser um
circuito de natureza no linear, que aps receber excitaes fracas na entrada, pode vir a
gerar diferentes efeitos no desejados, o LNA tambm deve considerar a linearidade
como um importante fator de projeto. Logo, este um bloco que no apenas amplifica
sinais fracos adicionando o mnimo de rudo, ele deve tambm manter-se linear ao
receber sinais fracos na presena de sinais fortes, evitando componentes indesejveis
para o sistema de RF.
39
Casamento de Impedncia
Rudo
Linearidade
a) b)
Rc Rc Rc
VS1 VS2
VS
VS = VS1 VS2
Ve Ve - Ve
I
2I
No caso de circuitos com uma nica sada (Figura 4.2a), o ganho de tenso dado
por:
( 67 )
( 68 )
onde:
transcondutncia do transistor MOS, em inverso forte;
W - largura do canal;
L - comprimento do canal;
mobilidade de eltrons no canal;
- capacitncia por unidade de rea do capacitor de placas paralelas formado pelo
eletrodo da porta e canal;
- corrente pelo dispositivo.
Para circuitos diferenciais (Figura 4.2b), a polarizao do amplificador diferencial
deve ter o dobro de corrente do que a utilizada por um circuito de sada simples, de
modo a se obter o mesmo ganho com transistores de mesmas dimenses. Isto
caracteriza uma grande desvantagem com relao a consumo de potncia, no entanto,
faz-se necessrio no sentido de que cada parte do circuito diferencial possua a mesma
corrente do circuito de sada simples.
H casos em que a necessidade de um sinal diferencial adiciona outra desvantagem a
este tipo de arquitetura, pois um novo elemento deve ser adicionado ao sistema, nesse
caso o balun, o qual dar a defasagem do sinal proveniente do estgio anterior (filtro ou
antena). Este elemento causa perdas adicionais no sistema, contribuindo assim com a
figura de rudo total do mesmo.
41
Lg
RS
RS
R1
R1 LS
a) b) c) d)
( 69 )
( 70 )
onde:
NF - limite inferior da figura de rudo para o transistor;
- transcondutncia do dispositivo;
O Fator rudo desta topologia pode ser expresso como:
( 71 )
A terceira topologia (Figura 4.3c), utilizada em (Benton, 1992) e (N. Sheng, 1991),
faz uso da tcnica de amplificao com realimentao resistiva, a qual resulta em um
projeto bastante linear e com relativa insensibilidade a elementos parasitas da rede de
casamento de entrada. Entretanto, necessita-se de uma alta transcondutncia para se
obter ganho, o que ocasiona um maior consumo de potncia, no sendo possvel
remediar com tcnicas de sintonia LC (para tentar minimizar a potncia) por se tratar de
um projeto tpico de banda larga, alm de aumentar a figura de rudo devido o uso de
resistores. Normalmente esta tcnica utilizada em circuitos de banda larga que
necessitam de um bom casamento de impedncia, onde consumo de potncia no seja
um fator determinante. O fator rudo para esta topologia, assumindo o casamento de
impedncia, pode ser expresso como:
( 72 )
Vant LG
i D
Zin
Ii
LG Cgs gm Vgs
Vant
M1
RS
LS LS
a) b)
Figura 4.4: Configurao degenerada por fonte com transistor MOS: (a) Circuito; (b)
Modelo simplificado para o calculo de Zin.
43
( 74 )
( 75 )
onde:
tenso de sada da antena e vista na entrada do LNA ;
Ls, Lg e Cgs so calculados para estar em ressonncia na frequncia ;
Logo, ( 76 )
5 LNA MULTIBANDA
Nos ltimos anos, tem havido um crescente mercado para transceptores que atuam
em vrios padres sem fio. A maioria deles tenta maximizar a partilha de hardware para
salvar a rea do chip, custo e consumo de energia. Atualmente, h algumas solues
wideband e multibanda existentes, sendo que cada uma possui uma tcnica especfica
para solucionar um certo tipo de problema para um determinado projeto. Como na
maioria dos problemas de engenharia, uma experincia baseada em habilidades e
intuies til para um projeto bem sucedido. Contudo, faz-se necessrio a busca de
tcnicas utilizadas anteriormente para que se possa obter tal base de conhecimento
necessrio. Dentre as solues encontradas na literatura, segue na prxima seo as
mais utilizadas atualmente.
Outra abordagem surgiu com a necessidade de diminuir a rea que era consumida
pela soluo anterior. Ela consiste em selecionar um conjunto de redes de ajuste usando
uma chave (Lavasani, Chaudhuri e Kiaei, 2003). Porm, suas desvantagens se devem
principalmente a mudana no caminho do sinal e, comparada com solues atuais, a
rea consumida pelos conjuntos de redes de ajustes ainda demasiadamente grande. A
Figura 5.2 mostra um exemplo desta soluo, na qual a degenerao indutiva na fonte
utilizada.
a) b)
Figura 5.2: Exemplo de soluo com conjunto de redes de ajuste usando uma chave: (a)
Pseudo LNA para trs bandas; (b) Rede utilizada para casamento de impedncia
(Lavasani, Chaudhuri e Kiaei, 2003).
a) b)
Outra soluo bastante utilizada atualmente faz uso de redes passivas, as quais so
usadas para criar uma transcondutncia caracterstica de um dispositivo ativo, a fim de
se obter o ganho necessrio e o casamento de impedncia simultaneamente nas faixas de
frequncias desejadas, sem o uso de chaves, e permitindo que o dispositivo possua uma
performance otimizada para cada banda de frequncia. Como normalmente acontece em
receptores de banda simples, o primeiro estgio de ganho em um receptor multibanda
simultneo tambm o LNA.
Assim como LNAs tradicionais de banda simples utilizam um estgio de transistor
simples ou cascode para fornecer a transcondutncia e combin-lo com um circuito
ressonante passivo adequado na entrada e na sada, essa abordagem modela a resposta
em frequncia, assegura a estabilidade e consegue um ganho nas bandas de interesse
(Engberg, 1995). importante observar que a transcondutncia do transistor
inerentemente banda larga e pode ser utilizada para proporcionar o ganho
correspondente a outras frequncias sem qualquer penalizao na dissipao de energia.
A desvantagem desta soluo est na complexidade de projetar um LNA com vrias
redes passivas, o que nos leva a outra desvantagem com relao LNAs de banda larga,
pois o uso de mais redes passivas ocasiona o aumento de rea do chip. Na Figura 5.5
acha-se um exemplo desta soluo e da sua resposta em frequncia.
47
a)
Av
b) S11
Figura 5.5 Exemplo de (a) LNAs Multi-banda e da sua (b) resposta em frequncia
(Engberg, 1995).
No entanto, sabe-se que um MOSFET em saturao pode ser modelado como uma
fonte de corrente controlada por tenso com transcondutncia gm, e que o rudo do
canal assumido como a fonte dominante de rudo (Bruccoleri, Klumperink e Nauta,
2004).
50
I
RF
vo
in,i
vi RS
gmi
Vn,B Vs,B
IB
Vn,A Vs,A RF
B vo
in,i
RS A
gmi
vi
Vn,B Vs,B
a)
RF
Vn,A Vs,A +
B
-Av
RS A
gmi Vn,B Vs,B
vi
IB
RF
gm3
b) B
M3 vo
gm2
RL
RS A gm1
M1 M2
vi
Figura 5.8: (a) Estrutura de cancelamento do rudo (b) com implementao bsica
(Bruccoleri, Klumperink e Nauta, 2004).
( 82 )
Atravs da anlise de pequenos sinais, temos que:
( 83 )
52
( 85 )
( 86 )
( ) ( 87 )
( 88 )
[ ( ) ] ( 89 )
( ) ( 90 )
( 91 )
( )
[ ] ( 92 )
( 93 )
53
( 94 )
( 96 )
( 97 )
[ ] ( 100 )
( 102
( ) ( )
)
( )
( 104
)
| | | | ( 106 )
[( ) ] ( 107 )
| | | | ( 108 )
Como comentado na seo 5.3, aps avaliar as topologias mais adequadas para este
projeto, e considerando o sistema no qual o LNA ser um bloco funcional, foi decidida
a utilizao de uma topologia diferencial com realimentao resistiva, de modo que esta
ir manter o casamento de impedncias nas terminaes, ir melhorar o desempenho de
rudo e obter um ganho aceitvel em toda a faixa de frequncia em que ser utilizada no
sistema. O LNA faz uso da tcnica de cancelamento de rudo, possui moderado
consumo de potncia e permite a diminuio da rea total do LNA por no utilizar
indutores.
6.1.1 Especificaes
Descrio Especificao
Arquitetura para sada Diferencial
Fonte de Tenso 1.5V
Frequncia de Operao 50 MHZ a 1GHz
Impedncia de entrada e sada 50
Ganho de tenso > 12 dB
Figura de Rudo < 3.5dB
Coeficiente de Reflexo na Entrada (S11) < -10 dB
Coeficiente de Reflexo na Sada (S22) < -10 dB
Ponto de interceptao de terceira ordem (IIP3) > -5 dBm
Tabela 2: Especificaes do Amplificador de Baixo Rudo.
comum. Existem diferentes tipos de inversores, porm neste projeto foi utilizado o
inversor push-pull, que comparado a um amplificador fonte comum, possui menor
figura de rudo para mesma corrente, o que possvel atravs da tcnica de reuso de
corrente.
Considerando o modelo simplificado de um inversor com realimentao resistiva, e
que (Ahmed A. Youssef, 2010), o ganho e a impedncia de entrada podem ser
calculados atravs dos mesmos princpios de um amplificador fonte comum, como pode
ser observado na demonstrao abaixo.
RL
RF vout
vin
M1
( 109 )
( 110 )
RL
M2
vin RF vout
M1
( 111 )
( 112 )
Vout/Vin
vin R vout
fc f
Figura 6.3: Circuito e resposta de um filtro RC passa-alta.
( 113 )
vin
M2
vout
Rs
( 114 )
vb
M2
vx
vin
M1
Ib
Rac
M1b
vin RF
M3
RS Cac
vout
M1a
vb
M2b
RL
M2
Para o projeto do LNA, foi utilizada uma metodologia de sntese unificada, a qual
considera todas as regies de operao do transistor MOS, diferente dos mtodos
tradicionais, que geralmente consideram os transistores MOS operando em inverso
forte ou fraca.
O parmetro principal desta metodologia a relao entre a caracterstica
(razo entre transcondutncia e corrente de dreno) e a corrente de dreno normalizada
. Considerando que este projeto baseado no cancelamento de rudo, que ser
alcanado aps as condies de operao dos transistores serem devidamente atendidas,
logo este mtodo se torna uma excelente ferramenta para os clculos das dimenses dos
transistores.
A razo igual a derivada do logaritmo da corrente de dreno em relao
, a qual mxima na regio de inverso fraca e mnima quando o ponto de operao
se move para a regio de inverso forte. Feita esta anlise, observa-se mais claramente a
relao deste mtodo com a regio de operao dos transistores MOS (Cortes, 2003).
( )
( 115 )
Outro fator determinante para escolha desta metodologia que ambas as relaes,
e , so independentes das dimenses dos transistores. O que permiti
inicialmente considerar estas relaes como uma caracterstica nica de projeto, uma
vez que e dos transistores ainda so desconhecidos.
A partir das especificaes desejadas, como regies de operao, transcondutncias
e correntes de dreno, podem-se obter mais facilmente as dimenses dos transistores
(NMOS e PMOS) para aproximao de primeira ordem, a qual ser refinada atravs de
simulaes na ferramenta de projeto.
Especificaes WeL
Curva
de projeto gm/Id dos transistores
gm/Id vs Id/(W/L)
Id, gm, Zin/out MOS
Simulaes
Eltricas
DC, ganho, NF, IP3...
Figura 6.8: Curva simulada dos transistores NMOS e PMOS IBM 130nm.
Ainda relacionado ao mtodo acima, pode-se obter uma segunda curva adicional, a
qual considera uma importante caracterstica relacionada ao parmetro , a relao
entre versus (tenso de Early). Esta relao permite considerar o mnimo
comprimento permitido dos transistores MOS.
63
Com o conhecimento das especificaes exigidas para o LNA, dos estgios bsicos
da topologia escolhida, das condies para cancelamento do rudo apresentadas na
seo 5.3.1 e da ferramenta para estimao de valores dos transistores MOS, possvel
realizar os clculos de primeira ordem, os quais iro fornecer os valores iniciais de
simulao e refinamento se necessrio.
Na seo 5.3.1, foi apresentado o detalhamento do mtodo de cancelamento do rudo
para topologia adotada nesse projeto. Basicamente, devem-se seguir as seguintes
condies para correta aplicao da tcnica:
1)
2)
3) ( )
lembrando que,
( ) ( )
Transistor Valores de
MOS Simulao
26 30
93 80
477 400
477 400
29 35
70 10
195 400
Figura 6.7: Fluxo de projeto utilizando a metodologia Figura 6.7, seja para
alcanar maiores ganhos de tenso, menor figura de rudo, melhores casamentos de
impedncia, menor consumo de potncia ou mesmo manter estas especificaes em
variaes aceitveis durante simulaes de cornes.
Dentre os motivos para modificao dos valores dos transistores durante as
simulaes eltricas, seguem os principais:
1) Os valores iniciais de e no proporcionaram o mximo cancelamento
do rudo e um ganho de tenso de acordo com a especificao;
2) Para diminuir o consumo de potncia excessivo ocasionado pelo alto valor de
, os valores de e foram diminudos de forma que as especificaes
ainda fossem atendidas sem maiores variaes;
3) Com as variaes ocasionadas nos itens 1 e 2, o valor de era modificado de
modo a acompanhar estes pequenos ajustes e manter a condio de
cancelamento;
4) Valores dos circuitos de polarizao variaram de acordo com algumas
modificaes realizadas em outros pontos do circuito, de modo a manter todos
componentes corretamente polarizados;
5) Assim como o no item 4, os valores de componentes passivos que formavam
filtros e acopladores no circuito eram modificados afim de mant-lo dentro das
especificaes.
Mb1 Mb4
M1b Rac Rac- M1b-
RF RF-
A B B A
M3 M3-
vin Cac Cac- -vin
vout -vout
M1a M1a-
M2b M2b-
Mb7
M2a M2a- C2
Mb8
Componente Modelo
Transistor NMOS nfet_rf
Transistor PMOS Pfet_rf
Capacitor (MIM) dualmimcap
Resistor (kx BEOL) kxres
Para se obter maior realismo dos resultados das simulaes com respeito s
condies reais de operao em que operar o circuito LNA, foram includos cinco
blocos adicionais, dos quais apenas trs realmente foram encapsulados juntamente com
o amplificador de baixo rudo, os quais so: proteo ESD (Electrostatic discharge)
para sinal de RF, proteo ESD para tenso de alimentao e os PADs. Os outros dois
blocos so utilizados para emular o componente externo chamado balun e o efeito
causado pelo fio de ligao (wirebond) do chip com o encapsulamento.
Como o LNA deste trabalho um dispositivo de entrada diferencial, logo se faz
necessrio o uso de um componente externo conhecido como balun, cuja funo neste
caso converter o sinal nico de entrada em um sinal diferencial e vice-versa. Neste
projeto o balun foi emulado como um componente ideal durante as simulaes na
ferramenta EDA.
67
R L
Pulso Negativo
Vdd
Circuito
Power
I/O Interno
Clamp
- LNA -
Pulso Positivo
Gnd
6.2.5.1 Anlise DC
Como comentado na seo 6.2.3, todos os transistores foram projetados para operar
na regio de saturao, assim como em regime de inverso forte. Para uma alimentao
de o consumo de potncia simulado foi de , considerado um valor
elevado para aplicaes mveis. Este valor decorre da arquitetura diferencial do
circuito, da escolha de acoplamento de sada a uma carga de impedncia muito baixa
(50 ), e da susceptibilidade da topologia ao maior consumo de corrente, como
comentado na seo 5.3.1.
69
Assim como o ganho de tenso, a figura de rudo tambm foi extrada da simulao
dos parmetros de espalhamento, atravs da funo NF do simulador. Atravs da
anlise da Figura 6.14, confirma-se que a figura de rudo est abaixo de para a
banda de interesse, sendo que, para frequncias acima de ela se encontra entre
e , o que significa uma margem de 50% da especificao de .
70
Parmetro Valores
Temperatura -20 a 80C
Fonte de tenso 1,4 a 1,6V
Processo ss, sf, fs e ff
a) b)
6.3 Prototipao
Gnd RF Gnd
Gnd
Com relao s conexes entre metais, possvel realiz-las com apenas uma via, no
entanto, isto ocasiona uma grande resistncia em srie com o dispositivo alvo desta
ligao, cujo efeito notadamente prejudicial em componentes como capacitores e
transistores. Em projetos analgicos e de RF, so raros os casos em que se justifica o
uso de vias simples. Uma boa prtica de projeto sempre utilizar mltiplas vias para
manter baixa a resistncia em srie provocada pelas conexes/vias entre duas camadas
consecutivas de metalizao.
Recomenda-se tambm que o chip possua vrios PADs de terra, porm no apenas
interligados entre o anel, mas cada um com seu prprio wirebond, formando conexes
em paralelo com o terra. Isto minimiza o efeito dos wirebonds e impede que o terra do
chip no possua o mesmo potencial que o terra da placa de testes (PCB).
A disposio do bloco LNA dentro do die outro fator bastante relevante, pois o
roteamento de sinais de entrada e sada esto diretamente relacionados com sua posio.
Deve-se considerar tambm o tamanho do wirebond, o qual varia de tamanho de acordo
com o pino em que ser interligado no encapsulamento, variando assim sua resistncia,
capacitncia e indutncia. Para minimizar estes efeitos, a posio escolhida para o LNA
logo abaixo dos PADs superiores do die, alinhando os quatro PADs centrais com as
duas entradas e sadas do circuito, o que alm de diminuir ao mximo o roteamento
destes sinais at os PADs, tambm utiliza os menores wirebonds do encapsulamento.
Nesta seo so apresentados os layouts do LNA sem proteo ESD, com proteo
ESD e juntamente com os outros blocos presentes no chip, bem como uma breve
descrio destes blocos e a listagem dos pinos do encapsulamento.
Na Figura 6.23 apresentado o layout do LNA, o qual sem protees ESD possui
dimenses de . Como comentado anteriormente, observa-se na regio
central as entradas e sadas dos sinais de RF devidamente blindadas, a presena de
simetria em todo o circuito, larguras de metal proporcionais s correntes, anis de
guarda, transistores de RF com mltiplos fingers e mltiplas vias de contato.
80
Na Figura 6.24 apresentado o layout do LNA com protees ESD, deste modo o
amplificador possui dimenses de . Observam-se na regio central os
quatro blocos de proteo ESD compostos apenas por dois diodos, destinados s
entradas e sadas dos sinais de RF. Nas extremidades nota-se a presena dos blocos com
o power clamp, devidamente conectados ao terra e tenso de alimentao do circuito.
6.3.2.4 Encapsulamento
Para este projeto foi adotado um encapsulamento quadrado (LQFP - Low Profile
Quad Flat Package) com 64 pinos, de plstico e com cavidade aberta (OCP - Open
Cavity Plastic), o que permite vrias possibilidades de testes, como por exemplo, a
utilizao de FIB (Focused Ion Beam) para pequenas correes de projeto, assim como
ponteiras de medida direto no chip com uma probe station. Abaixo segue na Figura 6.26
e na Figura 6.27 a lista com os nomes de todos os pinos e o diagrama de bonding do
encapsulamento.
83
6.3.3.1 Anlise DC
Para as mesmas condies de simulao utilizadas no esquemtico, o consumo de
potncia foi de , em condies nominais, cujo valor praticamente o mesmo
do esquemtico, com uma diferena mnima de .
Figura 6.28: Ganho de tenso do LNA (S21) obtida por simulao do esquemtico
extrado.
85
Fonte de
tenso
PCB
50 50
LNA
Analisador
Vetorial de
Redes
6.3.4.3 Linearidade
Gerador de Fonte de
Sinais RF Tenso
Analisador de
Espectro
F1 F2
PCB
Power 50 50
LNA PA
Splliter
Fonte de
Tenso
PCB
Gerador de 50 50 Analisador de
LNA
Sinais RF Espectro
Fonte de
Tenso
PCB
Fonte de 50 50 Analisador de
LNA
Rudo Figura de Rudo
Fonte de Fonte de
Tenso Tenso
Analisador de
Espectro
PCB
Fonte de 50 50
LNA PA
Rudo
Fonte de Analisador de
Tenso Espectro
PCB
Gerador de 50 50
LNA PA
Sinais RF
( 116 )
95
7 CONCLUSO
Neste trabalho foram apresentados estudos dos conceitos bsicos de RF, a anlise de
comportamento dos transistores de tecnologia CMOS em RF, a reviso da literatura
existente sobre as topologias bsicas de LNAs e as topologias mais utilizadas em
projetos de amplificador multi-banda e banda larga. Este estudo proporcionou o
conhecimento necessrio para o projeto de um LNA banda larga, o qual destinado a
rdios cognitivos do padro IEEE 802.22.
O LNA projetado utilizou arquitetura diferencial com realimentao resistiva, fez
uso da tcnica de cancelamento de rudo e de metodologia alternativa para projeto de
CIs, de modo que obteve bons resultados para simulaes a nvel de esquemtico,
sendo que atingiu todas as especificaes de projeto para simulaes tpicas. Apesar de
a topologia apresentar-se validada, modificaes seriam necessrias para que a mesma
consuma menos potncia e para que possa atingir a totalidade das especificaes nas
simulaes de corners e Monte Carlo.
Para as simulaes eltricas obtidas com a extrao do layout, obtiveram-se
resultados similares na maioria das figuras de mrito, no entanto observou-se uma maior
diferena com relao ao ganho de tenso e a figura de rudo, para os quais foram
obtidos valores de qualidade pouco inferior s especificaes. Aps algumas anlises,
conclui-se que a influncia das resistncias parasitas encontradas nas trilhas de RF, em
especial nas trilhas de entrada do circuito, constituiu-se na principal fonte do problema.
Contudo, a origem deste problema relacionado aos parasitas no foi identificada dentro
do tempo hbil, o que impossibilitou que novas modificaes fossem incorporadas ao
prottipo enviado para fabricao. O circuito do LNA acha-se em fabricao na IBM
Microelectronics, de modo que os teste de bring-up sero realizados a partir de julho
de 2012 com os circuitos integrados encapsulados no exterior. Os prximos trabalhos
relevantes sero o desenvolvimento da placa de teste e a realizao dos testes com as 40
amostras de chips.
96
REFERNCIAS