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HDL
Nicols Alejandro Balczar Rengifo
nicolas.balcazar@uao.edu.co
Universidad Autnoma de Occidente
1 INTRODUCCIN
La implementacin de mquinas de estado para la
abstraccin computacional que describe el
comportamiento de un sistema reactivo mediante
un determinado nmero de estados y un nmero
determinado de transiciones entre dichos estados.
4.2 EJEMPLOS
Type vocales (a,e,i,o,u);
ESTADOS conteo<="1001";
e0,e1,e2,e3,e4,e5,e6,e7,e8,e9
estado_sig<=e1;
when e1 =>
CODIFICACIN DE ESTADOS
E0=1001 conteo<="1000";
E1=1000
E2=0111 estado_sig<=e2;
E3=0110 when e2 =>
E4=0101
E5=0100 conteo<="0111";
E6=0011
E7=0010 estado_sig<=e3;
E8=0001 when e3 =>
La figura anterior muestra lo que interpreto
conteo<="0110"; quartus sobre el cdigo presentado anteriormente,
y de esta forma lo convirti en el cdigo que se
estado_sig<=e4; muestra.
when e4 =>
conteo<="0101";
conteo<="0100";
estado_sig<=e6;
when e6 =>
Figura 5. Simulacin del contador descendente
conteo<="0011";
En la figura anterior se puede observar el
resultado de la simulacin realizada en vhdl sobre
estado_sig<=e7;
el contador descendente propuesto, como tal en la
when e7 =>
imagen se observa la descendencia
completamente hasta el nmero 4 en binario, sin
conteo<="0010";
embargo la simulacin lo hace completamente
hasta el 0 y despus vuelve a empezar en el
estado_sig<=e8; numero 9.
when e8 =>
7 REFERENCIAS
conteo<="0001";
[1] PARDO CARPIO, Fernando. Vhdl lenguaje
estado_sig<=e9; para descripcin y modelo de circuitos. Pg. 38
when e9 =>
[2]ftp://ftp.unicauca.edu.co/Facultades/FIET/DEIC/
conteo<="0000"; Materias/SEDS/Material%20Auxiliar/FSM.pdf
Figura 4. Rtl_viewer