Laboratorio de Circuitos Digitales I UNMSM

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Per, DECANA DE AMRICA)
FACULTAD DE INGENIERA ELECTRNICA Y ELCTRICA

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LAB 7: Circuitos de transmisin de datos con deteccin

de errores.
Cuestionario previo.

1. Explicar el concepto de paridad par y paridad impar.

Un bit de paridad es un dgito binario que indica si el nmero de bits con un valor de 1 en un
conjunto de bits es par o impar. Los bits de paridad conforman el mtodo de deteccin de errores
ms simple.

Un bit de paridad par hace que el nmero total de 1s sea par, y un bit de paridad impar hace que
el nmero total de 1s del grupo sea impar.

Por ejemplo, si la letra a (1100001 binario) se transmite bajo la paridad par, el sistema de envo
suma el nmero de unos binarios que, en este caso, es tres y deja el bit de paridad en un 1 para
mantener un nmero par de unos binarios. Si la letra A (1000001 binario) se transmite bajo las
mismas circunstancias, el bit de paridad sera un 0, por lo que el nmero total de unos binarios se
mantendra como un nmero par.

2. Explique el funcionamiento del multiplexor 74LS151.

El 74LS151 tiene ocho entradas de datos (D0 D7) y, por tanto, tres lneas de entrada de direccin
o de seleccin de datos (S0-S2). Se necesitan tres bits para seleccionar cualquiera de las ocho
entradas de datos (23 = 8). Un nivel BAJO en la entrada de habilitacin permite que los
datos de entrada seleccionados pasen a la salida. Observe que se encuentran disponibles tanto la
salida de datos como su complemento.

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3. Explique el funcionamiento del demultiplexor 74LS138.

El circuito integrado 74138 es un circuito integrado que tiene la funcin de

decodificador/demultiplexor binario de 3 bits (1:8).

Con las tres entradas que posee el circuito podemos realizar 8 combinaciones diferentes, de 000 a
111 que nos activaran una de las salidas Yn.

Este circuito integrado se utiliza mucho para seleccionar memorias y perifricos en el espacio de
memoria de los sistemas con microprocesadores.

La habilitacin del 74138 se activa slo cuando se cumple la siguiente ecuacin de las patillas de
entrada.

= 1 2 2

Utilizando la formula anterior podemos hacer decodificaciones de ms salidas, activando o

desactivando la habilitacin se pueden conectar en cascada ms circuitos para realizar
decodificaciones mayores.

El tiempo de retardo o propagacin del 74LS138 es de unos 22nS.

Las salidas son del tipo Totem pole.

La relacin de pines de este integrado es la siguiente:

A, B, C: Entradas de seleccin, segn la combinacin binaria que coloquemos tendremos activada

la salida Yn correspondiente.

G1, G2A, G2B: Entradas de validacin, la primera activa a nivel alto y las dos siguientes a nivel bajo,
si no cumplimos estas condiciones el decodificador no funcionara.

Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: Salidas del decodificador activas a nivel bajo (0V), solo puede
haber una activa a nivel bajo.

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4. Explique el funcionamiento del 74LS280 como:

El smbolo lgico y la tabla de funciones de un 74LS280 se representan en la figura.

Este dispositivo se puede utilizar para comprobar la paridad par o impar en un cdigo de 9 bits
(ocho bits de datos y un bit de paridad), o puede tambin emplearse para generar un bit de
paridad para un cdigo binario de hasta 9 bits. Sus entradas son desde A hasta I; cuando en las

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entradas hay un nmero par de 1s, la salida Par es un nivel ALTO y la salida Impar es un nivel
BAJO.

a) Comprobador de paridad

Cuando este dispositivo se utiliza como un comprobador de paridad par, el nmero de bits de
entrada deber ser siempre par; y cuando se produzca un error, la salida Par pasar a nivel BAJO
(L) y la salida Impar ser un nivel ALTO (H). Cuando se emplea como comprobador de paridad
impar, el nmero de bits de entrada deber ser siempre impar, y cuando se produzca un error, la
salida Impar ser un nivel BAJO (L) y la salida Par ser un nivel ALTO (H).

b) Generador de paridad

Si este dispositivo se utiliza como generador de paridad par, el bit de paridad se toma en la salida
Impar, ya que esta salida es 0 cuando hay un nmero par de bits de entrada y 1 cuando hay un
nmero impar. Cuando se emplea como generador de paridad impar, el bit de paridad se toma en
la salida Par, dado que sta es 0 cuando el nmero de bits de entrada es impar.

5. Explique el funcionamiento del circuito experimental. Cmo implementar el

bloque de almacenamiento (Storage)?

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Los datos digitales procedentes de siete fuentes se multiplexan en una nica lnea para ser
transmitidos a un punto distante. Se aplican los siete bits de datos (D0 hasta D6) a las entradas de
datos del multiplexor y, al mismo tiempo, a las entradas del generador de paridad par. La salida
Impar del generador de paridad se utiliza como bit de paridad par. Este bit es 0 si el nmero de 1s
en las entradas de la A a la I es par, y es 1 si el nmero de 1s en las mismas entradas es impar ste
es el bit D7 del cdigo transmitido.

Las entradas de seleccin de datos van pasando cclicamente por una secuencia binaria y cada bit
de datos, comenzando en D0, se transmite en serie por la lnea de transmisin (). En este
ejemplo, la lnea de transmisin est formada por cuatro conductores: uno para los datos serie y
los otros tres para las seales de temporizacin (seleccin de datos).

En el extremo demultiplexor del sistema, las seales de seleccin de datos y la cadena de datos
serie se aplican al demultiplexor. Los bits de datos se distribuyen mediante el demultiplexor a las
lneas de salida en el orden en que llegaron a las entradas del multiplexor. Es decir, 0 llega a la
salida 0, 1 llega a la salida 1, etc. El bit de paridad llega a la salida D7. Estos ocho bits se
almacenan temporalmente y se aplican al comprobador de paridad par. No todos estos bits se
encuentran presentes en las entradas del comprobador de paridad hasta que el bit de paridad D7
aparece y se almacena. En este instante, la puerta de error es activada por el cdigo de seleccin
de datos 111. Si la paridad es correcta, aparece un 0 en la salida Par, manteniendo la salida
ERROR a nivel 0. Si la paridad es incorrecta, todos los 1s aparecern en las entradas de la puerta de
error, lo que da lugar a un 1 en la salida ERROR.

El bloque de almacenamiento se puede implementar con latches pero se necesita de la explicacin

del docente en clase para desarrollar esta pregunta.

6. Presente sus circuitos de simulacin.

Ver archivos de simulacin.

Bibliografa
https://es.wikipedia.org/wiki/Bit_de_paridad

http://electronica-teoriaypractica.com/circuito-74138-ttl/

https://www.ibm.com/support/knowledgecenter/es/ssw_aix_61/com.ibm.aix.networkcomm/asy
nch_params_parity.htm

Fundamentos de sistemas digitales. T. Floyd. Novena Edicin.

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