Serial Peripheral Interface

El Bus SPI (del ingls Serial Peripheral

Interface) es un estndar de
comunicaciones, usado principalmente para
la transferencia de informacin entre
circuitos integrados en equipos electrnicos.
El bus de interfaz de perifricos serie o bus
SPI es un estndar para controlar casi Bus SPI: un maestro y un esclavo.
cualquier dispositivo electrnico digital que
acepte un flujo de bits serie regulado por un
reloj (comunicacin sincrnica).
Incluye una lnea de reloj, dato entrante,
dato saliente y un pin dechip select, que
conecta o desconecta la operacin del
dispositivo con el que uno desea
comunicarse. De esta forma, este estndar
permite multiplexar las lneas de reloj.
Muchos sistemas digitales tienen perifricos
que necesitan existir pero no ser rpidos. La
ventajas de un bus serie es que minimiza el
nmero de conductores, pines y el tamao
del circuito integrado. Esto reduce el coste
de fabricar, montar y probar la electrnica.
Un bus de perifricos serie es la opcin ms SPI bus: un maestro y tres esclavos.
flexible cuando se tiene tipos diferentes de
perifricos serie. El hardware consiste en seales de reloj, data in, data out y chip select para
cada circuito integrado que tiene que ser controlado. Casi cualquier dispositivo digital puede
ser controlado con esta combinacin de seales. Los dispositivos se diferencian en un nmero
predecible de formas. Unos leen el dato cuando el reloj sube otros cuando el reloj baja.
Algunos lo leen en el flanco de subida del reloj y otros en el flanco de bajada. Escribir es casi
siempre en la direccin opuesta de la direccin de movimiento del reloj. Algunos dispositivos
tienen dos relojes. Uno para capturar o mostrar los datos y el otro para el dispositivo interno.

ndice
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1Operacin
2Pros y contras del bus SPI
o 2.1Ventajas
o 2.2Desventajas
3SPI en ATMEGA8
o 3.1Byte SPCR
o 3.2Byte SPSR
4Vase tambin
5Enlaces externos

Operacin[editar]
El SPI es un protocolo sncrono. La sincronizacin y la transmisin de datos se realiza por
medio de 4 seales:

SCLK (Clock): Es el pulso que marca la sincronizacin. Con cada pulso de este reloj, se
lee o se enva un bit. Tambin llamado TAKT (en alemn).
MOSI (Master Output Slave Input): Salida de datos del Master y entrada de datos al Slave.
Tambin llamada SIMO.
MISO (Master Input Slave Output): Salida de datos del Slave y entrada al Master. Tambin
conocida por SOMI.
SS/Select: Para seleccionar un Slave, o para que el Master le diga al Slave que se active.
Tambin llamada SSTE.
La Cadena de bits es enviada de manera sncrona con los pulsos del reloj, es decir con cada
pulso, el Master enva un bit. Para que empiece la transmisin el Master baja la seal SSTE
SS/Select a cero, con esto el Slave se activa y empieza la transmisin, con un pulso de reloj al
mismo tiempo que el primer bit es ledo. Ntese que los pulsos de reloj pueden estar
programados de manera que la transmisin del bit se realice en 4 modos diferentes, a esto se
llama polaridad y fase de la transmisin:

1. Con el flanco de subida sin retraso.

2. Con el flanco de subida con retraso.
3. Con el flanco de bajada sin retraso.
4. Con el flanco de bajada con retraso.

Pros y contras del bus SPI[editar]

Ventajas[editar]

Comunicacin Full Duplex

Mayor velocidad de transmisin que con IC o SMBus
Protocolo flexible en que se puede tener un control absoluto sobre los bits transmitidos
No est limitado a la transferencia de bloques de 8 bits
Eleccin del tamao de la trama de bits, de su significado y propsito
Su implementacin en hardware es extremadamente simple
Consume menos energa que IC o que SMBus debido que posee menos circuitos
(incluyendo las resistenciaspull-up) y estos son ms simples
No es necesario arbitraje o mecanismo de respuesta ante fallos
Los dispositivos clientes usan el reloj que enva el servidor, no necesitan por tanto su
propio reloj
No es obligatorio implementar un transceptor (emisor y receptor), un dispositivo
conectado puede configurarse para que solo enve, slo reciba o ambas cosas a la
vez
Usa mucho menos terminales en cada chip/conector que una interfaz paralelo equivalente
Como mucho una nica seal especfica para cada cliente (seal SS), las dems seales
pueden ser compartidas
Desventajas[editar]

Consume ms pines de cada chip que IC, incluso en la variante de 3 hilos

El direccionamiento se hace mediante lneas especficas (sealizacin fuera de banda) a
diferencia de lo que ocurre en IC que se selecciona cada chip mediante una direccin de
7 bits que se enva por las mismas lneas del bus
 No hay control de flujo por hardware
No hay seal de asentimiento. El servidor podra estar enviando informacin sin que
estuviese conectado ningncliente y no se dara cuenta de nada
No permite fcilmente tener varios servidores conectados al bus
Slo funciona en las distancias cortas a diferencia de, por ejemplo, RS-232, RS-485,
o Bus CAN

SPI en ATMEGA8[editar]
El SPI Master(servidor) inicializa el ciclo de comunicacin cuando se coloca en bajo el
Selector de Esclavo (SS-Selector Slave)(cliente). Master y Slave(servidor y cliente) preparan
los datos a ser enviados en sus respectivos registros de desplazamiento y el Master genera el
pulso del reloj en el pin SCK para el intercambio de datos. Los datos son siempre
intercambiados desde el Maestro al Esclavo en MasterOut-SlaveIn, MOSI, y desde Esclavo al
Maestro en MasterIn-SlaveOut, MISO. Despus de cada paquete de datos el Maestro debe
sincronizar el esclavo llevando a 'alto' el selector de Esclavo, SS.

Cuando se configure como Maestro, la interfaz SPI no tendr un control automtico de la lnea
SS. Este debe ser manejado por software antes de que la comunicacin pueda empezar,
cuando esto es realizado, escribiendo un byte en el registro de la SPI comienza el reloj de la
SPI, y el hardware cambia los 8 bits dentro del Esclavo. Despus de cambiar un Byte, el reloj
del SPI para, habilitando el fin de la transmisin ( SPIF ). Si la interrupcin del SPI est
habilitado (SPIE) en el registro SPCR, una interrupcin es requerida. El Master podra
continuar al cambio del siguiente byte escribiendo dentro del SPDR, o sealizar el fin del
paquete colocando en alto el Esclavo seleccionado, lnea SS. El ltimo byte llegado se
mantendr en el registro Buffer para luego usarse.
Cuando lo configuramos como un Esclavo, la interfaz ISP permanecer durmiendo con MISO
en tres-estados siempre y cuando el pin SS este deshabilitado. En este estado, por el software
se podra actualizar el contenido del registro SPDR, pero los datos no sern desplazados por
la llegada del pulso de reloj en el pin SCK hasta que el pin SS no sea habilitado( '0' ). Ser
visto como un byte completamente desplazado en el fin de la transmisin cuando SPIF se
habilite. Si la interrupcin SPI, SPIE en SPCR, est habilitada, una interrupcin es solicitada.
El Esclavo podra continuar para colocar nuevos datos para ser enviados dentro del SPDR
antes de seguir leyendo la data que va llegando. El ltimo byte que entra permanecer en el
buffer para luego usarse.
(MSTR en SPCR es seteado), el usuario puede determinar la direccin del pin SS.
Si SS es configurado como salida, el pin es una salida general la cual no afecta el sistema
SPI. Tpicamente , el pin SS ser manejado desde el Esclavo.
Si es como entrada, este debe ser enviado a alto para asegurar la operacin SPI del Master.