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PQ R
0 0 0
1 0 0
UP=1 1 1 0 UP=0
1 1 1
1 1 0
1 0 0
Se pide lo siguiente:
a) Obtenga el diagrama de estados.
b) Obtenga la tabla de estados presentes y siguientes completa.
Q2 Q1 Q0
0 0 0
0 0 1 CLK.H CIRCUITO
0 1 1 CONTADOR
1 1 1 CLR.L
1 1 0
1 0 0
Q2 Q1 Q0
Presentar:
a) Tabla de diseo. Sugerencia: Utilice la cuarta salida del 74194 (Q3)
referencialmente, ms no como salida del circuito contador.
b) Implementacin del circuito contador, indicando los nombres de los integrados
utilizados, y los nombres de las seales
c) Redactar el cdigo VHDL del contador, utilizando descripcin comportamental.
Inmediatamente despus de recibir el tercer bit en la seal D, el sistema queda listo para
detectar nuevamente la secuencia preestablecida. Mientras no se haya detectado el tercer
bit en la seal D, el cdigo de error a mostrarse en las salidas Y y Z debe ser 00.
D.H Y.H
Circuito
CLK.H Secuencial Z.H