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UNIVERSIDADE FEDERAL DO RIO GRANDE DO NORTE DEPARTAMENTO DE ENGENHARIA DE COMPUTAÇÃO E AUTOMAÇÃO - DCA

LISTA DE EXERCÍCIOS CIRCUITOS DIGITAIS

ELDER SANTOS SILVA

2015013591

NATAL-RN, 2017

Lista de questões feitas

Q1

Q15

Q29

Q2

Q16

Q30

Q3

Q17

Q31

Q4

Q18

Q32

Q5

Q19

Q33

Q6

Q20

Q34

Q7

Q21

Q35

Q8

Q22

Q36

Q9

Q23

Q37

Q10

Q24

Q38

Q11

Q25

Q39

Q12

Q26

Q40

Q13

Q27

Q41

Q14

Q28

Q43

Q1. Sinal pode ser entendido como uma quantidade física mensurável através da qual energia ou informação pode ser transmitida. Sinal digital é aquele cujo domínio da função que o modela é discreto no tempo (descontínuo), fazendo com que ele seja definido apenas para determinados instantes de tempo, e além disso, sempre assume valores finitos. A diferença entre sinais digitais e analógicos é que, nos analógicos, existem valores para qualquer instante de tempo, ou seja, são contínuos. Exemplos de fenômenos digitais: uma luz pode estar acesa ou apagada, um botão pode estar solto ou pressionado. Exemplos de fenômenos analógicos: a temperatura ambiente, a velocidade do ônibus circular.

Q2. Codificação: 0V = 00, 1V = 01, 2V= 10, 3V = 11; Sequência de tensões: 0V 0V 1V 2V 3V 2V 2V; Substituindo os valores codificados, ficamos com a seguinte sequência binária:

00000110111010.

Q3. Codificação: 0V = 00, 1V = 01, 2V= 10, 3V = 11; Sinal digital codificado: 1111101001010000; Sinal digital decodificado: 3V 3V 2V 2V 1V 1V 0V 0V;

Q1. Sinal pode ser entendido como uma quantidade física mensurável através da qual energia ou informação

Q4. Modelo de codificação: 000000000000 = 00, 000000000001 = 01, 111111111111 = 10, 11 = em seguida viram 12 bits sem compressão; Sequência não codificada: 000000000000 000000000001 100000000000

111111111111;

Q5.

Botão

 

pressionado

Codificação

A

001

B

010

C

100

D

011

E

101

F

110

G

111

Nenhum

000

Q6. Gravação da câmera: 30 quadros por segundo;

Número de implementações do algoritmo de reconhecimento facial: 1 por

quadro;

Tempo de implementação em microprocessador: 50 ms;

Tempo de implementação em circuito digital dedicado: 1 ms;

Aplicando uma básica regra de três, chegamos nos seguintes valores:

 

Nº máx. de quadros

Microprocessador

 

1

=

50. 10 3 = 20

Circuito digital dedicado

 

1

=

1. 10 3 = 1000

Portanto, o algoritmo precisa ser implementado no circuito digital dedicado para

atender às necessidades do sistema.

Q7. A decriptação em cada transação é composta por 3 tarefas: A, B e C;

   

Tempo de decriptação [s]

Tarefa

A

B

C

Microprocessador (m)

0.05

0.02

0.02

Circuito digital (cd)

0.001

0.002

0.001

Nº mínimo de transações por segundo: 40;

Objetivo: realizar pelo menos 40 de cada uma das tarefas (40 transações) em 1

segundo usando o mínimo de circuitos digitais.

Nº de

   

Tarefas

circuitos

Tempo de realização de 40 tarefas

digitais

(A B C)

 
  • 0 M M M

40*(0.05+0.02+0.02) = 3.6s

 

CD M M

40*(0.001+0.02+0.02) = 1.64s

  • 1 M CD M

40*(0.05+0.002+0.02) = 2.88s

M M CD

40*(0.05+0.02+0.001) = 2.84s

 

CD CD M

40*(0.001+0.002+0.02) = 0.92s

  • 2 CD M CD

40*(0.001+0.02+0.001) = 0.88s

M CD CD

40*(0.05+0.002+0.001) = 2.12s

Analisando a tabela acima, podemos perceber que o numero de tarefas desejado

foi realizado em menos de 1 segundo utilizando 2 circuitos digitais e em duas

combinações diferentes. Então, escolheremos pela combinação que demorou

menos tempo para realizar as 40 tarefas: CD M CD. Portanto: tarefa A =

circuito digital, tarefa B = microprocessador e tarefa C = circuito digital.

Q8. Estabelecida em 1965 por Gordon Moore, a Lei de Moore dizia que o poder

de processamentos dos IC’s (Integrated Circuits – Circuitos integrados) dobraria

a cada 18 meses.

Q9. Nesta figura, vemos dois transistores CMOS, do tipo pMOS,

ligados um ao outro. Esse tipo de transistor, pMOS, funciona da

seguinte maneira: quando uma tensão positiva entre 0 e 1.8V,

valores codificados logicamente como zero (0) é colocada nas

entradas x e y chamadas de gate , o material óxido atrai os

Q9. Nesta figura, vemos dois transistores CMOS, do tipo pMOS, ligados um ao outro. Esse tipo

elétrons do material semicondutor localizado abaixo do gate, entre os dois

terminais, tornando-o condutor na região entre a fonte e o dreno, fazendo com

que o transistor funcione como uma chave fechada ou uma espécie de ‘ponte’

para os elétrons. Então, no caso da figura, para o circuito conduzir, os valores

de x e y precisam ser ZERO, ou seja, tensões entre 0 e 1.8V.

Q10. a) O operador indicado é o OR, pois basta que apenas um dos sensores

espalhados pela casa detecte algum movimento entrada 1 para que a saída

do circuito seja 1, ou seja, exatamente a lógica implementada pela porta OR.

  • b) Neste caso, o operador indicado é o AND, pois para que a saída seja 1, os

três botões precisam estar apertados simultaneamente entrada 111 e

nenhum deles pode ser solto, caso contrário a saída deve mudar para 0. A porta

AND é a que mais facilmente implementa tal situação, pois ela retorna 1 apenas

quando todas as suas entradas são 1.

  • c) O operador NOT é o mais indicado, pois será detectada ausência de luz

quando o sensor de luz retornar zero, então quando a entrada for zero sem luz

, a saída será 1 ausência de luz detectada.

Q11. a) p = presença de água, s = sistema habilitado e F = bomba acionada.

F = p AND s.

  • b) n = noite, l = luz, p = presença na casa e F = alarmar.

F = (b AND l) AND (NOT(p)).

  • c) c = chuva, b = baixa temperatura, s = sistema habilitado e F = irrigação.

F = s AND NOT(c OR b).

Q12. Expressão a ser avaliada: F = a AND (b OR (c AND d))

a) a = 1; b = 1; c = 0; d = 1 → F = 1.

b) a = 0; b = 0; c = 0; d = 1 → F = 0.

Q13. a) F = (ab)’ + bc

Q12. Expressão a ser avaliada: F = a AND (b OR (c AND d)) a) a

b. F = ab + bc + cd + de

Q12. Expressão a ser avaliada: F = a AND (b OR (c AND d)) a) a

c) a = 1; b = 0; c = 0; d = 0 → F = 0.

d) a = 1; b = 0; c = 1; d = 1 → F = 1.

c. F = ((ab)+ c) + (d + ef)

Q12. Expressão a ser avaliada: F = a AND (b OR (c AND d)) a) a

Q14. M = movimento detectado, L = sensor de luz do dia e F = sirene acionada;

Equação booleana: F = ML’.

Circuito com portar lógicas:

Q12. Expressão a ser avaliada: F = a AND (b OR (c AND d)) a) a

Q15.

Saída

S

=

1

música

tocando;

 

Saída

M

=

1

Há pessoas

dançando;

 

Entrada L

=

1

→ Luz pulsante

funcionando;

 

Entrada B = 1 → Globo espelhado

girando;

 

Equação de B (globo): B = SM’

Equação de L (luz): L = SM

Analisando as equações de B e L,

podemos montar o seguinte circuito

pro sistema:

Q12. Expressão a ser avaliada: F = a AND (b OR (c AND d)) a) a

Q16 F = ab(c + d) + a(b+ c) + a(b + d)c

Aplicando a propriedade distributiva em F, temos:

F = a’bc + a’bd’ + ab’ + ac + abc + acd → Eq. na forma de soma-dos-produtos.

Q17 Lei de De Morgan:

(a + b)’ = a’b’

(ab)’ = a’ + b’

Equação a ser encontrada inversa:

F = abd’ + acd → F’ = (abd’ + acd)’

F’ = (abd’)’*(acd)’

F’ = (a’ + b’ + d)*(a’ + c’ + d’)

F’ = a’ + a’c’ + a’d’ + a’b’ + b’c’ + b’d’ + a’d + c’d + 0

F’ = a’ + a’c’ + a’b’ + b’c’ + b’d’ + a’d’ + a’d + c’d

F’ = a’ + a’c’ + a’b’ + b’c’ + b’d’ + c’d + a’(d’ + d)

F’ = a’ + a’c’ + a’b’ + b’c’ + b’d’ + c’d + a’(1)

F’ = a’ + a’ + a’c’ + a’b’ + b’c’ + b’d’ + c’d

F’ = a’ + a’b’ + a’c’ + b’c’ + b’d’ + c’d → Eq. final.

Q18 a) F(a; b; c) = abc + ab

Q16 – F = a ’ b(c + d ’ ) + a(b ’ + c)

b) F(a; b; c) = ab

Q16 – F = a ’ b(c + d ’ ) + a(b ’ + c)

c) F(a; b; c) = abc + ab + a + b + c

Q16 – F = a ’ b(c + d ’ ) + a(b ’ + c)

d) F(a; b; c) = c’

Q16 – F = a ’ b(c + d ’ ) + a(b ’ + c)

Q19

Tabela verdade

a b c F

a b c

F

0

0 0

0

0

0 1

1

0

1 0

1

1

0 0

1

Equação: F = (ab’ + b) + a’c

 

0

1

1

1

 

1

0 1

1

1

1 0

1

1

1

1

1

Q20 a) F(a; b; c) = a+ bc

b) F(a; b; c) = ab+ ac+ bc

 

a b c

F

 

a b c

F

0

0 0

1

0

0 0

1

0

0 1

1

0

0 1

1

0

1 0

1

0

1 0

0

0

1

1

1

0

1

1

1

1

0 0

0

1

0 0

1

1

0 1

0

1

0 1

0

1

1 0

1

1

1 0

1

1

1

1

0

1

1

1

1

c) F(a; b; c) = ab + ac + abc+ c

d) F(a; b; c; d) = abc + d

a b c

F

 

a b c d

F

0

0 0

1

0

0 0 0

1

0

0 1

0

0

0 0 1

0

0

1 0

1

0

0 1 0

1

0

1

1

0

0

0 1 1

0

1

0 0

1

0

1 0 0

1

1

0 1

1

0

1 0 1

0

1

1 0

1

0

1

1

0

1

1

1

1

1

0

1

1

1

1

 

1

0 0 0

1

1

0 0 1

0

1

0 1 0

1

1

0 1 1

0

1

1 0 0

1

1

1 0 1

0

1

1

1

0

1

1

1

1

1

0

Q21

 

a b c

F

0

0 0

0

0

0 1

1

0

1 0

1

0

1

1

1

1

0 0

0

1

0 1

1

1

1 0

1

1

1

1

1

F = a’b’c + a’bc’ + a’bc + ab’c + abc’

+ abc (Não manipulada)

F = a’(b’c + bc’ + bc) + a(b’c + bc’ +

bc)

F = a’(b’c + b(c’ + c)) + a(b’c + b(c’ +

c)) (Distributiva 1)

F = (a’ + a) * (b’c + b(c’ + c))

(Distributiva 1)

F = b’c + b (Complemento)

F = (b’ + b) * (c + b) (Distributiva 2)

F = b + c (Complemento /

comutativa) Resposta

Q22

 

a b c

F

F = a’b’c + abc’ + abc

0

0 0

0

F = a’b’c + ab(c’ + c) (Distributiva 1)

0

0 1

1

F = a’b’c + ab (Complemento)

0

1 0

0

0

1

1

0

1

0 0

0

1

0 1

0

1

1 0

1

1

1

1

1

Q23 a) F(a, b, c) = abc + ab

F = a’bc + ab(c+c’)

F = a’bc + abc + abc’

Resposta

  • b) F(a, b, c) = ab

F = a’b(c + c’)

F = a’bc + a’bc’ → Resposta

  • c) F(a, b, c) = abc + ab + a + b + c

F = abc + ab(c + c’) + a((b+b’) * (c+c’)) + b((a + a’) * (c + c’)) + c((a + a’) * (b + b’))

F = abc + abc + abc’ + a(bc + bc’ + b’c + b’c’) + b(ac + ac’ + a’c + a’c’) + c(ab + ab’ + a’b + a’b’)

F = abc + abc’ + abc + abc’ + ab’c + ab’c’ + bac + bac’ + ba’c + ba’c’ + cab + cab’ + ca’b + ca’b’

F = abc + a’bc + ab’c + abc’ + a’b’c + a’bc’ + ab’c’ → Resposta

  • d) F(a, b, c) = c

F = c’((a + a’) * (b + b’))

F = c’(ab + ab’ + a’b + a’b’)

F = abc’ + ab’c’ + a’bc’ + a’b’c’

Resposta

Q24

Q24 – • Usando manipulação algébrica: F = ab + cd (circuito da esquerda) G =

Usando manipulação algébrica:

F = ab + cd (circuito da esquerda)

G = (1 * ((ab)’ * (cd)’)’)’ (circuito da direita)

G = (((a’ + b’) * (c’ + d’))’)’

G = ((a’ + b’)’ + (c’ + d’)’)’

G = (ab + ac)’ → Inverso de F.

Usando a tabela verdade:

a b c d

F

 

a b c d

G

0

0 0 0

0

0

0 0 0

1

0

0 0 1

0

0

0 0 1

1

0

0 1 0

0

0

0 1 0

1

0

0 1 1

1

0

0 1 1

0

0

1 0 0

0

0

1 0 0

1

0

1 0 1

0

0

1 0 1

1

0

1

1

0

0

0

1

1

0

1

0

1

1

1

1

0

1

1

1

0

1

0 0 0

0

1

0 0 0

1

1

0 0 1

0

1

0 0 1

1

1

0 1 0

0

1

0 1 0

1

1

0 1 1

1

1

0 1 1

0

1

1 0 0

1

1

1 0 0

0

1

1 0 1

1

1

1 0 1

0

1

1

1

0

1

1

1

1

0

0

1

1

1

1

1

1

1

1

1

0

Conclusão: F e G são diferentes (inversas).

Q25 Saída para m1, m2 e m3 = 1 quando é detectada presença de alguém;

Saída F = 1 soa um alarme sempre que mais de um sensor de presença for ativado ao mesmo tempo;

F = m1’m2m3 + m1m2’m3 + m1m2m3’ + m1m2m3 → Resposta.

Para o mesmo problema, agora com 10 entradas m, podemos utilizar a soma compacta de mintermos para representar os casos que o sistema NÃO irá disparar o alarme:

Dada a seguinte codificação:

m1m2m3m4m5m6m7m8m9m10 = 0000000001 = 1

m1’m2’m3’m4’m5’m6’m7’m8’m9m10’ = 0000000010 = 2

m1’m2’m3’m4’m5’m6’m7’m8m9’m10’ = 0000000100 = 4

E assim por diante até o mintermo:

m1m2’m3’m4’m5’m6’m7’m8’m9’m10’ = 1000000000 = 512

H = ∑m(1, 2, 4, 8, 16, 32, 64, 128, 256, 512)

Podemos utilizar H como sendo o sistema que soa o alarme baseado em 10 salas da seguinte forma:

H = ∑m(1, 2, 4, 8, 16, 32, 64, 128, 256, 512) Resposta.

*OBS: Neste caso, o alarme soará quando H = 0.

Q26

a b c

L

L = a’b’c’ + a’b’c + a’bc’ → Resposta.

0

0 0

1

0

0 1

1

0

1 0

1

0

1

1

0

1

0 0

0

1

0 1

0

1

1 0

0

1

1

1

0

Q27 F = ab + ab+ cd+ cd + ac

Tabela da porta (a’b + ab’) coincide com a tabela (a XOR b)

 

a b

 

a'b + ab’

0

0

 

0

0

1

 

1

1

0

 

1

1

1

 

0

Q28

 

a b c d

F

0

0 0 0

1

0

0 0 1

0

0

0 1 0

0

0

0 1 1

1

0

1 0 0

0

0

1 0 1

1

0

1

1

0

1

0

1

1

1

0

1

0 0 0

0

1

0 0 1

1

1

0 1 0

1

1

0 1 1

0

1

1 0 0

1

1

1 0 1

0

1

1

1

0

0

1

1

1

1

1

Podemos escrever a XOR b da seguinte maneira:

a XOR b = a’b + ab’

Aplicando tal propriedade, ficamos

com a seguinte simplificação:

F =

(a XOR b) OR (c XOR d) OR (a

AND c) Resposta.

Buscando uma relação que resulta em

uma saída verdadeira quando um

número par de entradas forem

verdadeiras, pode-se encontrar a

seguinte:

F = (a XNOR b) XNOR (c XNOR d)

Que também é equivalente a:

G = (a XOR b) XNOR (c XOR d)

Ambas as equações (F e G) resultam

na tabela verdade ao lado.

Q29 Decodificador 3x8:

Q29 – Decodificador 3x8: a b c s7 s6 s5 s4 s3 s2 s1 s0 0

a b c

s7 s6 s5 s4 s3 s2 s1 s0

0

0 0

  • 0 1

0

0

0

0

0

0

0

0 1

  • 0 0

0

0

0

0

0

1

0

1 0

  • 0 0

0

0

0

0

1

0

0

1

1

  • 0 0

0

0

0

1

0

0

1

0 0

  • 0 0

0

0

1

0

0

0

1

0 1

  • 0 0

0

1

0

0

0

0

1

1 0

  • 0 0

1

0

0

0

0

0

1

1

1

  • 1 0

0

0

0

0

0

0

Basicamente, tem-se dois códigos de interesse um com 3 bits e outro com 8 bits e deseja-se transcodificar de um para o outro.

Q30 - Multiplexisador 8x1:

Q29 – Decodificador 3x8: a b c s7 s6 s5 s4 s3 s2 s1 s0 0

Lógica do multiplexisador: neste caso, temos N = 8 entradas (I0 a I7), 3 seletores (S0 a S2, exatamente [log2 N] seletores) e uma saída F (multiplexisadores sempre possuem uma única saída). Os seletores são responsáveis por escolher qual porta de entrada I passará seu bit para saída F.

Ex.:

se

os seletores S0,

S1

e

S2

estiverem, respectivamente, com os bits 1 1 0, a entrada I3 que passará

seu bit adiante para saída F.

Q31

Q31 – Neste multiplexisador 4x1, os seletores S0 e S1 são responsáveis por chavear qual das

Neste multiplexisador 4x1, os seletores S0 e S1 são responsáveis por chavear qual das quatro entradas I (de 0 a 3) vai passar para saída F.

Ex.: se os seletores S0 e S1 estiverem, respectivamente, com os bits 0 e 1, a entrada I2 que irá se propagar para saída, as demais terão suas respectivas portas AND desabilitadas pela presença de bits zeros.

Q32

Q31 – Neste multiplexisador 4x1, os seletores S0 e S1 são responsáveis por chavear qual das

Neste demultiplexisador 1x4, tem-se 1 entrada I, 4 saídas O (de 0 a 3) e dois seletores S (0 e 1). O funcionamento deste circuito é bastante intuitivo, o conjunto de bits dos seletores é responsável por decidir para qual das saídas a entrada I vai se propagar.

Ex.: se os seletores S0 e S1 estiverem, respectivamente, com os bits 1 e 1, então a entrada I vai se propagar para saída O3. Da mesma forma que, se os seletores estiverem com 1 e 0, a entrada se propagará para saída O1.

Q33

Q31 – Neste multiplexisador 4x1, os seletores S0 e S1 são responsáveis por chavear qual das

* 8 corredores = 8 lampadas = 8 entradas 1;

* Chave com valores de 0 a 7 = 3 bits = 3 seletores;

* Chave com apenas dois valores = habilitação (enable) do sistema;

Conclusão: Basta implementar um DEMUX 1x8 para escolher qual das 8 luzes de corredor (L0 até L7) deve receber a entrada I = 1 de acordo com o chaveamento (numero de 0 a 7, representado pelos 3 bits dos seletores S0, S1 e S2) quando o sistema estiver ligado (botão On/Off apertado, E = 1).

Q34 O Latch SR é um dispositivo primitivo de memória, ou seja, armazena informação. Seu funcionamento, de forma bem sucinta, pode ser resumido da seguinte forme: a porta S(et) define o valor 1 para saída Q quando a porta R(eset) está com valor 0. Já quando a porta R tem seu valor 1, ela força a saída Q a ter seu valor sempre igual a 0.

Q34 – O Latch SR é um dispositivo primitivo de memória, ou seja, armazena informação. Seu

Para a situação descrita no problema, obtemos o diagrama de tempo acima.

*OBS: lembrar que sempre que uma das entradas da porta NOR é 1, a saída será sempre 0. A única combinação de entradas que resulta em saída 1 para uma porta NOR é 0 e 0.

Q35

Q34 – O Latch SR é um dispositivo primitivo de memória, ou seja, armazena informação. Seu

Conclusões:

Enquanto C (enable) estiver em 0, tanto S1 como R1 também estarão em 0, por causa das portas AND, e consequentemente, valor de Q não muda.

A entrada S1 só será 1 quando C e S forem em 1.

Já R1, só será 1 quando C e R forem em 1.

Quando S1 estiver em 1 e R1 estiver em 0, a saída Q será 1. Mas quando R1 passa a ser 1, a saída Q retorna para 0.

Q36

Q36 – Conclusões: o Latch D é ainda mais confiável que o Latch Sensível, pois com

Conclusões:

o

Latch

D

é

ainda

mais confiável que o Latch Sensível, pois com a adição de uma porta NOT entre o S e o R, se torna

impossível que ambos possuam o valor 1 simultaneamente, acabando, assim, com o problema de indefinições na saída Q.

De forma

sucinta,

o

Latch D

funciona

da

seguinte

maneira:

quando o enable (C) estiver em 1, o

valor de

D

irá se propagar

para

saída

Q,

seja ele

1

ou

0.

Mas

quando o C estiver em 0, o valor da saída Q será mantido independentemente do valor de D, ou seja, entradas não

serão aceitas e o Latch trabalha como uma memória de um bit (Q).

Q37

Q36 – Conclusões: o Latch D é ainda mais confiável que o Latch Sensível, pois com

Conclusões: no Latch mestre, o

clock Cm será 1 quando o clk for 0,

permitindo que a entrada Dm

se

propague para saída Qm. Quando o clk sobe o nível para 1, o Cm

desce

para

0

e

o

Latch

mestre

passa a ignorar a entrada D, armazenando, assim, a saída Qm,

que

será

a

entrada Ds do Latch

escravo.

Como

o

Cs

está

alto,

a

entrada

Ds

vai

direto para

saída

Qs.

É

possível notar, então, que

apenas na subida do clk, quando o Cs sobe também, é que a entrada D vai se propagar para saída. Esse é o princípio de funcionamento do Flip-Flop D sensível à borda.

Nota-se também que exatamente nos momentos de subida do clock sinal C no diagrama de tempo o D sempre está em 0, por isso que o Qs se mantém sempre 0.

Q38

Q38 – Funcionamento Latch: quando o C está alto, a D se propaga direto para saída

Funcionamento Latch: quando o C está alto, a D se propaga direto para saída

Q, mas quando C está baixo, o Latch ‘ignora’ a entrada D e a saída Q permanece

sem se alterar, ou seja, é armazenada.

Funcionamento Flip-Flop D: o valor de Q será igual ao valor de D exatamente no momento da SUBIDA de C, seja ele alto ou baixo.

Q39

Q38 – Funcionamento Latch: quando o C está alto, a D se propaga direto para saída

Latch: no caso dos 3 latches em série (saída de um ligada na entrada do outro), enquanto o clock (Clk) estiver em nível alto, as entradas vão se propagar para as respectivas saídas. Então, se o clock passar tempo suficiente em nível alto para que, mesmo com os delays (representados pelas linhas tracejadas), as saídas sigam para as próximas entradas no mesmo ciclo de clock, a entrada do primeiro latch vai poder se propagar pelos demais latches.

Flip-Flop D: já no flip-flop, as entradas só são passadas para saída na subida do clock, então se o clock passa muito tempo nível alto, indica que ele demora a cair e, consequentemente, também demora a subir novamente, impossibilitando a passagem das saídas para as próximas entradas. Portanto, a entrada do primeiro flip-flop não pode se propagar para outros flip-flops no mesmo ciclo de clock.

Q40

Q40 – Conclusões: cada flip-flop atrasa a saída um ciclo, pois só permite que a entrada

Conclusões: cada flip-flop atrasa a saída um ciclo, pois só permite que a entrada X se propague para saída Q na próxima subida de clock. Então, quando se quer atrasar a saída dois ciclos de clock, basta ligar dois flip-flops em série (saída do primeiro na entrada do segundo), pois quando clock subir a primeira vez (primeiro ciclo), a entrada passará pelo primeiro flip-flop, e quando subir novamente (segundo ciclo), a entrada passará pelo segundo flip-flop.

Q41

Conclusão: primeiro, temos 4 registradores, de 8 bits cada (Ra, Rb, Rc e Rd), ligados em série (saída de um na entrada do próximo). Então, a cada subida do clock, os 8 bits que estão na entrada de cada registrador passam para o registrador seguinte, fazendo com que, em 4 subidas de clock, tenham sido armazenadas 4 entradas de 8 bits cada.

Para escolher alguma das 4 saídas de 8 bits, pode-se utilizar 8 MUX 4x1, cada MUX para um dos 8 bits de saída e compartilhando os mesmos seletores S0 e S1, dessa forma, para cada combinação possível de S0 e S1, temos um dos 8 bits da mesma saída (uma das 4 possíveis), resultando em uma única saída de 8 bits escolhida a partir dos seletores.

Circuito na próxima página.

Q43

Q43 – Conclusão: a cada subida do clock, o valor que estava na saída do registrador

Conclusão: a cada subida do clock, o valor que estava na saída do registrador anterior (entrada do próximo registrador), passa para saída do próximo registrador e assim sucessivamente.

*OBS: os espaços vazios indicam registradores.

que não

se

conhece o valor

inicial nos