Universidad Catlica De Santa Mara

Facultad de Ciencias e Ingenieras Fsicas y Formales

Escuela Profesional de Ingeniera Mecnica Elctrica y Mecatrnica

DOCENTE:
ING. CHRISTIAM G. COLLADO OPORTO
INFORME N4
TITULO:
CIRCUITOS SECUENCIALES FLIP FLOPS
INTEGRANTES:
GUZMAN SOTO, LUIS
HUAMANI QUISPE, JOSE
ITURRIAGA GARCIA, DAVID
MAMANI CALCINA, KEVIN

GRUPO: 01
Arequipa, 2016
OBJETIVOS
Conocer las caractersticas y funcionamiento de las compuertas Exclusivas.
Conocer las principales caractersticas de un circuito lgico combinacional.
Escribir la expresin booleana de salida de cualquier circuito lgico combinacional y desarrollar la tabla de verdad a partir
de la misma.
Disear circuitos lgicos combinacionales e implementarlos mediante CIs (puertas lgicas) que proporcionan los
fabricantes haciendo uso de la descripcin, tabla de verdad y cronogramas facilitados.
Adquirir destreza en el montaje de aplicaciones con circuitos combinacionales.

MARCO TERICO

Latch
Son dispositivos capaces de almacenar un bit de informacin, 1 0, segn lo indicado por sus entradas de excitacin.
A continuacin veremos cmo se implementa un latch usando compuertas lgicas y la realimentacin de sus seales.

Latch SET RESET estructura NOR.

Fig. 03

Su smbolo lgico es el siguiente:

Smbolo esquemtico del lach SET-RESET

Fig. 04

La tabla que permite observar los valores de las entradas y las salidas originadas se denomina Tabla de Excitacin.
Para construir esta tabla se debe considerar que quienes determinan el valor de la salida son las entradas S y R adems del valor
que en ese instante tenga la salida Q, la Tabla de excitacin es como la siguiente.
 Tabla 01

FLIP FLOP
Dispositivos de funcionamiento muy similar a los latches, se caracterizan por tener una entrada de reloj que define el
instante exacto en que pueden cambiar de estado. En circuitos secuenciales sncronos se requiere tener control
absoluto del momento en el que ciertas lneas toman un estado determinado y no depender de los valores que tomen
las entradas.

El smbolo esquemtico de este flip flop es el siguiente:

Smbolo esquemtico.Flip Flop SR

Fig. 07

FLIP FLOP RS MAESTRO ESCLAVO

Llamado tambin Flip Flop RS Master Slave o FF RS MS. Flip flop formado a travs de la interconexin de
dos latches RS con entrada de control, como se muestra en la figura siguiente:

Smbolo esquemtico.Flip Flop SR Maestro-Esclavo

Fig. 08
Para explicar el funcionamiento de ste flip flop nos remitiremos a la figura, que muestra la estructura de este flip flop.
Para entender mejor el funcionamiento del FF RS MS nos remitiremos al siguiente diagrama de tiempos:

Diagrama de tiempos del FF RS MS.

Fig. 09

Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el que no se da ningn flanco, no tendr ninguna
ingerencia en la salida Q del FF. Incluso se puede notar que en un periodo ambas entradas (R y S) toman valor 1 a la vez,
lo que constituye una entrada prohibida pero como durante este periodo no se da ningn flanco de subida, esta situacin
no implica ninguna dificultad para el FF RS MS.

Tabla 02

FLIP FLOP TIPO D MAESTRO ESCLAVO

Siguiendo el mismo criterio que en el caso del FF RS MS, el flip flop tipo D se crea a partir de dos latches tipo
D con entrada de control, interconectando estas de modo que las salidas del FF sean posibles de cambiar
nicamente ante la ocurrencia de un flanco ascendente.
La arquitectura del flip flop tipo D ser la siguiente:

Flip Flop Tipo D MS.

Fig. 10
En este diagrama de tiempos es necesario hacer una observacin especial, en el 4 flanco de subida se puede observar
que la entrada D cambia de valor en el mismo instante que se da el flanco y que la salida asume el valor anterior de la
entrada y no el nuevo.

Tabla 03

FLIP FLOP JK MAESTRO ESCLAVO

Es una versin mejorada del flip flop RS, ya que evita la combinacin de entradas prohibidas.
La relacin entre las lneas es la siguiente: J = S y K = R.
El flip flop JK salva el caso de las entradas no permitidas del flip flop RS, cuando R = S = 1, incluyendo en este
caso una funcin nueva al flip flop que consiste en invertir el valor de la salida cuando se de esta combinacin
de valores en su entrada.
De lo descrito anteriormente podemos deducir que la tabla de excitacin del flip flop JK puede ser la siguiente:

Tabla 04

FLIP FLOP TOGGLE (TIPO T)

Este flip flop es una variacin del flip flop JK y consiste en usar una sola entrada (T) para seleccionar una de
dos funciones que puede cumplir el flip flop.
Si T = 0 el flip flop mantiene el valor existente en la salida Q, mientras que si T = 1 el valor de Q se invierte.
La tabla de excitacin ser similar a la siguiente:

Tabla 05
EQUIPOS Y MATERIALES

CI-TTL 74LS00, 74LS02, 74LS04, 74LS08, 74LS11, 74LS27, 74LS32 (con sus hojas de datos Datasheet) (Por lo menos
traer dos unidades de cada tipo).
CI-TTl De acuerdo a los diseos del procedimiento.
04 DIP Switch de 4 y 8 contactos.
10 Resistencias de 220 Ohm.
10 Diodos LED de colores variados.

PROCEDIMIENTO

1.1. Construya el circuito de la figura 15 (Entradas R y S, salida Q y su correspondiente negada), se le recomienda que
inicialice con S=0, R=1.
1.2. A continuacin llene la tabla 06 de verdad. Como en todas las prcticas deber de usar interruptores y leds con
sus respectivas resistencias.

S R Q Q

0 1 0 1

0 0 0 1

1 0 1 0

1 1 - -

Fig. 15 Tabla 06
1.3. Qu sucede cuando R=S=1. describa las variaciones de la salida en funcin de la definicin del FLIP-FLOP RS.

Cuando R=1 y S=1 la salida estar en un estado INDETERMINADO (puede ser 0 o 1)

1.4. Construya el circuito de la figura 16, inicialice con S=0 y R=1. Coloque CK en 1 y llene la tabla 07. Explique este
funcionamiento.
Cuando las entradas S y R estn en 0 y 1 respectivamente y el Clock en 1 entonces la salida, sin importar cul haya
sido el valor anterior (1 o 0), siempre ser cero.
1.5. Coloque CLK en 0 y llene la tabla 08. Explique este funcionamiento.
Cuando el Clock est en cero (desactivado) no habr ningn cambio en las salidas, todas las salidas se convierten
indeterminado , no hay un estado antecesor para la salida.
1.6. Fijando primero los valores de R y S, active la seal CLK provocando un cambio de 0 a 1. Explique qu sucede
mediante el llenado de la tabla 09.
Inicialmente en este estado las salidas Q y Q(negado) estn en estado indeterminado, pero al cambiar el clock
cambia de datos en la salida porque le damos un pulso al circuito , osea un estado anterior lo cual lo reconoce y
trabaja de una forma secuencial.
1.7. Repita 1.6 para cuando la seal CK provoca un cambio de 1 a 0. Explique que sucede mediante la tabla 10.
Para este caso ocurre lo contrario que de un estado con pulso cambia en algunos casos indeterminado, esto ocurre
por los predecesores anterior recalcando q en algunos casos como 0 0 y 1 1 , cambia el clock convierte en
indeterminacin.
1.8. Finalmente explique cul es la funcin de la seal CLK.
El Clock es una seal que se alterna entre los valores lgicos 0 y 1 en un periodo regular.
En la mayora de los sistemas sincrnicos, los cambios ocurren en las transiciones donde la seal cambia de 0 a 1
de 1 a 0.
 Fig. 16

CK S R Q Q CK S R Q Q
1 0 1 0 1 0 0 1 -- --
1 0 0 0 1 0 0 0 -- --
1 1 0 1 0 0 1 0 -- --
1 1 1 -- -- 0 1 1 -- --
Tabla 07
Tabla 08
 S R Q Q CK Q Q S R Q Q CK Q Q
0 1 -- -- de 0 a 1 0 1 0 de 1 a 0
1 0 1 0 1
0 0 -- -- de 0 a 1 -- -- 0 de 1 a 0
0 0 1 -- --
1 0 -- -- de 0 a 1 1 0 1 de 1 a 0
0 1 0 1 0
1 1 -- -- de 0 a 1 -- -- 1 1 -- -- de 1 a 0 -- --
Tabla 09
Tabla 10

1.1. Construir el circuito de la figura 17 describir su funcionamiento al realizar mediante el pulsador S1.

0 0 1

1 1 0
Fig. 17
2. FLIP-FLOP JK
2.1. Revise la hoja de datos del 7476 y arme el circuito de la figura 18.

Fig. 18

2.2. Coloque las seales PR (P) y CLR (C) a 1, produciendo luego a travs del switch un flanco de bajada (CK pasa de
1 a 0). Llene la tabla 11.

P C J K Q Q CK Q Q

1 1 0 1 1 1 de 1 a 0 1 1

1 1 0 0 1 1 de 1 a 0 1 1

1 1 1 0 1 1 de 1 a 0 1 1

1 1 1 1 1 1 de 1 a 0 1 1

Tabla 11

2.3. Active la seal PR con 0. Qu sucede con la salida cuando varan J y K (mantenga CLR en 1). Llene la tabla 12.
 P C J K Q Q CK Q Q

0 1 0 1 0 1 de 1 a 0 0 1

0 1 0 0 0 1 de 1 a 0 0 1

0 1 1 0 0 1 de 1 a 0 0 1

0 1 1 1 0 1 de 1 a 0 0 1

Tabla 12

2.4. Active la seal CLR con 0. Qu sucede con la salida cuando varan J y K (mantenga PR en 1). Llene la tabla 13.

P C J K Q Q CK Q Q

1 0 0 1 1 0 de 1 a 0 1 0

1 0 0 0 1 0 de 1 a 0 1 0

1 0 1 0 1 0 de 1 a 0 1 0

1 0 1 1 1 0 de 1 a 0 1 0

Tabla 13

2.5. Active las seales CLR y PR con 0. Qu sucede con la salida cuando varan J y K. Llene la tabla 14.

P C J K Q Q CK Q Q

0 0 0 1 1 0 de 1 a 0 1 0

0 0 0 0 1 0 de 1 a 0 1 0

0 0 1 0 1 0 de 1 a 0 1 0

0 0 1 1 1 0 de 1 a 0 1 0

Tabla 14
 2.6. Active las seales CLR y PR con 1. Adems coloque las entradas J y K a 1. Seguidamente use el
circuito reloj armado en el cuestionario previo. Qu sucede con las salidas Q y Q negada. Como se le
denomina a este tipo de trabajo.

J K *

0 0 Q Q

0 1 0 0
Como las entradas asincrnicas preset 1 0 1 1 y clear estn con el valor de 1, al
estar negadas, estas estarn desactivadas. Cuando en la entrada
J y K estn ambas a 1, se va a dar lo 1 1 Q Q que denominamos como inversin.
Esto depender del estado anterior , pues como indica en la tabla, si el
estado anterior era un 0, ahora la salida ser un 1 y viceversa.

3. FLIP-FLOP D
3.1. Revise la hoja de datos del 7474 y arme el circuito de la figura 19.

Fig. 19

3.2. Coloque las seales CLR y PR a 1, produciendo a travs del switch un flanco de subida (CK pasa de 0
a 1). Desarrollar la tabla 15.

P C D Q Q CK Q Q

1 1 1 0 1 de 0 a 1 1 0
 1 1 0 0 1 de 0 a 1 0 1

Tabla 15

3.3. Cumplen el CLR y el PR la misma funcin que en el anlisis con el JK? (Anexe una tabla en su informe
final)

CONCLUSIONES, OBSERVACIONES Y RECOMENDACIONES

Emita al menos tres conclusiones en torno al trabajo realizado

El comportamiento de los circuitos secuenciales puede ser expresado mediante diagramas de estado.
Un flip-flop puede cambiar repentinamente a 1 o 0 cuando se le manda un cero a preset o clear
respectivamente.
Un flip-flop activado por nivel slo puede cambiar mientras la seal de reloj est en un determinado
nivel: nivel alto ("1") o nivel bajo ("0").
Un flip-flop solo puede almacenar un bit de informacin sea 0 o 1.
Los circuitos secuenciales requieren de las seal de reloj para producir cambios en las salidas.