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UNIVERSIDADE FEDERAL DO CEAR

CENTRO DE TECNOLOGIA
DEPARTAMENTO DE ENGENHARIA ELTRICA
PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

SAULO CASTRO XIMENES

PROJETO DE UM CONVERSOR CC-CA TRIFSICO PARA INTERLIGAR UM


SISTEMA FOTOVOLTAICO REDE ELTRICA

FORTALEZA
2012
SAULO CASTRO XIMENES

PROJETO DE UM CONVERSOR CC-CA TRIFSICO PARA INTERLIGAR UM


SISTEMA FOTOVOLTAICO REDE ELTRICA

Dissertao de Mestrado apresentada ao


Programa de Ps-Graduao em Engenharia
Eltrica, do Departamento de Engenharia
Eltrica da Universidade Federal do Cear,
como requisito parcial para obteno do Ttulo
de Mestre em Engenharia Eltrica. rea de
concentrao: Eletrnica de Potncia.

Orientador: Prof. PhD. Fernando Luiz Marcelo


Antunes.
Coorientador: Prof. Dr.-Ing. Sergio Daher.

FORTALEZA
2012
Dados Internacionais de Catalogao na Publicao
Universidade Federal do Cear
Biblioteca de Ps-Graduao em Engenharia - BPGE

X35p Ximenes, Saulo Castro.


Projeto de um conversor CC-CA trifsico para interligar um sistema fotovoltaico rede eltrica /
Saulo Castro Ximenes. 2012.
147 f. : il. color., enc. ; 30 cm.

Dissertao (mestrado) Universidade Federal do Cear, Centro de Tecnologia, Departamento de


Engenharia Eltrica, Programa de Ps-Graduao em Engenharia Eltrica, Fortaleza, 2012.
rea de Concentrao: Eletrnica de Potncia e Acionamentos Eltricos.
Orientao: Prof. Dr. Fernando Luiz Marcelo Antunes.
Coorientao: Prof. Dr. Sergio Daher

1. Engenharia Eltrica. 2. Eletrnica de potncia. 3. Sistemas de controle digital. I. Ttulo.

CDD 621.3
A Deus.
Aos meus pais, Francisco e Clia.
AGRADECIMENTOS

Primeiramente a Deus, o criador de todas as coisas sem o qual, nada somos.


Aos rgos governamentais CNPq e CAPES por contribuir como o apoio
financeiro para bolsas de pesquisa. Ao GPEC (Grupo de Processamento de Energia e
Controle) por disponibilizar equipamentos e materiais necessrios ao desenvolvimento do
projeto.
Ao professor PhD. Fernando Luiz Marcelo Antunes, o qual tive o privilgio de
t-lo como orientador deste trabalho e que foi responsvel por me iniciar no meio cientfico.
Obrigado pela sua pacincia e disponibilidade. Ao professor Dr.-Ing. Srgio Daher, pela sua
amizade, orientao e profissionalismo.
A todos os professores do Departamento de Engenharia Eltrica da UFC,
responsveis diretamente ou indiretamente pela minha formao na graduao e na ps-
graduao.
A todos os meus colegas de ps-graduao, por me acompanhar durante esta
importantssima fase de minha vida.
Aos meus pais, Francisco e Clia, aos meus irmos, Luana, Analu e Lucas, a
minha namorada, Flora, e a todos os meus amigos e familiares por todo suporte e pela ajuda
nos diversos momentos, bons e ruins, desta caminhada e que compreenderam minha ausncia
durante os perodos de dedicao aos estudos. Todos so muito importantes para mim.
A todas as pessoas que por motivo de esquecimento no foram citadas
anteriormente, vou deixando neste espao minhas sinceras desculpas.
Comece fazendo o que necessrio, depois o
que possvel, e de repente voc estar
fazendo o impossvel.
(So Francisco de Assis)
RESUMO

Atualmente, existem no mercado internacional vrios fabricantes de conversores estticos


para infraestrutura fotovoltaica. No Brasil, por praticamente no existir um produto com
tecnologia nacional que atinja este nicho de mercado, importante e urgente o
desenvolvimento de tecnologia nacional na rea de conversores para sistemas fotovoltaicos. O
presente trabalho consiste no desenvolvimento de um conversor CC-CA trifsico com a
finalidade de interligar um sistema fotovoltaico com a rede eltrica, onde o objetivo principal
deste sistema fornecer potncia ativa para o sistema eltrico trifsico. Este conversor CC-
CA trifsico composto por um estgio de converso CC-CC, o qual consiste em um
conversor do tipo elevador (Boost), e um estgio de converso CC-CA. A escolha da
topologia do conversor considerou alguns critrios, tais como baixo custo de aquisio e de
manuteno, baixa complexidade e elevado grau de compactao e de confiabilidade. A
modelagem e o controle do conversor so feitos vetorialmente, ou seja, utilizando as
transformadas dq0 direta e inversa. Este controle foi implementado em um controlador digital
sinais (DSC) da famlia dsPIC. O projeto dos controladores de ambos os estgios foi feito de
forma digital. Por meio da simulao foi validado o funcionamento do conversor e de seus
controladores projetados. Para a realizao dos testes experimentais algumas modificaes de
projeto tiveram que ser efetuadas, pois se verificou uma quantidade significativa de
interferncia eletromagntica e rudos gerados pelo prottipo durante o seu funcionamento.
Dentro das condies estabelecidas foi possvel injetar na rede eltrica uma potncia em torno
de 40% do valor mximo especificado. Os resultados experimentais obtidos a partir do
prottipo montado em laboratrio validaram o algoritmo de controle implementado no
conversor, sendo injetadas na rede eltrica correntes senoidais com baixo contedo harmnico
e na frequncia do sistema eltrico brasileiro.

Palavras-chave: Sistema fotovoltaico conectado rede eltrica. Conversor CC-CA trifsico.


Controle e modulao vetorial.
ABSTRACT

Currently, there are several manufacturers in the international market of static converters for
photovoltaic infrastructure. In Brazil, by there is no product with a national technology to
reach this niche market, is important and urgent to develop national technology in the field of
DC-AC converters to PV systems. The present work consists of developing of a three-phase
AC-DC converter with the purpose of connect a PV system to the electricity grid, where the
main objective of this system is to provide active power for the three-phase electrical system.
This three-phase AC-DC converter is composed of a stage of DC-DC conversion, which
consists in a boost converter, and a stage of DC-AC conversion. The choice of converter
topology considered some criteria, such as low cost of acquisition and maintenance, low
complexity, high compaction and reliability. The modeling and control of the converter are
made using the concept of space vector, in the other words, using the dq0 transform direct and
inverse. This control was performed in a digital signal controller (DSC) of dsPIC family. The
design of the controllers of both stages was done digitally. Through simulation was validated
the operation of the converter and its controllers designed. For the experimental tests some
design changes had to be made because there was a significant amount of electromagnetic
interference and noise generated by the prototype during its operation. From the conditions
established was possible to inject into the electricity grid a just over 40% of the maximum
value of power specified. The experimental results from the prototype validated the control
algorithm implemented in the converter, being injected into the electricity grid sinusoidal
currents with low harmonic content and frequency of the brazilian electrical system.

Keywords: Grid-connected photovoltaic system. Three-phase DC-AC converter. Space


vector modulation and control.
LISTA DE ILUSTRAES

Figura 1.1 Irradiao horizontal global. ................................................................................ 30


Figura 1.2 Sistema fotovoltaico proposto. ............................................................................. 33
Figura 1.3 Formas de opero do sistema fotovoltaico proposto. ......................................... 35
Figura 1.4 Sentido do fluxo de potncia no sistema fotovoltaico proposto. ......................... 36
Figura 1.5 Conversor CC-CA trifsico alimentado em tenso. ............................................. 37
Figura 1.6 Conversor CC-CA trifsico alimentado em corrente. .......................................... 38
Figura 1.7 Conversor CC-CA Z-source. ................................................................................ 39
Figura 2.1 Topologia do inversor conectado rede eltrica.................................................. 42
Figura 2.2 Oito possveis combinaes de chaveamento do VSI. ......................................... 44
Figura 2.3 Posio angular dos vetores de estado com relao as tenses de fase senoidais.
...................................................................................................................................... 46
Figura 2.4 Localizao dos seis vetores estacionrios no nulos do conversor VSI no plano
dq. ................................................................................................................................. 46

Figura 2.5 Projeo do vetor VS no setor 1. .......................................................................... 48
Figura 2.6 Inversor VSI com ponto central z no elo CC. ...................................................... 50
Figura 2.7 Modulao PWM senoidal para o inversor trifsico VSI. ................................... 50
Figura 2.8 Sinais resultantes em um perodo de comutao T no setor 1: (a) sinais de
comando dos interruptores superiores (S1, S2 e S3); (b) tenso na fase a, b e c em
relao ao ponto z. ........................................................................................................ 51
Figura 2.9 Sinais moduladores obtidos com o uso da modulao vetorial............................ 53
Figura 2.10 Comparativo entre os sinais moduladores da fase A da modulao PWM
senoidal e modulao vetorial. ..................................................................................... 54
Figura 3.1 Estatgia de controle do estgio de converso CC-CC . ...................................... 63
Figura 3.2 Diagrama de Bode do sistema compensado. ........................................................ 67
Figura 3.3 Conversor CC-CA conectado rede eltrica. ...................................................... 69
Figura 3.4 Simplificao do circuito do conversor CC-CA conectado rede eltrica. ......... 70
Figura 3.5 Circuito equivalente visto pelo lado CC. ............................................................. 75
Figura 3.6 Estatgia de controle do estgio de converso CC-CA........................................ 78
Figura 3.7 Diagrama de Bode do sistema compensado. ........................................................ 82
Figura 3.8 Diagrama de Bode do sistema compensado. ........................................................ 85
Figura 4.1 Circuito de potncia simulado no programa PSIM. ............................................. 87
Figura 4.2 Resultados do estgio CC-CC: tenso no barramento de 311 V, corrente no
indutor Lb de entrada e tenso sobre o interruptor Sb, respectivamente. ..................... 88
Figura 4.3 Tenso no elo CC e tenso de fase na sada do inversor, respectivamente. ......... 89
Figura 4.4 Formas de onda da portadora triangular e do sinal modulador da fase C e tenso
sobre o interruptor S5, respectivamente. ...................................................................... 90
Figura 4.5 Correntes nas fases A, B e C e comparativo entre tenso e corrente na fase A,
respectivamente. ........................................................................................................... 90
Figura 4.6 Sinais moduladores das fases A, B e C e comparativo entre sinal modulador da
fase A e resultante da transformada dq0 inversa dos sinais de controle. ...................... 91
Figura 4.7 Resultados decorrentes de uma diminuio brusca de potncia de 2 kW para 1
kW................................................................................................................................. 92
Figura 4.8 Resultados da aplicao de um degrau de carga de 1 kW para 2 kW. ................. 93
Figura 4.9 Prottipo montado em laboratrio. ...................................................................... 94
Figura 4.10 Procedimentos experimentais. ........................................................................... 96
Figura 4.11 Bancada de testes. .............................................................................................. 98
Figura 4.12 Diagrama de blocos da bancada de testes. ......................................................... 98
Figura 4.13 Tenso (50V/div) e corrente (2A/div) na entrada do estgio CC-CC (725 W). 99
Figura 4.14 Corrente no indutor de entrada (1A/div) e tenso sobre o interruptor Sb do
estgio CC-CC (100V/div). ........................................................................................ 100
Figura 4.15 (a) Tenso no elo CC (100V/div). (b) Tenso de sada do inversor (100V/div).
.................................................................................................................................... 101
Figura 4.16 Tenso sobre um interruptor de um dos braos do estgio CC-CA (50V/div) 102
Figura 4.17 Tenso sobre um interruptor de um dos braos do estgio CC-CA quando a
mesma opera com um ciclo de trabalho de pouco menos de 50%. (a) Vista geral
(50V/div). (b) Vista aproximada (50V/div). .............................................................. 102
Figura 4.18 Tenso sobre um interruptor de um dos bras do estgio CC-CA quando a
mesma opera com um ciclo de trabalho baixo (maior valor de ultrapassagem ao
desligar o interruptor). (a) Vista geral (1000*50mV/div). (b) Vista aproximada
(1000*50mV/div). ...................................................................................................... 103
Figura 4.19 Correntes nas fases A, B e C (2A/div) para as seguintes potncias de entrada:
(a) 650 W, (b) 725 W e (c) 800 W. ............................................................................. 103
Figura 4.20 Comparativo entre tenso (1000*50mV/div) e corrente (2A/div) na fase A para
uma potncia de entrada de 800 W. ............................................................................ 104
Figura 4.21 Dados coletados pela serial do microcontrolador: (a) sinais de controle das fases
A, B e C; (b) valores de Iq e de Id; (c) posio da rede. ............................................. 105
Figura 4.22 Curva de rendimento (condies experimentais). ............................................ 106
Figura B.1 Circuito eltrico simulado. ................................................................................ 121
Figura C.1 Algoritmo do cdigo implementado no microcontrolador. ............................... 127
Figura D.1 Diagrama de blocos do mdulo de sincronismo. .............................................. 141
Figura D.2 Circuito detector de fase e de leitura de tenso alternada do mdulo de
sincronismo. (a) Esquemtico. (b) PCB. (c) Foto. ...................................................... 142
Figura E.1 Obteno da leitura de tenso CC. ..................................................................... 143
Figura E.2 Circuito VCO utilizado. (a) Esquemtico. (b) PCB. (c) Foto. ........................... 144
Figura F.1 Foto do circuito de potncia do prottipo experimental. ................................... 145
Figura F.2 PCB das placas modulares utilizadas nos seguintes elementos do prottipo
experimental: (a) barramento de entrada do estgio CC-CC, (b) barramento de entrada
do estgio CC-CA (elo CC), (c) diodo Db e interruptores dos estgios CC-CC e CC-
CA (Sb, S1, S2, S3, S4, S5 e S6), (d) drivers dos interruptores. .................................... 146
LISTA DE TABELAS

Tabela 2.1 Vetores de comutao e os respectivos valores de tenses de fase resultantes. .. 45


Tabela 2.2 Intervalo de aplicao dos vetores. ...................................................................... 49
Tabela 2.3 Sequncia de vetores para cada setor................................................................... 51
Tabela 2.4 Tenses Vaz, Vbz e Vcz para todos os seis setores. ............................................... 53
Tabela 2.5 Especificaes de projeto. ................................................................................... 55
Tabela 2.6 Parmetros principais do IGBT IRG4PH50UD. ................................................. 58
Tabela 2.7 Parmetros do circuito de potncia. ..................................................................... 61
Tabela 3.1 Parmetros utilizados no projeto do controlador. ................................................ 64
Tabela 3.2 Parmetros utilizados no projeto dos controladores. ........................................... 80
Tabela A.1 Ncleo de ferrite 2-EE-65/33/26....................................................................... 116
Tabela A.2 Ncleo de ferrite EE-65/33/26. ......................................................................... 119
LISTA DE ABREVIATURAS E SIGLAS

CC Corrente Contnua
CA Corrente Alternada
PV Photovoltaic
SVM Space Vector Modulation
VSI Voltage Source Inverter
CSI Current Source Inverter
BC Boost Clssico
DSP Digital Signal Processor
PWM Pulse Width Modulation
IGBT Insulated-Gate Bipolar Transistor
PLL Phase Locked Loop
PI Proporcional-Integral
C2D Continuous to Discrete
ZOH Zero-Order Hold
THD Total Harmonic Distortion
VCO Voltage Controlled Oscillator
SUMRIO

INTRODUO GERAL ....................................................................................................... 27


1 MOTIVAES, OBJETIVO E REVISO BIBLIOGRFICA ............................ 29
1.1 Introduo .................................................................................................................... 29
1.2 Objetivo do trabalho ................................................................................................... 32
1.3 Sistema fotovoltaico proposto ..................................................................................... 32
1.3.1 Princpio de funcionamento do sistema fotovoltaico proposto .................................. 35
1.4 Conversores CC-CA trifsicos conectados a rede eltrica....................................... 37
1.4.1 Conversor CC-CA trifsico alimentado em tenso (VSI) ........................................... 37
1.4.2 Conversor CC-CA trifsico alimentado em corrente (CSI) ....................................... 38
1.4.3 Conversor CC-CA Z-Source ........................................................................................ 39
1.5 Consideraes finais .................................................................................................... 39
2 ESCOLHA DA TOPOLOGIA DO CONVERSOR, ESTUDO DA MODULAO
E DIMENSIONAMENTO DOS COMPONENTES DO CIRCUITO DE POTNCIA .. 41
2.1 Introduo .................................................................................................................... 41
2.2 Escolha da topologia do conversor ............................................................................. 41
2.3 Modulao vetorial em conversores CC-CA trifsicos do tipo VSI........................ 43
2.3.1 Implementao dos vetores .......................................................................................... 47
2.3.1 Obteno dos sinais moduladores ............................................................................... 50
2.4 Dimensionamento dos componentes do circuito de potncia................................... 55
2.4.1 Estgio CC-CC ............................................................................................................. 55
2.4.2 Estgio CC-CA ............................................................................................................. 59
2.5 Consideraes finais .................................................................................................... 61
3 MODELAGEM E CONTROLE DIGITAL DOS ESTGIOS CC-CC E CC-CA 63
3.1 Introduo .................................................................................................................... 63
3.2 Controle do estgio CC-CC ........................................................................................ 63
3.2.1 Estratgia de controle do estgio CC-CC.................................................................... 63
3.2.2 Projeto do controlador discreto Ciboost(z) .................................................................... 64
3.3 Modelagem do conversor do estgio CC-CA ............................................................ 68
3.3.1 Obteno do modelo do conversor visto do lado da rede............................................ 68
3.3.2 Obteno do modelo do conversor visto do lado CC .................................................. 74
3.4 Controle do estgio CC-CA ........................................................................................ 77
3.4.1 Estratgia de controle do estgio CC-CA.................................................................... 77
3.4.2 Projeto dos controladores discretos ............................................................................. 79
3.5 Consideraes finais .................................................................................................... 86
4 RESULTADOS DE SIMULAO E EXPERIMENTAIS ..................................... 87
4.1 Introduo .................................................................................................................... 87
4.2 Resultados de simulao ............................................................................................. 87
4.2.1 Resultados do estgio CC-CC ...................................................................................... 88
4.2.2 Resultados do estgio CC-CA ...................................................................................... 89
4.2.3 Outros resultados ......................................................................................................... 92
4.3 Resultados experimentais ........................................................................................... 94
4.3.1 Procedimentos experimentais ...................................................................................... 96
4.3.2 Resultados do estgio CC-CC ...................................................................................... 99
4.3.3 Resultados do estgio CC-CA .................................................................................... 100
4.3.4 Outros resultados ....................................................................................................... 105
4.4 Consideraes finais .................................................................................................. 107
5 CONCLUSES GERAIS ......................................................................................... 109
REFERNCIAS ................................................................................................................... 111
APNDICES ......................................................................................................................... 115
27

INTRODUO GERAL

A energia eltrica de fundamental importncia para o desenvolvimento das


sociedades atuais. Existe uma srie de benefcios que a eletricidade pode proporcionar ao
homem e que vem tornando o ser humano cada vez mais depende desta forma de energia.
Dentre estes benefcios pode-se citar de uma forma geral: conforto, comodidade, bem-estar e
praticidade. Alm disso, a energia eltrica apresenta uma facilidade de gerao, transporte,
distribuio e utilizao, com as consequentes transformaes em outras formas de energia, o
que atribui eletricidade uma caracterstica de universalizao (LEO, 2009).
O crescimento da populao mundial e da economia dos pases emergentes tem
como consequncia o aumento substancial no consumo de energia eltrica. A segurana no
suprimento mundial desta energia est associada s perspectivas de esgotamento das reservas
de petrleo nas prximas dcadas e a elevao dos preos de mercado dos combustveis
fsseis em consequncia de problemas polticos e sociais nas principais regies produtoras.
Para o Brasil, fatores ambientais podem reduzir a segurana energtica como, por exemplo, a
ocorrncia de longos perodos de estiagem que afetam a produtividade da biomassa e a
gerao hidroeltrica. Neste contexto, a complementao da matriz energtica de um pas com
a utilizao de energias renovveis, tais como solar, elica, entre outras, aparece como
alternativa para minimizar os impactos causados por crises internacionais que afetam o
mercado de combustveis fsseis ou por instabilidades na gerao hidroeltrica em pocas de
estiagem (MARTINS; GUARNIERI; PEREIRA, 2008).
A eletrnica de potncia desempenha um papel importante na atividade de
converso de energia renovvel, particularmente nas reas fotovoltaica e elica. No caso da
converso fotovoltaica tem-se como resultado uma fonte de corrente contnua que precisa ser
convertida em corrente alternada, possibilitando, assim, que a energia convertida neste
processo seja entregue ao sistema eltrico. A adequao da energia convertida pelos mdulos
fotovoltaicos aos critrios de fornecimento de energia eltrica realizada partindo da teoria de
eletrnica de potncia, onde sua implementao prtica se d por meio de conversores
estticos (TRAN, 2012).
Neste trabalho foi desenvolvido um conversor CC-CA trifsico para interligar um
sistema fotovoltaico a rede eltrica. Este conversor composto de dois estgios de
processamento de energia:
28

O primeiro estgio trata-se de um conversor CC-CC do tipo Boost (elevador de tenso)


responsvel por possibilitar um nvel de tenso na entrada do barramento inversor de tal
forma que a energia proveniente dos mdulos flua no sentido da rede eltrica.
O segundo estgio trata-se de um conversor CC-CA trifsico do tipo Full-bridge (ponte
completa) responsvel por converter a corrente contnua proveniente do primeiro estgio
em corrente alternada num nvel de tenso, frequncia e fase teis rede eltrica trifsica.
No Captulo 1 feita uma breve contextualizao onde esto contidas as
motivaes deste trabalho. Em seguida, apresentado o objetivo do trabalho, so mostradas
algumas das principais topologias de conversores CC-CA trifsicos que interligam sistemas
fotovoltaicos rede eltrica e, por fim, apresentado o sistema fotovoltaico onde o conversor
projetado neste trabalho ser inserido.
No Captulo 2 so definidas as topologias dos conversores dos estgios CC-CA e
CC-CC com base nos requisitos de converso e processamento de energia do sistema
fotovoltaico proposto. Alm disso, tambm realizado o dimensionamento dos componentes
dos circuitos de potncia de ambos os conversores.
No Captulo 3 foi desenvolvida a modelagem do conversor CC-CA vista tanto
pelo lado da rede como pelo lado do estgio CC-CC. Esta modelagem necessria para a
obteno das funes de transferncia necessrias para o projeto dos controladores de corrente
e de tenso do conversor CC-CA. A modelagem do conversor CC-CC no foi desenvolvida
neste trabalho, porm suas funes de transferncia podem ser obtidas com base na teoria
apresentada em (VORPERIAN, 1990). Neste captulo tambm so mostradas as estratgias de
controle que sero utilizadas em ambos os conversores e, por fim, realizado o projeto dos
controladores das malhas de tenso e de corrente dos respectivos conversores de acordo com a
tcnica de controle adotada.
No Captulo 4 so apresentados tanto os resultados obtidos por simulao como os
resultados obtidos do prottipo montado em laboratrio. Tais resultados validaram o projeto
do conversor CC-CA trifsico desenvolvido neste trabalho.
No Captulo 5 esto as consideraes finais do projeto, onde so feitas concluses
do trabalho com base nos resultados obtidos, nas dificuldades de projetos e tambm so dadas
sugestes de trabalhos futuros que podero ser desenvolvidos com base no estudo apresentado
nesta dissertao de mestrado.
29

1 MOTIVAES, OBJETIVO E REVISO BIBLIOGRFICA

1.1 Introduo

Os diversos investimentos de gerao de energia eltrica com a utilizao de


fontes renovveis vm sendo incentivados devido busca pela reduo da emisso de gases
poluentes e pela necessidade sempre crescente de energia disponvel para suprir com
segurana as diversas naes do globo terrestre.
Com relao energia solar fotovoltaica, a sua crescente expanso est ligada
basicamente a dois fatores, que so (CASTRO; PAES; DANTAS, 2012):
A adoo de uma poltica de incentivo tarifria a gerao de energia solar fotovoltaica, a
qual foi utilizada com xito em diversos pases da Europa, tais como Alemanha, Portugal,
Espanha, Itlia e Repblica Tcheca;
Crescimento com base na gerao distribuda, que consistem desde pequenas e mdias
centrais de gerao localizadas em telhados de residncias, aeroportos e estdios de
futebol at grandes usinas solares conectados a rede eltrica. Segundo dados da IEA
(IEA, 2010), nos ltimos anos o mercado global de gerao fotovoltaica tem
experimentado taxas de crescimento anuais superiores a 40 %, onde cada vez mais
crescente a participao de sistemas fotovoltaicos conectados rede eltrica, quando
comparados a sistemas fotovoltaicos isolados, na potncia fotovoltaica global acumulada.
Atualmente, estima-se que os sistemas fotovoltaicos conectados rede eltrica
representem cerca de 90 % da potncia fotovoltaica global instalada.
O crescente aumento na produo de mdulos fotovoltaicos est ocasionando em
uma reduo dos custos de aprendizagem e de produo em escala. Alm disso, verifica-se
tambm uma reduo dos custos dos equipamentos que compem o sistema, tais como
inversores, cabeamentos, estruturas mecnicas, etc, os quais podem chegar a mais de 35% do
custo das instalaes (CASTRO; PAES; DANTAS, 2012). Por isso, a ideia de que a gerao
solar fotovoltaica uma forma de gerao cara esta mudando dia aps dia.
Devido a sua localizao geogrfica, o Brasil um pas privilegiado por possuir
nveis de irradiao solar superiores a maioria das naes desenvolvidas, como pode ser
observado na Figura 1.1. Segundo (RTHER; SALAMONI, 2011), com base nos valores
mnimos e mximos anuais da irradiao solar anual para o plano horizontal, a regio menos
ensolarada do Brasil recebe aproximadamente 25% mais radiao solar do que a regio mais
30

ensolarada da Alemanha, que o pas que apresenta a maior potncia fotovoltaica instalada 1 e
que teve mais de 4,3 GWp de potncia instalada s na primeira metade de 2012.

Figura 1.1 Irradiao horizontal global.

Fonte: (3TIER, 2011).

O Brasil tem grandes possibilidades de desenvolver a indstria de energia


fotovoltaica e de ampliar a participao desta fonte na matriz eltrica brasileira. Esta dinmica
se dar em primeiro lugar pelo grande potencial desta fonte de energia dada a dimenso
continental e do Brasil ser um pas tropical. Em segundo, pelo crescimento animador,
verificado nos ltimos dois anos, das polticas pblicas que favorecem o desenvolvimento do
setor de produo da energia solar fotovoltaica. A seguir esto listados alguns dos principais
acontecimentos dentro dos dois ltimos anos que mostram de forma ntida o avano das
polticas de incentivo da gerao solar fotovoltaica distribuda no Brasil:
Em 20 junho de 2011 foi lanada pela ANEEL a Nota Tcnica n 0025/2011 que tem
como objetivo propor alteraes em Resolues e nos Procedimentos de Distribuio
(PRODIST) para reduzir as barreiras existentes para a conexo de gerao distribuda de
pequeno porte, com potncia instalada menor ou igual a 1 MW, na rede de distribuio e
tambm alterar os descontos na Tarifa de Uso do Sistema de Distribuio (TUSD) e na

1
Em agosto de 2012 a Alemanha apresentou cerca de 30,6 GWp de potncia acumulada em sistemas
fotovoltaicos conectados rede eltrica.
31

Tarifa de Uso do Sistema de Transmisso (TUST) para usinas que utilizam a fonte solar
(fotovoltaica e termossolar) (ANEEL, 2011).
Em 30 junho de 2011, teve-se como marco a inaugurao da primeira usina fotovoltaica
conectada ao sistema eltrico em Tau, muncipio localizado no estado do Cear.
Em 18 de agosto de 2011, o Governo do Estado do Rio de Janeiro lanou a Carta do Sol,
a qual consiste em um documento que prope algumas diretrizes para incentivar o uso da
energia solar fotovoltaica no Brasil. A Carta do Sol prope algumas medidas, tais como
incentivos financeiros, fiscais e tributrios adequados ao desenvolvimento da cadeia
produtiva da energia solar fotovoltaica, desde a transformao da matria prima,
fabricao e instalao dos componentes e sistemas, at a venda da energia eltrica (RIO
DE JANEIRO, 2011).
Em 17 de abril de 2012 a ANEEL aprovou a Resoluo Normativa N 482, a qual
estabelece as condies gerais para o acesso de microgerao e minigerao distribuda
aos sistemas de distribuio de energia eltrica e o sistema de compensao de energia
eltrica. Nesta resoluo a microgerao distribuda foi definida como uma central
geradora de energia eltrica conectada rede eltrica por meio de instalaes de unidades
consumidoras, com potncia instalada menor ou igual a 100 kW e que utilize fontes com
base em energia hidrulica, solar, elica, biomassa ou cogerao qualificada. Para a
minigerao distribuda utilizou-se praticamente o mesmo conceito de central geradora
definido anteriormente, entretanto, com uma potncia instalada superior a 100 kW e
menor ou igual a 1 MW. Esta resoluo marca de forma efetiva a abertura do mercado de
energia para a microgerao e a minigerao distribuda no Brasil (ANEEL, 2012).
Tendo em vista o atual cenrio nacional da energia solar fotovoltaica, a tecnologia
da eletrnica de potncia tem um papel primordial neste momento, pois permite a integrao
de sistemas fotovoltaicos rede eltrica atendendo aos critrios de controle de tenso e
frequncia, controle de energias ativas e reativas e reduo de harmnicos. Por ser uma
tecnologia que permite a converso eficiente de energia eltrica, ela parte essencial na
integrao de unidades de gerao distribuda rede eltrica, e no desempenho eficiente de
um sistema de energia eltrica. Portanto, fica caracterizada necessidade de alto grau de
inovao tecnolgica deste ramo (ANTUNES, F. L. M., 2010).
Existem no mercado internacional vrios fabricantes de conversores estticos para
infra-estrutura fotovoltaica. Entretanto, no Brasil praticamente no existe um produto com
tecnologia nacional que atinja este nicho de mercado, sendo que os inmeros fabricantes
nacionais apenas tm desenvolvido e produzido conversores CC-CA, ou inversores, para o
32

mercado de no-breaks. Como resultado, grande parte dos sistemas fotovoltaicos conectados
rede ou autnomos so implementados com tecnologia importada, resultando em custos mais
elevados, alm de dificuldades de manuteno e dependncia tecnolgica. Portanto,
importante e urgente o desenvolvimento de tecnologia nacional na rea de conversores para
sistemas fotovoltaicos (ANTUNES, F. L. M., 2010).

1.2 Objetivo do trabalho

Diante do potencial fotovoltaico brasileiro, das perspectivas de reduo do custo


de investimento desta tecnologia e da necessidade de produtos nacionais que visem tal
mercado, este trabalho tem como objetivo realizar o projeto de um conversor CC-CA trifsico
para interligar um sistema fotovoltaico rede eltrica, onde o objetivo primordial deste
sistema fornecer a energia captada pelos painis fotovoltaicos para o sistema eltrico
trifsico.
Para alcanar o objetivo deste trabalho, foram realizadas, basicamente, as tarefas
listadas a seguir:
1. Estudo terico do sistema, o qual abrange o sistema fotovoltaico proposto e as principais
topologias de conversores CC-CA trifsicos conectados rede eltrica;
2. Escolha da topologia do conversor, definio das especificaes de projeto e
dimensionamento dos elementos do circuito de potncia;
3. Definio das estratgias de controle do conversor e projeto dos controladores de tenso e
de corrente;
4. Validao do projeto realizado mediante uso de ferramentas de simulao computacional
e tambm por meio de testes de interligao rede eltrica realizados em um prottipo
experimental.

1.3 Sistema fotovoltaico proposto

O sistema fotovoltaico proposto consiste em um sistema conectado a rede eltrica


que integra pequenas unidades de produo de energia eltrica (mdulos fotovoltaicos),
juntamente com dispositivos de armazenamento de energia (baterias) e pequenas cargas
residenciais. A Figura 1.2 mostra o sistema fotovoltaico proposto. Este sistema consiste em
projeto de pesquisa de um grupo composto por 2 professores doutores, 3 alunos de mestrado,
33

1 aluno de doutorado e 5 bolsistas de iniciao cientfica do Departamento de Engenharia


Eltrica da Universidade Federal do Cear em parceria com o CNPq.

Figura 1.2 Sistema fotovoltaico proposto.


Mdulo CC
Mdulo Conversor
Fotovoltaico CC-CC (MPPT)
=
311 Vcc
= Cargas

Estgio CC-CA
. .
. . = 600 Vcc =
. .
. . = ~
= Estgio CC-CC
Conversor CC-CA
=
Rede CA (380Vf-f)

Controlador de = 48 Vcc
Carga Bidirecional
=
Banco de baterias
Fonte: Autor.

O sistema proposto apresentado na Figura 1.2 composto por um conjunto de


mdulos fotovoltaicos, que somam uma potncia total de 2 kWp; um banco de baterias com
tenso de 48 V; um barramento CC de 311 V; um conversor de alto ganho de 200 W por
painel fotovoltaico; um controlador de carga bidirecional de 2 kW; um conversor elevador de
tenso de 2kW, que far a interligao entre o barramento de 311 V e elo CC de 600 V na
entrada do conversor CC-CA; e um conversor CC-CA trifsico com potncia de 2 kW, o qual
realizar o processamento da energia que ser entregue a rede eltrica.
Os trabalhos de Coelho e de Li (COELHO; SCHIMTZ; MARTINS, 2011; Li et
al., 2009) apresentam sistemas semelhantes ao sistema proposto da Figura 1.2. Entretanto,
ambos so monofsicos, utilizam diferentes formas de gerao (fotovoltaica, elica e clula
combustvel) e apresentam uma energia de backup fornecida por baterias, clulas a
combustvel ou supercapacitores. Entre estes, somente Coelho prope a insero de cargas em
um barramento CC intermedirio.
Observando a Figura 1.2 possvel notar que em cada mdulo fotovoltaico
agregado um conversor CC-CC. O conjunto formado pelo mdulo fotovoltaico e pelo
conversor CC-CC chamado de mdulo CC. Este conversor ser responsvel por processar a
mxima potncia de cada mdulo fotovoltaico individualmente por meio do algoritmo MPPT
(Maximum Power Point Tracking), o que resultar em um aumento da eficincia da converso
34

fotovoltaica, pois quando um dos mdulos for sombreado a efetividade do algoritmo MPPT
nos demais mdulos no ser prejudicada. Maiores informaes sobre este conversor, como
topologia, etapas de funcionamento e simulaes, foram apresentadas por Freitas em
(FREITAS et al., 2012).
O controlador de carga bidirecional tem por objetivos elevar a tenso cedida pelas
baterias a um nvel de tenso CC apropriado quando as mesmas estiverem carregadas, modo
Boost, e possibilitar o carregamento das baterias quando estas estiverem em uma situao
crtica de carga, modo Buck. A topologia adotada trata-se de uma topologia de alto ganho que
leva em conta a elevada corrente de entrada do conversor e a potncia processada. Um estudo
detalhado deste conversor para esta aplicao especfica apresentado por Marques em
(MARQUES, 2012).
A escolha de utilizao de um barramento de 311 V em corrente contnua
motivada pela possibilidade de muitos equipamentos eletrnicos poderem ser alimentados
diretamente com esse nvel de tenso contnua. Em (SILVA, 2010) apresentado um sistema
fotovoltaico isolado de 500 W que utiliza o conceito de fornecimento de energia eltrica a
pequenas cargas por meio de uma tenso contnua de 311 V. Este sistema fotovoltaico foi
instalado com xito em uma pequena escola rural do municpio de Uruu, localizado no
estado do Piau. Lmpadas fluorescentes compactas, televisores de LCD, leitores de DVDs,
carregadores de celular so exemplos de cargas que foram testadas com sucesso nesta
pequena escola rural alimentada em 311 V (ANTUNES et al., 2011). Portanto, a utilizao de
um barramento em corrente contnua de 311 V, onde podero ser conectadas algumas cargas
residenciais, o grande diferencial desta concepo de sistema fotovoltaico conectado rede
eltrica.
Esta dissertao tem como objeto de estudo o conversor CC-CA mostrado na
regio demarcada da Figura 1.2. Como apresentado, este conversor composto por dois
estgios de processamento de energia. O primeiro estgio consiste em uma converso CC-CC
onde a tenso de entrada elevada de 311 V para 600 V, pois, para tornar possvel a injeo
na rede eltrica da energia convertida nos mdulos fotovoltaicos, a tenso do barramento de
311 V deve ser eleva para uma tenso superior a tenso de pico de linha da rede eltrica, que
vale aproximadamente 540 Vpico. O segundo estgio consiste em uma converso CC-CA onde
feita a entrega da energia convertida nos mdulos fotovoltaicos para o sistema eltrico
trifsico.
35

A seguir ser apresentado de forma breve o princpio de funcionamento do


sistema fotovoltaico proposto. Um bom entendimento da proposta de operao do sistema da
Figura 1.2 ajudar na definio dos critrios de projeto do conversor CC-CA.

1.3.1 Princpio de funcionamento do sistema fotovoltaico proposto

A Figura 1.3 mostra de forma simplificada as quatro formas de operao do


sistema fotovoltaico proposto. Na Figura 1.3 (a) pode-se observar o principal modo de
funcionamento deste sistema, que nada mais do que a energia captada pelos mdulos sendo
entregue diretamente a rede eltrica por meio do barramento de 311 V, considerando que a
tenso deste barramento est sendo mantida pelo banco de baterias. Quando o banco de
baterias estiver em um baixo nvel de carga, onde j no ser mais capaz de manter a tenso
do barramento de tenso contnua, a energia convertida pelos painis fotovoltaicos ser
utilizada para realizar o carregamento das baterias e o inversor ser desligado, como ilustrado
na Figura 1.3 (b).

Figura 1.3 Formas de opero do sistema fotovoltaico proposto.

(a) (b)

CARGAS
CARGAS

(c) (d)
Fonte: Autor.

Para baixos ndices de radiao solar, como no caso de um dia chuvoso ou durante
a noite, o sistema disponibiliza dois modos de operao, conforme mostrado nas Figura 1.3
(c) e (d). Na Figura 1.3 (c) visto o modo de operao em que as baterias, que foram
carregadas durante o dia, fornecem energia a um conjunto de cargas residenciais por meio do
36

controlador de cargas bidirecional e do barramento de 311 V. Em uma situao crtica, como


vrios dias sem sol, as baterias podem chegar a um nvel de carga insuficiente para manter o
barramento de 311 V e continuar alimentando cargas conectadas a este barramento. Para estas
cargas no serem desligadas de modo abrupto apresentada a alternativa de alimenta-las com
energia proveniente da rede eltrica por meio do inversor, que agora funcionar como
retificador. Este modo alternativo de funcionamento apresentado na Figura 1.3 (d).
importante ressaltar que os dois modos de funcionamento descritos anteriormente s
ocorreram quando forem verificados baixos ndices de radiao solar (o que pode ser
observado durante a noite), do contrrio, a prioridade ser fornecer a energia captada pelos
painis diretamente rede eltrica por meio do barramento de 311 V e do inversor trifsico.
A forma de operao do sistema fotovoltaico proposto deve ser definida a partir
de um sistema inteligente de gerenciamento e monitoramento, o qual deve comunicar-se com
todos os conversores ligando-os ou desligando-os quando for necessrio. O gerenciamento e
monitoramento deste sistema sero tratados em um trabalho futuro que foge do escopo desta
dissertao, onde o converso CC-CA projetado nesta dissertao ser inserido no sistema
completo, juntamente com os demais conversores que compem este sistema.

Figura 1.4 Sentido do fluxo de potncia no sistema fotovoltaico proposto.


Mdulo CC
Mdulo Conversor
Fotovoltaico CC-CC (MPPT)
=
311 Vcc
= Cargas

Estgio CC-CA
. .
.
.
.
.
= 600 Vcc =
. .
= ~
= Estgio CC-CC
= Conversor CC-CA

Rede CA (380Vf-f)

Controlador de = 48 Vcc
Carga Bidirecional
=
Banco de baterias
FLUXO DE POTNCIA

Unidirecional

Bidirecional

Fonte: Autor.
37

Considerando as condies climticas do nordeste brasileiro e como o objetivo


primordial deste trabalho consiste em projetar um conversor CC-CA trifsico, o qual
processar a energia proveniente de um sistema fotovoltaico e a entregar a rede eltrica, o
modo de operao em que o sistema passa a receber energia (Figura 1.3 (d)) sugerida apenas
como uma alternativa que poder ser implementada em trabalhos futuros. Portanto, na Figura
1.4 apresentado como se dar o fluxo de potncia em cada etapa do sistema fotovoltaico
proposto.

1.4 Conversores CC-CA trifsicos conectados a rede eltrica

A seguir sero apresentadas de forma breve algumas das principais topologias de


inversores trifsicos utilizados para interligar sistemas fotovoltaicos rede eltrica.

1.4.1 Conversor CC-CA trifsico alimentado em tenso (VSI)

O conversor CC-CA trifsico alimentado em tenso, comumente chamado na


literatura como VSI (Voltage Source Inverter), a topologia de conversor trifsico mais
difundida no mundo quando se trata de fornecer energia proveniente de um arranjo de painis
fotovoltaicos rede eltrica trifsica (CASARO; MARTINS, 2010). Existem alguns trabalhos
nacionais que utilizam tal topologia com esta finalidade especfica, tais como apresentado em
(CASARO; MARTINS, 2010; VILLALVA, 2010). A topologia conversor CC-CA trifsico
alimentado em tenso que utiliza como estgio precedente de converso um conversor do tipo
Boost clssico (BC) mostrado na Figura 1.5.

Figura 1.5 Conversor CC-CA trifsico alimentado em tenso.


L1 D1
+ +
Arranjo S1 S3 S5
Rede
PV eltrica 3
L
C1 SBC C2

S2 S4 S6
- -

Fonte: (CASARO; MARTINS, 2010).


38

Como desvantagem desta topologia pode-se citar a necessidade de um estgio a


mais de processamento de energia, a qual deve elevar a tenso de sada dos painis a um nvel
de tenso cerca de 10% acima da tenso de pico de linha da rede eltrica onde o conversor
est conectado (SAHAN et al., 2008). Sem a utilizao deste estgio elevador de tenso, seria
necessria a utilizao de vrios mdulos fotovoltaicos em srie para fornecer uma tenso
elevada sobre o capacitor C2.

1.4.2 Conversor CC-CA trifsico alimentado em corrente (CSI)

A topologia conversor CC-CA trifsico alimentado em corrente, comumente


chamado na literatura como CSI (Current Source Inverter) apresentada como uma
alternativa vivel topologia VSI+BC. A Figura 1.6 mostra a topologia conversor CC-CA
trifsico alimentado em corrente.

Figura 1.6 Conversor CC-CA trifsico alimentado em corrente.


L1
+
Arranjo Rede
PV S1 S3 S5
L eltrica 3
C1

S2 S4 S6

- L2

Fonte: (SAHAN et al., 2008).

Diferentemente da topologia VSI, um inversor do tipo CSI pode ser conectado


diretamente a um painel fotovoltaico devido a sua caracterstica elevadora de tenso, o que
torna sem necessidade a utilizao de um estgio adicional de converso de energia. Como o
nvel de tenso da rede eltrica est bem distante da tenso de sada de um painel fotovoltaico
convencional, para uma melhor eficincia da utilizao da topologia CSI, Sahan (SAHAN et
al., 2008) apresenta integrao de painel fotovoltaico de alta tenso a um conversor do tipo
CSI conectado a rede eltrica trifsica. Mais detalhes, tais como etapas de operao e
equacionamento, desta implementao esto bem documentados em (SAHAN et al., 2008).
39

1.4.3 Conversor CC-CA Z-Source

A topologia de conversor CC-CA Z-source, que apresenta a caracterstica tanto de


elevar como de reduzir a tenso de entrada (boost/buck), representa uma combinao das duas
topologias comentadas anteriormente. Esta estrutura tem a vantagem de permitir a elevao
do nvel de tenso na sada do inversor, evitando, desta forma, o uso de um estgio
intermedirio elevador de tenso.
Tal caracterstica elevadora da estrutura Z-source se deve a uma associao de
capacitncias e indutncias que formam uma nica impedncia entre a fonte de entrada e o
barramento do inversor, como pode ser visto na Figura 1.7.

Figura 1.7 Conversor CC-CA Z-source.


D1 L1
+
Arranjo + + S1 S3 S5
Rede
PV C3 C4 eltrica 3
L
- -
C1

S2 S4 S6
- L2

Fonte: (WEI; TANG; XIE, 2010).

Aplicaes deste tipo de conversor em sistemas fotovoltaicos conectados rede


eltrica so apresentadas em (WEI; TANG; XIE, 2010; HUANG et al., 2006).

1.5 Consideraes finais

Neste captulo foi feita uma breve contextualizao introdutria sobre assunto que
ser tratado neste trabalho. Primeiramente, comentou-se um pouco sobre a situao da
expanso da gerao solar fotovoltaica no Brasil e no mundo. Em seguida, foi apresentada
uma descrio sobre o sistema fotovoltaico em que o conversor CC-CA ser inserido. Um
bom entendimento do funcionamento do sistema PV ajudar bastante nas definies dos
critrios de projeto do inversor. Finalmente, foram apresentadas algumas das principais
topologias de conversores CC-CA trifsicos que interligam sistemas fotovoltaicos rede
eltrica. Este breve estudo auxiliara na escolha das topologias do conversor CC-CA trifsico
projetado nesta dissertao.
41

2 ESCOLHA DA TOPOLOGIA DO CONVERSOR, ESTUDO DA MODULAO E


DIMENSIONAMENTO DOS COMPONENTES DO CIRCUITO DE POTNCIA

2.1 Introduo

Neste captulo ser apresentada a escolha das topologias dos estgios CC-CA e
CC-CC do conversor que interliga o sistema fotovoltaico apresentado na Figura 1.2 rede
eltrica. Esta escolha baseada no breve estudo das principais topologias de conversores CC-
CA trifsicos conectados rede eltrica e na descrio do funcionamento do sistema
fotovoltaico proposto apresentados no Captulo 1. Alm disso, tambm so considerados os
principais desafios para a escolha da topologia de um conversor eletrnico, que so: baixos
custos de aquisio e de manuteno, elevado grau de compactao e de confiabilidade,
reduzida interferncia eletromagntica, pequena emisso de rudo sonoro, elevado rendimento
eltrico e estratgia de gesto do fluxo de energia com baixa complexidade.
Depois de feita a escolha das topologias so estudados alguns dos aspectos
fundamentais da modulao vetorial aplicada ao conversor do estgio CC-CA. Ao final deste
estudo apresentada e justificada a forma como implementada a modulao vetorial no
prottipo experimental.
Aps definidos as topologias dos dois estgios de processamento de energia e o
mtodo de implementao da modelagem do estgio CC-CA, realizado o dimensionamento
dos componentes dos circuitos de potncia de ambos os estgios de processamento de energia.
Os componentes dimensionados nesta etapa so utilizados no projeto dos controladores e nas
montagens da simulao e do prottipo experimental.

2.2 Escolha da topologia do conversor

Para possibilitar a conexo da configurao de sistema fotovoltaico da Figura 1.2


com a rede eltrica, o conversor CC-CA necessita de dois estgios de processamento de
energia. O primeiro estgio consiste em uma converso CC-CC, a qual deve elevar a tenso
do barramento de 311 V para 600 V no elo CC. O uso de uma topologia bidirecional neste
estgio possibilita que o sistema fotovoltaico proposto na Figura 1.2 possa no s fornecer
energia, mas tambm receber energia da rede eltrica. Neste ltimo caso, tem-se uma
alternativa que poderia ser utilizado para alimentar as cargas conectadas no barramento de
42

311 V em uma situao crtica em que as baterias apresentam uma carga insuficiente para
fornecer tal energia. Por motivos apresentados no captulo 1 (condies climticas e objetivo
principal do trabalho), a opo de se utilizar um conversor bidirecional foi descartada, sendo
sugerida como um trabalho futuro. Portanto, a topologia escolhida para esse estgio CC-CC
a topologia Boost clssica. Dentre as vantagens da topologia Boost clssica, podem-se citar
(POMILIO, 2007):
Devido a sua simplicidade e menor nmero de componentes, apresenta um custo baixo
quando comparada com outras topologias elevadoras de tenso.
Uma exigncia menor de filtros IEM (interferncia eletromagntica) devido a corrente de
entrada no ser interrompida (modo de conduo contnua).
O interruptor deve suportar uma tenso igual tenso de sada e seu acionamento
simples, uma vez que pode ser feito por um sinal de baixa tenso referenciado ao terra.
O capacitor de sada opera em uma tenso mais elevada, o que permite que este possa
assumir valores de capacitncias relativamente menores.
A segunda etapa de processamento de energia consiste em um estgio de
converso CC-CA, onde feita a entrega da energia convertida nos mdulos fotovoltaicos
para o sistema eltrico trifsico. Para este estgio de converso foi escolhida a topologia Full-
bridge trifsica com fonte de tenso na entrada, comumente citado na literatura como
topologia VSI (Voltage Source Inverter). A razo da utilizao desta topologia devido ao
barramento de tenso CC caracterstico da sada do estgio de converso CC-CC. Segundo
Casaro (CASARO; MARTINS, 2010), esta topologia a mais utilizada quando se trata de
conversores CC-CA conectados rede eltrica. Na Figura 2.1 esto ilustradas as topologias
dos estgios CC-CC e CC-CA do conversor projetado.

Figura 2.1 Topologia do inversor conectado rede eltrica.


Lb Db

+
S1 S3 S5

Barramento Ia(t) Rse La V (t)


de a

311V do Cbar Sb Clink Ib(t) Rse Lb Vb(t)


Sistema PV Vlink Ic(t) Rse Lc Vc(t)
Proposto

S2 S4 S6
- La = Lb = Lc = L

Fonte: Autor.
43

Em alguns pases, como os Estados Unidos, o isolamento galvnico entre o


sistema fotovoltaico e a rede eltrica obrigatrio (CASARO; MARTINS, 2010). Entretanto,
o isolamento galvnico no exigido em algumas normas importantes, tais como a IEEE Std
929-2000 (Recommended Practice for Utility Interface of Photovoltaic Systems), nem uma
obrigatoriedade em alguns pases, como, por exemplo, a Alemanha. A razo da escolha de
topologias no isoladas neste trabalho leva em conta as seguintes consideraes:
De acordo com a Resoluo Normativa N 482, de 17 de abril de 2012, o sistema
fotovoltaico proposto faz parte da categoria microgerao distribuda (potncia instalada
igual ou menor a 100 kW) e no existi nenhuma exigncia de isolao galvnica entre
esse tipo de gerao e a rede eltrica (ANEEL, 2012).
De acordo com (CASARO; MARTINS, 2010), os inversores trifsicos comerciais
tendem a apresentar isolao galvnica quando apresentam uma potncia acima de 10
kW.
Este trabalho preza pela escolha de topologias de conversores relativamente simples, o
que implica em uma menor complexidade no dimensionamento dos componentes do
circuito de potncia e na elaborao do projeto do sistema de controle. Alm disto, a
escolha de topologias simples leva a uma reduo de custos do projeto.
Os prximos tpicos deste captulo tratam sobre a modulao vetorial aplicada a
topologia trifsica VSI e o dimensionamento dos componentes do circuito de potncia dos
dois estgios de converso. O projeto do sistema de controle mostrado detalhadamente no
captulo seguinte.

2.3 Modulao vetorial em conversores CC-CA trifsicos do tipo VSI

Em meados de 1980 uma nova forma de modulao PWM (Pulse Width


Modulation) chamada modulao vetorial, ou Space Vector Modulation (SVM), foi proposta,
a qual se afirmava oferecer vantagens significativas em relao modulao PWM senoidal
em termos de desempenho, facilidade de implementao, utilizao de maiores ndices de
modulao e minimizao do contedo harmnico, dentre outras caractersticas (HOLMES;
LIPO, 2003). Este tpico tratar sobre alguns aspectos fundamentais da modulao vetorial, a
qual ser til para a obteno dos sinais de controle do conversor do estgio CC-CA.
A utilizao da modulao vetorial em inversores trifsicos do tipo VSI parte do
princpio de que esta topologia apresenta somente oito combinaes de chaveamento
possveis, conforme apresentado na Figura 2.2. Observe que cada estado de chaveamento
44

designado por um vetor comutao. Dois destes estados ( V0 e V7 ) correspondem
aplicao de um curto circuito na sada.

Figura 2.2 Oito possveis combinaes de chaveamento do VSI.

+ S1 S3 S5 + S1 S3 S5 + S1 S3 S5 + S1 S3 S5
a a a a

Vlink b Vlink b Vlink b Vlink b

c c c c
- S2 S4 S6 - S2 S4 S6 - S2 S4 S6 - S2 S4 S6


V0 V1 V2 V3

+ S1 S3 S5 + S1 S3 S5 + S1 S3 S5 + S1 S3 S5
a a a a

Vlink b Vlink b Vlink b Vlink b

c c c c
- S2 S4 S6 - S2 S4 S6 - S2 S4 S6 - S2 S4 S6


V4 V5 V6 V7
Fonte: (HOLMES; LIPO, 2003).


Para o vetor de comutao V1 , obtm-se as tenses de linha apresentadas em
(2.1).

Vab Vlink

Vbc 0 (2.1)
V V
ca link

Supondo que o conversor esteja ligado a uma carga conectada em Y, a expresso


(2.2) mostra as relaes entre tenso de linha e de fase.

Vab Va Vb
V V V
bc b c
(2.2)
Vca Vc Va
Va Vb Vc 0
45

Substituindo (2.1) em (2.2) e resolvendo o sistema de equaes resultante, obtm-



se o valor definitivo das tenses de fase para o vetor V1 , conforme mostrado em (2.3).
importante ressaltar que todas as vezes que nesta seo for citado o termo tenses de fase, est
sendo feita referncia s tenses em relao ao ponto neutro de uma carga trifsica conectada
em Y.

2
Va 3 Vlink

1
Vb Vlink (2.3)
3
1
Vc Vlink

Os valores de tenso de fase para os demais vetores de comutao podem ser



calculados de maneira anloga ao realizado para o vetor V1 . A Tabela 2.1 sintetiza estes
valores de fase para os oito vetores de comutao definidos na Figura 2.2.

Tabela 2.1 Vetores de comutao e os respectivos valores de tenses de fase resultantes.


Vetor Va Vb Vc

V0 0 0 0
2 1 1
V1 Vlink Vlink Vlink
3 3 3
1 1 2
V2 Vlink Vlink Vlink
3 3 3
1 2 1
V3 Vlink Vlink Vlink
3 3 3
2 1 1
V4 Vlink Vlink Vlink
3 3 3
1 1 2
V5 Vlink Vlink Vlink
3 3 3
1 2 1
V6 Vlink Vlink Vlink
3 3 3

V7 0 0 0
Fonte: Autor.
46

Os seis vetores de comutao no nulos podem ser considerados estacionrios. A


Figura 2.3 mostra as tenses de fase senoidais e a localizao dos seis vetores no nulos, onde

o vetor V1 foi tomado como referncia em t igual a zero. Observe que a cada dois vetores
foi definido, por meio de algarismos romanos, um setor, resultando num total de seis setores.

Figura 2.3 Posio angular dos vetores de estado com relao as tenses de fase senoidais.

V2 V3 V4 V5 V6 V1
2Vlink/3

I II III IV V VI
Vlink/3

-Vlink/3

-2Vlink/3
0 /3 2/3 4/3 5/3 2
Fonte: (HOLMES; LIPO, 2003).

Os seis setores e os seis vetores estacionrios podem ser representados em um


plano bidimensional de coordenadas dq, conforme apresentado na Figura 2.4. Este sistema de
eixos dq gira a uma velocidade t igual a do sistema trifsico abc.

Figura 2.4 Localizao dos seis vetores estacionrios no nulos do conversor VSI no plano dq.

V3 V2

II
III I
q
V4 V1

IV VI
V

V5 V6 .t =

d
Fonte: (HOLMES; LIPO, 2003).
47

Da Figura 2.4 v-se que os seis vetores estacionrios apresentam a mesma


magnitude, a qual calculada partindo da transformada dq0, que dada pela expresso (2.4)
(HOLMES; LIPO, 2003).

V0 2 3 2 3 2 3 Va

Vd 0 1 3 1 3 Vb (2.4)
Vq 2 3 1 3 1 3 Vc


Tomando com exemplo o vetor estacionrio V2 e aplicando (2.4) em seus
respectivos valores de tenso de fase chega-se a (2.5).

V0 0

Vd Vlink 3 (2.5)
Vq Vlink 3


Portanto, a magnitude de V2 calculado em (2.6).


V2 Vd2 Vq2 Vlink
2
3 Vlink
2
9 2 Vlink 3 (2.6)

2.3.1 Implementao dos vetores


Para sintetizar um vetor desejado VS , primeiramente verifica-se o setor onde o
vetor est localizado e, consequentemente, os dois vetores estacionrios que limitam este

setor. Na Figura 2.5 tm-se as projees do vetor de exemplo VS no setor 1.

O vetor VS pode ser obtido pela mdia ponderada dos intervalos de aplicao dos

vetores estticos no nulos que delimitam o setor 1 ( V1 e V2 ) em relao a um perodo de

comutao T. Em (2.7) tem-se a expresso matemtica para o clculo de VS .

T T
VS V1 V1 V2 V2 (2.7)
T T
48

Figura 2.5 Projeo do vetor VS no setor 1.

V3 V2


TV2 VS

V4 S V1
TV1


V5 V6
Fonte: (HOLMES; LIPO, 2003).


Um perodo de comutao composto pelo intervalo de aplicao do vetor V1 ,

pelo intervalo de aplicao do vetor V2 e pela soma dos intervalos de aplicao dos vetores
nulos, como mostrado em (2.8).

T TV1 TV2 T0 (2.8)

Expressando (2.7) na forma polar, obtm-se (2.9).

T 2 T 2
VS s V1 Vlink 0 V2 Vlink 3 (2.9)
T 3 T 3

Passando (2.9) para a forma cartesiana, chega-se a (2.10).


VS cos S j sen S V1 Vlink V2 Vlink cos j sen
T 2 T 2
(2.10)
T 3 T 3 3 3

Igualando os componentes da parte real e da parte imaginria, obtm-se a soluo


apresentada em (2.11) e (2.12).


3 VS sen S 3 V
3 T S (2.11)
TV1 cos S T
Vlink Vlink 6
49

3 VS sen S 3 VS
(2.12)
TV2 T cos S T
Vlink Vlink 2

De (2.8) conclui-se que a soma de TV1 e TV2 no pode exceder o perodo de


comutao, isto , TV1 TV2 T. Analisando geometricamente a Figura 2.5, v-se que esta

situao limite ocorre quando S 6 . Desta forma, a magnitude mxima de VS calcula em
(2.13).


TV1 TV2 2 3 VS
cos 1
T Vlink 3
(2.13)
V
VS link
3

Utilizando-se o mesmo procedimento realizado acima, podem-se encontrar as


relaes dos intervalos de aplicao dos vetores para demais setores, conforme sintetizado na
Tabela 2.2.

Tabela 2.2 Intervalo de aplicao dos vetores.



3 VS 3 VS
Setor 1 TV1 cos S T TV2 cos S T
Vlink 6 Vlink 2

3 VS 3 VS 5
Setor 2 TV2 cos S T TV3 cos S T
Vlink 6 Vlink 6

3 VS 3 VS 7
Setor 3 TV3 cos S T TV4 cos S T
Vlink 2 Vlink 6

3 VS 5 3 VS 3
Setor 4 TV4 cos S T TV5 cos S T
Vlink 6 Vlink 2

3 VS 7 3 VS 11
Setor 5 TV5 cos S T TV6 cos S T
Vlink 6 Vlink 6

3 VS 3 3 VS
Setor 6 TV6 cos S T TV1 cos S T
Vlink 2 Vlink 6
Fonte: Autor.
50

2.3.1 Obteno dos sinais moduladores

Para a obteno dos sinais moduladores vazv(t), vbzv(t) e vczv(t) resultantes da


modulao vetorial, primeiramente sero considerados o inversor VSI da Figura 2.6 e a
modulao PWM senoidal mostrada na Figura 2.7, onde os sinais resultantes cmda, cmdb e
cmdc so os sinais de comando dos interruptores S1, S3 e S5, respectivamente.

Figura 2.6 Inversor VSI com ponto central z no elo CC.

+
S1 S3 S5
Vlink/2 a
-
+
z b

Vlink/2 c
S2 S4 S6
-

Fonte: (HOLMES; LIPO, 2003).

Figura 2.7 Modulao PWM senoidal para o inversor trifsico VSI.


Portadora triangular
vazs(t) vbzs(t) vczs(t)

cmda

t
cmdb

t
cmdc

t
I II III IV V VI I

Fonte: Autor.
51

Na Figura 2.8 (a) esto mostrados de forma aproximada os sinais de comando do


setor 1 em um determinado perodo de comutao T, onde v-se claramente a sequncia de

vetores V0 V1 V2 V7 V2 V1 V0 no referido setor. O tempo de aplicao de cada vetor esttico,
conforme mostrado na Figura 2.8 para o setor 1, provado em (HOLMES; LIPO, 2003).

Figura 2.8 Sinais resultantes em um perodo de comutao T no setor 1: (a) sinais de comando dos
interruptores superiores (S1, S2 e S3); (b) tenso na fase a, b e c em relao ao ponto z.
T0 TV1 TV2 T0 TV2 TV1 T0 T0 TV1 TV2 T0 TV2 TV1 T0
4 2 2 2 2 2 4 4 2 2 2 2 2 4
cmda
Vlink/2
Vaz(t) t
t -Vlink/2
cmdb
Vlink/2
Vbz(t) t
t -Vlink/2
cmdc
Vlink/2
Vcz(t) t
t -Vlink/2

V0 V1 V2 V7 V2 V1 V0 V0 V1 V2 V7 V2 V1 V0

T T
(a) (b)
Fonte: (BATISTA, 2006).

As sequncias de vetores para os outros setores podem ser obtidos da mesma


maneira realizada para o setor 1. A Tabela 2.3 mostra a sequncia de vetores para todos os
seis setores.

Tabela 2.3 Sequncia de vetores para cada setor.


Setor Sequncia de vetores

I V0 V1 V2 V7 V2 V1 V0

II V0 V3 V2 V7 V2 V3 V0

III V0 V3 V4 V7 V4 V3 V0

IV V0 V5 V4 V7 V4 V5 V0

V V0 V5 V6 V7 V5 V6 V0

VI V0 V1 V6 V7 V6 V1 V0

Fonte: (BATISTA, 2006).


52

Com base na Figura 2.8 (b), o clculo do valor mdio dos sinais de sada das
tenses de fase em relao ao ponto z para o setor 1 so obtidos por meio da expresso (2.14).

Vlink T V1 TV2
v az (t) 2 T T

Vlink T V1 TV2
v bz (t) (2.14)
2 T T
Vlink T V1 TV2
v cz (t) 2 T T

Substituindo em (2.14) os dados da Tabela 2.2, as tenses mdias vaz(t), vbz(t) e


vcz(t) podem ser expressas como mostrado em (2.15).


3 VS
v az (t)
cos S cos S


2 6 2
3 VS

v bz (t) cos S cos S (2.15)
2
6 2
3 VS
v cz (t)
cos S cos S
2 6 2

Simplificando (2.15), obtm-se a expresso final (2.16).


3 VS
v az (t)
cos S
2
6
3 VS
2
v bz (t) cos S (2.16)
2
3
3 VS 5
v cz (t) cos S
2 6

Para obter as expresses de tenses mdias vaz(t), vbz(t) e vcz(t) para os demais
setores, realiza-se o mesmo procedimento desenvolvido para o setor 1. Na Tabela 2.4 so
apresentadas as tenses de fase mdias em relao ao ponto z para todos os seis setores
estacionrios.
53

Tabela 2.4 Tenses Vaz, Vbz e Vcz para todos os seis setores.
Vetor vaz(t) vbz(t) vcz(t)

3 VS 3 VS 2 3 VS 5
I cos S cos S cos S
2 6 2 3 2 6

3 VS 3 VS 3 VS
II cos S sin S sin S
2 2 2

3 VS 3 VS 5 3 VS 2
III cos S cos S cos S
2 6 2 6 2 3

3 VS 3 VS 2 3 VS 5
IV cos S cos S cos S
2 6 2 3 2 6

3 VS 3 VS 3 VS
V cos S sin S sin S
2 2 2

3 VS 3 VS 5 3 VS 2
VI cos S cos S cos S
2 6 2 6 2 3
Fonte: Autor.

Por fim, as expresses que definem os sinais moduladores vazv(t), vbzv(t) e vczv(t)
esto apresentadas em (2.17).

2 v az (t)
vazv (t)
Vlink
2 v bz (t)
v bzv (t) (2.17)
Vlink
2 v bz (t)
vczv (t) V
link

Figura 2.9 Sinais moduladores obtidos com o uso da modulao vetorial.


vazv(t) vbzv(t) vczv(t)

-1
I II III IV V VI
Fonte: Autor.
54

A
Figura 2.9 mostra os sinais moduladores obtidos vetorialmente considerando que

VS igual a seu valor mximo, isto , Vlink 3 .

O processo de implementao da modulao vetorial em um microcontrolador por


meio da identificao dos setores e utilizao das equaes obtidas acima pode se tornar bem
complexo. Como alternativa a essa complexidade, (HOLMES; LIPO, 2003) apresenta a
expresso (2.18), a qual, na opinio deste autor, a forma mais efetiva de se implementar a
modulao vetorial em um sistema digital.

max( vazs (t),vbzs (t),vczs (t)) min( vazs (t),vbzs (t),vczs (t))
vazv (t) vazs (t) 2
max( vazs (t),vbzs (t),vczs (t)) min( vazs (t),vbzs (t),vczs (t))
vbzv (t) vbzs (t) (2.18)
2
v (t) v (t) max( v azs (t), v bzs (t), v czs (t)) min( vazs (t),vbzs (t),vczs (t))
czv czs
2

Onde vazs(t), vbzs(t) e vczs(t) so os sinais moduladores da modulao PWM


senoidal mostrada em Figura 2.7. Em Figura 2.10 v-se um comparativo entre os sinais
moduladores da fase A da modulao PWM senoidal e modulao vetorial, onde est evidente
que sinal resultante da modulao vetorial corresponde, para este caso, ao sinal da modulao
PWM senoidal adicionado a uma componente de terceira harmnica.

Figura 2.10 Comparativo entre os sinais moduladores da fase A da modulao PWM senoidal e modulao
vetorial.
vazs(t)
vazv(t)
1

-1
I II III IV V VI
Fonte: Autor.
55

Por fim, com o intuito de se obter uma menor complexidade de implementao,


utilizada a expresso (2.18) para realizar a modulao vetorial no conversor CC-CA projetado
neste trabalho.

2.4 Dimensionamento dos componentes do circuito de potncia

As especificaes de projeto necessrias para o dimensionamento dos elementos


do circuito de potncia dos conversores so apresentadas na Tabela 2.5, onde a potncia de
entrada corresponde mxima potncia convertida nos mdulos fotovoltaicos, considerando
que toda esta energia disponvel seja completamente entregue ao conversor interligado rede
eltrica trifsica e, consequentemente, ao sistema eltrico.

Tabela 2.5 Especificaes de projeto.


Parmetro Simbologia Valor
Tenso no barramento de 311 V Vbar 311 V
Tenso no elo CC Vlink 600 V
Tenso de linha da rede eltrica Vac 380 Vrms
Frequncia de chaveamento do estgio CC-CC Fs1 30 kHz
Frequncia de chaveamento do estgio CC-CA Fs2 10 kHz
Potncia nominal de entrada Pin 2 kW
Ondulao percentual da tenso no elo CC Vlink% 1%
Ondulao percentual nas correntes de linha ia% 22%
sintetizadas pelo conversor
Ondulao percentual na corrente do indutor Lb ilb% 13%
Rendimento do estgio CC-CC CC 95%
Rendimento Total T 90%
Fonte: Autor.

2.4.1 Estgio CC-CC

2.4.1.1 Clculo do indutor Lb e do capacitor Clink

Para o dimensionamento do indutor Lb e do capacitor do elo CC, Clink,


apresentados na Figura 2.1, foram utilizadas as equaes de dimensionamento de um
conversor do tipo Boost clssico para o modo de conduo contnua.
56

Antes de tudo, deve-se calcular o ciclo de trabalho do conversor considerando as


tenses de entrada e sada como as tenses no barramento de 311 V e no elo CC,
respectivamente, conforme visto em (2.19).

Vbar 311
D 1 1 48,2% (2.19)
Vlink 600

Em (2.20) e (2.21) so apresentadas as equaes para o dimensionamento do


indutor Lb e do capacitor de filtro de sada Clink.

Vlink D 1 D
Lb (2.20)
Fs1 ilb
Io D
C link (2.21)
Fs1 Vlink

Onde,

Pin
ilb ilb% (2.22)
Vbar

Vlink Vlink % Vlink (2.23)

CC Pin (2.24)
Io
Vlink

Substituindo em (2.20) e (2.21) os parmetros especificados anteriormente,


obtm-se os valores de Lb e de Clink, conforme apresentado em (2.25) e (2.26).

Lb 5,973 10 3 H (2.25)

C link 8,48 10 6 F (2.26)

Os valores prticos adotados para o indutor Lb e para o capacitor de filtro de


sada, Clink, foram de 5,91 mH e 470 F, respectivamente. No Apndice A apresentado o
projeto fsico do indutor Lb. Para o capacitor Clink foi escolhida uma associao em paralelo
57

de dois conjuntos de dois capacitores em srie do tipo B43845A9477M0 da EPCOS com 470
F/400 V e resistncia srie equivalente igual a 60 m (calculado com valores tpicos das
folhas de dados).

2.4.1.2 Dimensionamento do interruptor de potncia Sb

A seguir so calculados alguns parmetros indispensveis para a escolha segura


do interruptor de potncia Sb do estgio CC-CC. As equaes utilizadas foram obtidas do
livro (BARBI, 2007).
Corrente de pico no interruptor Sb:

Pin V D
Is bmax bar 6,854 A (2.27)
Vbar 2 Fs1 Lb

Corrente mdia no interruptor Sb:

Pin
Is bmd D 3,1 A (2.28)
Vbar

Corrente eficaz no interruptor Sb:

1
Is bef D Is bmin 2 Is bmin ilb ilb 2 4,468 A (2.29)
3

Onde,

Vbar D
Is bmin Is bmax (2.30)
Fs1 Lb

Vbar D (2.31)
ilb
Fs1 Lb

Tenso de pico no interruptor Sb:


58

Vs bp Vlink (2.32)

Para o interruptor Sb foi escolhido o IGBT IRG4PH50UD, cujas principais


caractersticas so apresentadas na Tabela 2.6.

Tabela 2.6 Parmetros principais do IGBT IRG4PH50UD.


Parmetro Simbologia Valor
Tenso mxima coletor emissor VCES 1200 V
Corrente mxima coletor (25 C) IC 45 A
Resistncia trmica juno-cpsula RJC 0,64 oC/W
Resistencia trmica cpsula-dissipador RCS 0,24 oC/W
Resistncia trmica juno-ambiente RJA 40 oC/W
Tempo de subida da corrente de coletor tr 24 ns
Tempo de descida da corrente de coletor tf 180 ns
Fonte: (RECTIFIER, 2000).

2.4.1.3 Dimensionamento do diodo Db

A seguir so calculados alguns parmetros indispensveis para a escolha do diodo


Db do estgio CC-CC.
Corrente de pico no diodo Db:

Pin Vlink Vbar 1 D


I Dbmax 6,853 A (2.33)
Vbar 2 Fs1 Lb

Corrente mdia no diodo Db:

1 D 3,331 A
Pin
I Dbmd (2.34)
Vbar

Corrente eficaz no diodo Db:

I Dbef 1 D I Dbmax2 I Dbmax ilb 1 ilb 2 4,632 A (2.35)


3
59

Tenso de pico no diodo Db:

VDbp Vlink Vbar 289 V (2.36)

Devido aos esforos sobre o diodo Db serem bem prximos dos esforos
calculados para interruptor Sb e a grande disponibilidade do IGBT IRG4PH50UD no
laboratrio, para o diodo Db foi utilizado o diodo interno do IGBT IRG4PH50UD.

2.4.2 Estgio CC-CA

2.4.2.1 Clculo do indutor de filtro de sada L (La = Lb = Lc = L)

A equao para o clculo da indutncia do filtro de sada foi desenvolvida a partir


da equao de dimensionamento do indutor de filtro de entrada do retificador projetado em
(BATISTA, 2006). Algumas pequenas alteraes foram realizadas na equao referenciada
para adequ-la aos parmetros de especificao de projeto mencionados na Tabela 2.5.

3 Vac
2
V 2
L 1 ac (2.37)
Fs 2 i a % Po V
link

Onde Po a potncia nominal de sada, a qual calculada multiplicando a


potncia nominal de entrada (Pin) pelo rendimento global do conversor (T) de 90%. Este
rendimento global considera as perdas dos dois estgios de converso.
Substituindo em (2.37) os parmetros especificados anteriormente, obtm-se o
valor de L, conforme apresentado em (2.38).

L 6,589 10 -3 H (2.38)

O valor prtico adotado para o indutor de filtro de sada do inversor, L, foi de 6,72
mH. No Apndice A apresentado detalhadamente o projeto do indutor de filtro de sada L.
60

2.4.2.2 Dimensionamento dos interruptores de potncia

A seguir so calculados alguns parmetros indispensveis para a escolha adequada


dos seis interruptores presentes nos trs braos do VSI. As equaes utilizadas so exatamente
as mesmas apresentadas em (BATISTA, 2006).
Corrente eficaz no interruptor:

Pin Vlink 1,63 Vp


Is ef 1,061A (2.39)
Vp 5,7 Vlink

Onde,

2
Vp Vac 311 V (2.40)
3

Corrente de pico no interruptor:

2 Pin i a %
Is p 1 4,716 A (2.41)
3 Vp 2

Corrente mdia no interruptor:

Pin 4 2 Vp
Is med 0,507 A
Vp 3 3 Vlink (2.42)

Tenso de pico no interruptor:

Vs p Vlink 600 V (2.43)

A partir dos clculos acima foi escolhida como interruptor de potncia o IGBT
IRG4PH50UD, que foi o mesmo componente de potncia adotada para Sb do estgio CC-CC.
61

2.5 Consideraes finais

Neste captulo foi escolhida a topologia do conversor CC-CA que conectar o


sistema fotovoltaico proposto rede eltrica trifsica. Para o estgio CC-CC foi escolhida a
topologia Boost clssica e para o estgio CC-CA foi adotada a topologia Full-bridge trifsica
com entrada fonte de tenso (VSI). A escolha destas topologias foi baseada em alguns
critrios utilizados para o projeto, como, menor complexidade de operao e de
dimensionamento dos componentes. Alm disso, foi feita uma contextualizao sobre a
modulao vetorial aplicada a topologia VSI, onde se definiu a forma como esta modulao
implementada no conversor do estgio CC-CA.
Depois de selecionada as topologias e definido o mtodo de implementao da
modelagem do estgio CC-CA, realizou-se o dimensionamento dos componentes dos
circuitos de potncia de ambos os estgios de processamento de energia. A Tabela 2.7
sintetiza os parmetros do circuito de potncia do conversor CC-CA trifsico apresentado na
Figura 2.1. Estes parmetros sero utilizados para o projeto dos controladores, para o
desenvolvimento da simulao e para a montagem do prottipo, onde sero realizados os
testes experimentais.

Tabela 2.7 Parmetros do circuito de potncia.


Parmetro Simbologia Valor
Tenso no barramento de 311 V Vbar 311 V
Tenso no elo CC Vlink 600 V
Indutor do estgio CC-CC Lb 5,91 mH
Capacitor de entrada do estgio CC-CC Cbar2 470 F
Capacitor de elo CC Clink 470 F
Indutor de filtro em cada fase La = Lb = Lc = L 6,72 mH
Tenso de linha da rede eltrica Vac 380 Vrms
Fonte: Autor.

2
Para o capacitor de filtro de entrada, Cbar, foi escolhido um capacitor do tipo B43845A9477M0 da EPCOS com
470 F/400 V devido a sua disponibilidade no laboratrio.
63

3 MODELAGEM E CONTROLE DIGITAL DOS ESTGIOS CC-CC E CC-CA

3.1 Introduo

Neste captulo apresentado o projeto dos controladores digitais dos estgios CC-
CC e CC-CA. A funcionalidade dos controladores projetados verificada no captulo seguinte
por meio dos testes de variao de carga realizados em simulao.
A obteno das funes de transferncias necessrias para o projeto dos
controladores discretos das malhas de tenso e de corrente do estgio CC-CA tambm so
apresentadas. Em (KAZIMIERCZUK, 2008) apresentada de forma detalhada a teoria
necessria para a obteno da funo de transferncia necessria para o projeto do controlador
do estgio CC-CC deste trabalho.

3.2 Controle do estgio CC-CC

3.2.1 Estratgia de controle do estgio CC-CC

A Figura 3.1 mostra a estratgia de controle utilizada para realizar o controle do


conversor do estgio CC-CC. Observe que a nica varivel a ser controlada a corrente que
circula pelo indutor Lb, uma vez assumindo-se que a tenso de entrada provm de um
barramento de 311V controlado e a tenso de sada controlada pelo estgio de converso
CC-CA.

Figura 3.1 Estatgia de controle do estgio de converso CC-CC .


Ilb(t) Lb I(t)

Hiboost RClink
+ Sb
Vbar Rlink
-
Clink
ZOH

ILbref -+
Ciboost(z) PWM
Fonte: Autor.

A seguir mostrado passo-a-passo o projeto do controlador de corrente Ciboost(z).


64

3.2.2 Projeto do controlador discreto Ciboost(z)

O projeto do controlador de corrente discreto do conversor do estgio CC-CC


realizado utilizando a metodologia apresentada em (BATISTA, 2006), onde os controladores
discretos so projetados considerando a resposta em frequncia do sistema controlado, com o
intuito de se elaborar o projeto com uma metodologia semelhante a aplicada nos sistemas
contnuos. Para tanto, necessrio aplicar a transformao W, onde a varivel z, substituda
por uma funo de w dada por (3.1) (KLEPL, 1986).

Ta
1 w
z 2
Ta (3.1)
1 w
2

Onde Ta o tempo de amostragem.


A Tabela 3.1 mostra os parmetros necessrios para o projeto do controlador
discreto.

Tabela 3.1 Parmetros utilizados no projeto do controlador.


Parmetro Simbologia Valor
Tenso no barramento de 311 V Vbar 311 V
Tenso no elo CC Vlink 600 V
Capacitor de elo CC Clink 470 F
Indutor de entrada Lb 5,91 mH
Resistncia do capacitor Clink RClink 60 m
Frequncia de chaveamento Fs1 30 kHz
Ciclo de trabalho D 0,4817
Resistncia do elo CC vista pelo Boost* Rlink 189,5
Tempo de amostragem da malha de corrente Tai 100 s
Valor de pico do sinal triangular Vtboost 982
Ganho do elemento de medio de corrente Hiboost 30
*Definida a partir da tenso do elo CC e da potncia presente no elo CC ( Pin CC 2000 0,95 1900 W )
Fonte: Autor.

Todos os valores presentes na Tabela 3.1 tratam-se de valores reais, isto , valores
praticamente iguais aos que foram utilizados no prottipo experimental, o qual ser
65

apresentado no prximo captulo. Como ser visto, os controladores projetados foram


implementados em um dsPIC30F4011. Com este microcontrolador poderiam ser utilizadas
taxas de amostragem um pouco mais baixas do que a taxa Tai adotada. Portando, optou-se por
uma taxa de amostragem rpida, mas abaixo do limite mximo disponibilizado pelo
microcontrolador.
Em (3.2) tem-se a funo de transferncia necessria para o controle da corrente
Ilb(t).

Vbar
s.R link R Clink .C link
R link .D
~ 1
i lb(s) D R link .D R Clink

~
d(s) R link .D.R link .D R Clink s.Lb R link .R Clink.C link .D s 2 .(R link R Clink ).Lb.C link
(3.2)
R link R Clink

Portanto, a funo de transferncia de malha aberta do sistema dada pela


expresso (3.3).

~
Hiboost i lb(s) s 22,44
Giboost (s) ~ 3337,614 2 (3.3)
Vt boost d(s) s 16,11 s 83530

Utilizando o mtodo de discretizao zoh por meio da funo c2d do Matlab


(c2d(Gi,Tai,'zoh')), obtm-se a funo de transferncia discretizada para o projeto do
controlador de corrente, conforme visto em (3.4).

z 0,9978
Giboost (z) 0,3338 (3.4)
z 1,998 z 0,9984
2

Portanto, a funo de transferncia utilizada para o projeto do controlador de


corrente no plano W dada por (3.5). A obteno dessa funo de transferncia no plano W
pode ser feita substituindo (3.1) em (3.4), ou simplesmente executando a funo d2c do
Matlab em (3.4) utilizando o mtodo tustin, ou seja, d2c(Giz,'tustin').

Giboost (z) 0,1669


w 22,45 w 20000
w 2 16,12 w 83540 (3.5)
66

O compensador adotado para o controle foi um compensador do tipo


proporcional-integral (PI), cuja funo de transferncia no plano W dada por (3.6).

w ZI
Ci boostw Ki (3.6)
w

A frequncia de cruzamento para a malha de corrente foi definida vinte vezes


menor do que a frequncia de chaveamento Fs1, resultando nas frequncias mostradas em
(3.7) e (3.8).

Fs1
f CI 1500 Hz (3.7)
20
CI 2 f CI 9424,8 rad/s (3.8)

O zero do controlador PI foi alocado em uma frequncia igual a 10 Hz, conforme


(3.9) e (3.10).

f ZI 100 Hz (3.9)
ZI 2 f ZI 628,3185 rad/s (3.10)

Quando a transformao para o plano W realizada ocorrem distores de


frequncia, que podem ser corrigidas por meio de (3.11) e (3.12).

2
v CI tan Tai f CI 10191rad/s (3.11)
Tai
2 (3.12)
v ZI tan Tai f ZI 628,5253 rad/s
Tai

A obteno do ganho do controlador, Ki, feita de forma que se tenha a


frequncia de corte desejada, conforme calculado em (3.13).
67

1
Ki 2,713
w v ZI w 11,21 w 20000
0,1669 2
(3.13)
w w 21,89 w 41770 w v CI

Substituindo (3.12) e (3.13) em (3.6) obtm-se a funo de transferncia de


controlador de corrente no plano W, apresentada em (3.14).

w 628,53
Ci boost w 2,713 (3.14)
w

Obtido o controlador no plano W, a prxima etapa consiste na transformao


deste controlador para o plano Z. Esta transformao pode ser facilmente realizada por meio
da aplicao do comando c2d do Matlab em (3.14) utilizando o mtodo tustin, ou seja,
c2d(Ciw,Tai,'tustin'). A expresso (3.15) mostra a equao do controlador de corrente
projetado.

z 0,9391
Ci boost z 2,7982 (3.15)
z 1

Figura 3.2 Diagrama de Bode do sistema compensado.


60
Ganho (dB)

40

20

45

0
Fase (Graus)

-45

-90

-135

-180
0 1 2 3 4
10 10 10 10 10
Frequncia (rad/seg)
Fonte: Autor.
68

A Figura 3.2 mostra o diagrama de Bode do sistema compensado. A partir do


diagrama de Bode, conclui-se que o controlador projetado atendeu bem as especificaes de
projeto, pois o grfico do ganho corta o eixo exatamente na frequncia de cruzamento
especificada (9,42.103 rad/s) e o sistema compensado apresentou uma margem de fase
aceitvel de 59,4.
A equao a diferena que implementada no programa do microcontrolador
mostrada em (3.16), onde PIboostk a sada do controlador. No trabalho de Almeida
(ALMEIDA, 2012) mostrado passo-a-passo o desenvolvimento desta equao a partir da
funo de transferncia de um controlador do tipo proporcional-integral (PI). Esta funo ser
executada a cada 100 us. As funes ilbk 1 e errok 1 representam os valores
armazenados da corrente no indutor Lb e do erro esttico em um lao anterior ao atual lao de
operao, respectivamente.

PI boostk PI boostk 1 A errok B errok 1 (3.16)

Onde,

errok ilb ref ilbk Hiboost


Pin
ilb ref Hiboost 6,43 30 193
Vbar
A 2,7982 (3.17)

B 2,7982 0,9391 2,6278

3.3 Modelagem do conversor do estgio CC-CA

3.3.1 Obteno do modelo do conversor visto do lado da rede

Para a obteno do modelo do conversor CC-CA visto do lado rede,


primeiramente, devem-se assumir as tenses de fase para um sistema trifsico equilibrado em
sequncia positiva, conforme mostrado em (3.18).
69

Va (t) VP .sen( . t )

Vb (t) VP .sen( . t 120 ) (3.18)


V ( t) V .sen( . t 120 )
c P

Portanto, os valores de linha destas tenses de entrada so mostrados na expresso


(3.19).

Vab (t) 3 VP .sen( . t 30 )

Vbc (t) 3 VP .sen( . t 90 ) (3.19)

Vca ( t) 3 VP . sen( . t 150 )

O conversor CC-CA est representado na Figura 3.3. Algumas modificaes


foram feitas para simplificar sua anlise. A corrente I(t) representa a corrente proveniente do
estgio CC-CC antecedente ao barramento de entrada do inversor.

Figura 3.3 Conversor CC-CA conectado rede eltrica.

+
S1 S3 S5

Ia(t) Rse La V (t)


a
Clink Ib(t) Rse Lb Vb(t)
I(t) Vlink Ic(t) Rse Lc Vc(t)

S2 S4 S6
- La = Lb = Lc = L

Fonte: Autor.

Para desenvolver a modelagem o circuito da Figura 3.3 foi simplificado para o


circuito mostrado na Figura 3.4.
70

Figura 3.4 Simplificao do circuito do conversor CC-CA conectado rede eltrica.


- V1(t) + + Va(t) -
Rse Ia(t) La

- V2(t) + + Vb(t) -
Rse Ib(t) Lb

- V3(t) + + Vc(t) -
Rse Ic(t) La

La = Lb = Lc = L
Fonte: Autor.

A partir do conhecimento das leis de Kirchoff, chega-se s equaes das malhas


mostradas em (3.20).

dI a (t) dI b (t)
Va (t) L a . dt Rse.I a (t) V1 (t) Vb (t) L b . dt Rse.I b (t) V2 (t) 0

dI b (t) dI (t)
Vb (t) L b . Rse.I b (t) V2 (t) Vc (t) L c . c Rse.I c (t) V3 (t) 0 (3.20)
dt dt
dI c (t) dI a (t)
Vc (t) L c . dt Rse.I c (t) V3 (t) Va (t) L a . dt Rse.I a (t) V1 (t) 0

Reorganizando os termos de (3.20), obtm-se (3.21).

dI ab (t)
Vab (t) L. dt Rse.I ab (t) V12 (t) 0

dI bc (t)
Vbc (t) L. Rse.I bc (t) V23 (t) 0 (3.21)
dt
dI ca (t)
Vca (t) L. dt Rse.I ca (t) V31 (t) 0

Onde,

Vab (t) Va (t) Vb (t) I ab (t) I a (t) I b (t) V12 V1 (t) V2 (t)
V (t) V (t) V (t) I bc (t) I b (t) I c (t) V23 V2 (t) V3 (t)
bc b c
(3.22)
Vca (t) Vc (t) Va (t) I ca (t) I c (t) I a (t) V31 V3 (t) V1 (t)
L a L b L c L
71

Sabendo-se que o conversor CC-CA com entrada fonte de tenso apresenta


caracterstica de um conversor do tipo Buck, podem-se escrever as tenses V12(t), V23(t) e
V32(t) em funo das razes cclicas Dab(t), Dbc(t) e Dca(t) e da tenso no elo CC, Vlink,
conforme apresentado em (3.23).

V12 (t) Vlink .D ab (t)

V23 (t) Vlink .D bc (t) (3.23)


V (t) V .D (t)
31 link ca

A substituio de (3.23) em (3.21) resulta em (3.24).

dI ab (t)
Vab (t) L. dt Rse.I ab (t) Vlink .D ab (t) 0

dI bc (t)
Vbc (t) L. Rse.I bc (t) Vlink .D bc (t) 0 (3.24)
dt
dI ca (t)
Vca (t) L. dt Rse.I ca (t) Vlink .D ca (t) 0

Partindo de (3.24), so definidos os vetores apresentados em (3.25).

Vab (t) I ab (t) D ab (t) Vlink




Vabc Vbc (t) ; Iabc I bc (t) ; D abc D bc (t) e Vlink Vlink

(3.25)
Vca (t) I ca (t) D ca (t) Vlink

Logo, (3.24) pode ser representada na forma vetorial, como visto em (3.26).


d Iabc
Vabc L. Rse. Iabc Vlink .D abc 0 (3.26)
dt

1
Dando continuidade a modelagem vista do lado rede, define-se a matriz B como
sendo a transformada dq0 direta, conforme apresentada em (3.27) (HOLMES; LIPO, 2003).
72

1 2 1 2 1 2
1 2
B sen (.t ) sen (.t 2. 3) sen (.t 2. 3) (3.27)
3
cos(.t ) cos(.t 2. 3) cos(.t 2. 3)

1
A inversa de B , que a matriz B , mostrada em (3.28).

1 2 sen(.t ) cos(.t )

B 1 2 sen(.t 2. 3) cos(.t 2. 3) (3.28)
1 2 sen(.t 2. 3) cos(.t 2. 3)

Os vetores da equao (3.25) podem ser representados em funo da transformada


inversa e dos vetores nas coordenadas dq0, conforme mostrado em (3.29).


Vabc B.Vdq0 ; Iabc B. Idq0 e D abc B.D dq0 (3.29)

A substituio dos vetores definidos em (3.29) na equao (3.24) resulta em


(3.30).


d(B. Idq0 )
B.Vdq0 L. R SE .B. Idq0 Vlink .B.D dq0 0
dt

d Idq0 1 dB
Vdq0 L. L.B . . Idq0 R SE . Idq0 Vlink .D dq0 0 (3.30)
dt dt


1 dB
Desenvolvendo B . , obtm-se o resultado mostrado em (3.31).
dt

0 0 0
1 dB
B . .0 0 1 (3.31)
dt
0 1 0

Substituindo (3.31) em (3.30), chega-se (3.32).


73

dI 0 (t)
dt
V0 (t) dI (t) 0 I 0 (t) D 0 (t)

Vd (t) L. dt L.. I q (t) R SE .I d (t) Vlink .D d (t) 0
d
(3.32)
Vq (t) dI q (t) I d (t) I q (t) D q (t)


dt

Aplicando a transformada dq0 direta nas tenses de linha da entrada, (3.19),


obtem-se (3.33).

V0 (t) 0
1
Vdq0 B .Vabc Vd (t) VP . 3 (3.33)
Vq (t) 0

Por fim, as expresses para o conversor em variveis dq0 so dadas em (3.34).

dI 0 (t)
L. dt Rse.I 0 (t) Vlink .D 0 (t)

dI d (t) VP . 3 Rse V
I d (t) link D d (t) .I q (t) (3.34)
dt L L L
dI q (t) Rse V
I q (t) link D q (t) .I d (t)
dt L L

Para desacoplar o eixo direto e de quadratura so definidas as variveis auxiliares


Dd(t) e Dq(t), mostradas em (3.35).

L.. I q (t)
D d ' (t) D d (t)
Vlink
(3.35)
D ' (t) D (t) L.. I d (t)
q q
Vlink

As expresses para o inversor em variveis dq em funo de Dd(t) e Dq(t) so


apresentadas em (3.36).
74

dI d (t) VP . 3 Rse V
I d (t) link D d ' (t)
dt L L L
(3.36)
dI q (t) Rse I (t) Vlink D ' (t)
dt L
q
L
q

Adicionando-se pequenas perturbaes em torno do ponto de operao obtem-se


(3.37).

~
D d ' (t) D d ' (t) d d ' (t)
~
D q ' (t) D q ' (t) d q ' (t)

~ (3.37)
I d (t) I d (t) id (t)
~
I q (t) I q (t) iq (t)

Substituindo os novos valores de Dd(t), Dq(t), Id(t) e Iq(t) na equao geral


(3.36), chega-se (3.38).

~

d I d (t) id (t) VP . 3 Rse
~
V
~

I d (t) id (t) link D d ' (t) d d ' (t)
dt L L L

~
d I q (t) iq (t)
Rse
~
V
~
I q (t) iq (t) link D q ' (t) d q ' (t)
(3.38)

dt L L

Subtraindo-se as equaes com perturbaes das equaes sem perturbaes e


aplicando a transformada de Laplace obtm-se as funes de transferncias para os
controladores de corrente com o sistema desacoplado. Estas funes esto apresentadas em
(3.39).

~
id (s) Vlink
~
d d ' (s) Rse s . L
~ (3.39)
iq (t) Vlink
~ Rse s . L
d q ' (t)

3.3.2 Obteno do modelo do conversor visto do lado CC


75

Para obteno da funo de transferncia sobre o capacitor no elo CC, deve-se


considerar o circuito equivalente visto pelo lado CC mostrado Figura 3.5. Neste circuito
equivalente, a corrente I(t) representa a corrente proveniente do estgio CC-CC a montante do
inversor e a corrente Iin(t) a corrente de entrada do inversor.
Figura 3.5 Circuito equivalente visto pelo lado CC.
Iin(t)
+
IClink(t)

I(t) Vlink Clink Id(t).Dd(t) Iq(t).Dq(t)

-
Fonte: Autor.

As equaes (3.40) e (3.41) so obtidas do n presente no circuito da Figura 3.5.

I(t) I in (t) I Clink (t) (3.40)


I in (t) I d (t) Dd (t) I q (t) Dq (t) (3.41)

De (3.40) pode-se obter a funo de transferncia entre a tenso no elo CC, Vlink, e
a corrente de entrada do inversor, Iin(t). Adicionando-se pequenas perturbaes em torno do
ponto de operao em (3.40) chega-se (3.42).

~ dVlink (t) ~
vlink (t)
I(t) I in (t) iin (t) C link (3.42)
dt

Subtraindo (3.42) de (3.40) e aplicando a transformada de Laplace, chega-se


funo de transferncia mostrada em (3.43).

~
v link (s) 1
~
iin (s) s.Clink (3.43)

Para a obteno da funo de transferncia entre a tenso no elo CC e da


componente da corrente no eixo direto, Id(t), so aplicadas as devidas perturbaes em (3.41),
chegando a (3.44).
76

~ ~ ~
I in (t) iin (t) [I d (t) id (t)] [Dd (t) dd (t)] I q (t) D q (t)
~ ~ ~ ~ ~ (3.44)
I in (t) iin (t) I d (t).Dd (t) I d (t).dd (t) id (t).Dd (t) id (t).dd (t) I q (t) Dq (t)
Partindo da transformada de Park, (3.27), chega-se a (3.45), que define Dd(t).

3 Vp
D d (t) (3.45)
Vlink

A potncia ativa pode ser calculada considerando as componentes da tenso e da


corrente nos eixos ortogonais dq0, conforme mostra a expresso (3.46). A equao (3.47)
mostra de forma simplificada o clculo da potncia ativa, considerando que Vq(t) igual a
zero.

Vd (t).Id (t) Vq (t).Iq (t) (3.46)


Po
2
Vd (t).Id (t)
Po (3.47)
2

Subtraindo a equao com perturbao, (3.44), da equao sem perturbao,


(3.41), e substituindo (3.45) e (3.47), chega-se (3.48).

~ 2.Po ~ ~ 3 Vp ~ ~
iin (t) .d d (t) id (t). id (t).d d (t) (3.48)
3 Vp Vlink

Partindo de (3.35) e considerando Iq(t) igual a zero, assumindo que, como ser
visto no prximo tpico deste trabalho, a referncia de corrente de eixo de quadratura ser
zero, chega-se a (3.49).

~ ~
d d ' (t) d d (t) (3.49)
77
~ ~
Em (3.48), o termo id (t).d d (t) , devido a sua pequena magnitude, pode ser
desprezado. Finalmente, substituindo as funes de transferncias apresentadas em (3.39) e
(3.43) na expresso (3.48), obtem-se a funo de transferncia (3.50).

~
vlink (s) 1 3 Vp
~ K . Rse K . s . L (3.50)
id (s) s . Clink Vlink

Onde,

2.Po
K (3.51)
3.Vp .Vlink

3.4 Controle do estgio CC-CA

3.4.1 Estratgia de controle do estgio CC-CA

A estratgia de controle mostrada na Figura 3.6 e equivalente a estratgia


apresentada adotada para o conversor do estgio CC-CA est em (SCHONARDIE;
MARTINS, 2007). Esta tcnica de controle apresenta duas importantes caractersticas que
justificam sua implementao, que so:
A utilizao de um menor nmero de sensores, pois somente so necessrios dois
sensores de corrente, uma vez que o terceiro sinal de corrente pode ser obtido de forma
algbrica, e um sensor de tenso no elo CC.
realizada somente uma transformada dq direta e uma transformada dq inversa, onde so
obtidas as corrente de eixo direto, Id, e de quadratura, Iq, e os sinais trifsicos que sero
modulados, respectivamente.
Outras estratgias de controle para inversores trifsicos alimentados em tenso
conectados rede eltrica so apresentadas nos artigos de Villalva, Khalifa, Tsengenes e
Liuchen (KHALIFA; EL-SAADANY, 2010; TSENGENES; ADAMIDIS, 2011;
VILLALVA; GAZOLI; FILHO, 2009; WANG; CHANG; MAO, 2008).
De acordo com a Figura 3.6, inicialmente dois dos trs sinais de correntes
sintetizadas pelo conversor so adquiridos por meio de sensores. Em seguida, as operaes
78

apresentadas em (3.52) so executadas nos sinais de corrente medidos. A transformada dq0


ento aplicada nos valores de corrente Iab(t), Ibc(t) e Ica(t).

I c (t) I a (t) I b (t)


I (t) I (t) I (t)
ab a b
(3.52)
I bc (t) I b (t) I c (t)
I ca (t) I c (t) I a (t)

Figura 3.6 Estatgia de controle do estgio de converso CC-CA.


Clink Ia(t) Rse La
+ Ib(t) Rse Lb
I(t) Vlink(t)
Ic(t) Rse Lc
-
Hi
ZOH Hv
Hi
Vlink_ref -+ Cv(z) -
+
Ci(z) -
+

ZOH
ZOH
dq/abc /Y SVPWM
Iqref
Ci(z)
+
- ++
Y/
L.s L.s
Vlink Vlink rede

Id(t)
rede
abc/dq
Iq(t)
Fonte: Autor.

O ngulo utilizado nas transformadas dq direta e inversa, rede, representa a


posio instantnea da tenso de linha Vab da rede eltrica. O ngulo de posicionamento da
rede eltrica trifsica pode ser obtido por meio de um circuito de sincronismo do tipo PLL
(Phase Locked Loop) ou simplesmente por um circuito que faz a deteco da passagem pelo
zero de uma fase adotada como referncia. Neste trabalho foi adotado um circuito simples do
tipo PLL. Maiores detalhes do circuito de sincronismo podem ser verificados no Apndice D.
Os valores de referncia da tenso do elo CC e da corrente do eixo de quadratura
so designados por Vlink_ref e Iqref, respectivamente. A sada do compensador da malha de
tenso do elo CC, Cv[z], a utilizada como referncia da corrente de eixo direto.
Antes da obteno da transformada inversa dq0 e da obteno dos sinais de
controle dos interruptores do estgio CC-CA, so feitas algumas operaes que correspondem
ao acoplamento das variveis Id e Iq s sadas dos compensadores que controlam Iq e Id,
respectivamente. Estas operaes correspondem s equaes apresentadas em (3.35). Com o
79

sistema acoplado, realiza-se a transformada inversa dq0 nos sinais de controle obtidos. Os trs
sinais resultantes desta transformao so convertidos em seus respectivos valores de fase.
Por fim, os sinais resultantes so modulados e os ciclos de trabalho dos interruptores do
estgio CC-CA so obtidos.
Com a tenso de entrada controlada em 600 V, a quantidade de potncia ativa
disponvel na entrada do estgio CC-CA ser determinada pela corrente processada pelo
estgio CC-CC, que depender da energia disponibilizada no barramento de 311V. Desta
forma, o controle do estgio CC-CC deve receber a informao instantnea da quantidade de
energia convertida nos mdulos fotovoltaicos para, assim, poder ajustar o valor da corrente de
entrada do conversor.
O controle da potncia reativa ser realizado alterando-se o valor de Iqref. Como se
pretende injetar somente potncia ativa na rede eltrica, Iqref assumir o valor zero. O valor de
Iqref poder ser diferente de zero em algumas situaes onde necessria a entrega de potncia
reativa rede eltrica, como no caso da ocorrncia de um afundamento de tenso na sada do
conversor.

3.4.2 Projeto dos controladores discretos

Para o projeto dos controlares discretos das malhas de tenso e corrente do


conversor do estgio CC-CA, foi utilizada exatamente a mesma metodologia utilizada no
projeto controlador de corrente do conversor do estgio CC-CC. A Tabela 3.2 mostra os
parmetros necessrios para o projeto dos controladores discretos. Assim como na Tabela 3.1,
todos os valores presentes na Tabela 3.2 tratam-se de valores reais. Observa-se que a taxa de
amostragem da malha de tenso escolhida 10 vezes menor do que a taxa de amostragem
adotada para a malha de corrente, pois a malha de tenso do elo CC deve ser mais lenta que a
malha de corrente de eixo direto. O valor de potncia de sada apresentado na Tabela 3.2 nada
mais do que a potncia de entrada (Pin) multiplicada pelo rendimento total do conversor (T)
dados na Tabela 2.5. O ganho do elemento de medio de tenso (Hv) foi representado com o
valor 1, pois a leitura de tenso fornece o valor real da tenso presente no elo CC,
considerando uma pequena tolerncia. O circuito que faz esta medida de tenso mostrado
com detalhes no Apndice E.
80

Tabela 3.2 Parmetros utilizados no projeto dos controladores.


Parmetro Simbologia Valor
Tenso de linha da rede eltrica Vac 380 Vrms
Tenso no elo CC Vlink 600 V
Capacitor de elo CC Clink 470 F
Indutor de filtro em cada fase La = Lb = Lc = L 6,72 mH
Resistncia srie equivalente do indutor L Rse 0,8
Potncia mxima de sada Po 1800 W
Frequncia de chaveamento Fs2 10 kHz
Frequncia da rede eltrica Fr 60 Hz
Tempo de amostragem da malha de tenso Tav 1 ms
Tempo de amostragem da malha de corrente Tai 100 s
Valor de pico do sinal triangular Vt 2950
Ganho do elemento de medio de tenso Hv 1
Ganho do elemento de medio de corrente Hi 27
Fonte: Autor.

3.4.2.1 Projeto da malha de corrente

A funo de transferncia para o projeto do controlador da malha de corrente


dada pela expresso (3.53).

~
id (s) Hi Vlink 817,191
~ (3.53)
dd ' (s) Vt Rse s.L s 119

Da expresso (3.53), determina-se a funo de transferncia discretizada utilizada


no projeto do controlador (3.54).

~
id (z) 0,081235
~ (3.54)
dd ' (z) z 0.9882

Portanto, a funo de transferncia utilizada para o projeto do controlador de


corrente no plano W dada por (3.55).
81

~
id (w) w 20000
~ 0,04086 (3.55)
dd ' (w) w 119

O compensador adotado para o controle foi um compensador do tipo


proporcional-integral (PI), cuja funo de transferncia no plano W dada por (3.56).

w ZI
Ciw Ki (3.56)
w

A frequncia de cruzamento para a malha de corrente foi definida em um dcimo


da frequncia de chaveamento Fs2, resultando nas frequncias mostradas em (3.57) e (3.58).

Fs 2
f CI 1000 Hz (3.57)
10
CI 2 f CI 6283,2 rad/s (3.58)

O zero do controlador PI foi alocado em uma frequncia igual a cinco vezes a


frequncia da rede eltrica, conforme (3.59) e (3.60).

f ZI 5 Fr 300 Hz (3.59)
ZI 2 f ZI 1885 rad/s (3.60)

Corrigindo as distores de frequncia resultantes da transformao para o plano


W obtm-se (3.61) e (3.62).

2
v CI tan Tai f CI 6498,4 rad/s (3.61)
Tai
2 (3.62)
v ZI tan Tai f ZI 1890,6 rad/s
Tai

A obteno do ganho do controlador, Ki, feita de forma que se tenha a


frequncia de corte desejada, conforme calculado em (3.63).
82

1
Ki 7,263
w v ZI w 20000 (3.63)
0,04086
w w 0,1488 w v CI

Substituindo (3.62) e (3.63) em (3.56) obtm-se a funo de transferncia de


controlador de corrente no plano W, apresentada em (3.64).

w 1891
Ciw 7,263 (3.64)
w

Fazendo a transformao do plano W para o plano discreto em (3.64), chega-se a


expresso (3.65)(3.81), a qual mostra o controlador de corrente projetado.

z 0,8273
Ciz 7,9495 (3.65)
z 1

Figura 3.7 Diagrama de Bode do sistema compensado.


100
Ganho (dB)

50

-90
Fase (Graus)

-135

-180
0 1 2 3 4
10 10 10 10 10
Frequncia (rad/seg)
Fonte: Autor.

A Figura 3.7 mostra os diagramas de Bode de ganho e de fase do sistema


compensado. A partir do diagrama de Bode, conclui-se que o controlador projetado atendeu
bem as especificaes de projeto, pois o grfico do ganho cruza o eixo exatamente na
83

frequncia de cruzamento especificada (6,28.103 rad/s) e o sistema compensado apresentou


uma margem de fase aceitvel de 56,8.
As equaes a diferena que so implementadas no programa do microcontrolador
para o controle das correntes de eixo direto e de quadratura so mostrada em (3.66) e (3.67),
onde PId k e PIq k so as sadas dos controladores de corrente.

PId k PId k 1 A erro id k B erro id k 1 (3.66)


PIq k PIq k 1 A erro iq k B erro iq k 1 (3.67)

Onde,

erroid k idref id k
i
dref PIvlink k

erroiq k iqref id k
(3.68)
iqref 0
A 7,9495

B 7,9495 0,8273 6,5766

3.4.2.2 Projeto da malha de tenso

A funo de transferncia para o projeto do controlador da malha de tenso dada


pela expresso (3.69).

~v (s) Hv 1 3 Vp s 16860
link
~ K . Rse K . s . L 0,0041691 (3.69)
id (s) Hi s . Clink Vlink s

Onde K dado por (3.51) e Vp o valor de pico da tenso de fase da rede eltrica.
A partir de (3.69), determina-se a funo de transferncia discretizada para o
projeto do controlador de tenso, conforme visto em (3.70).

~
vlink (z) z 17,86
~ 0,0041691
id (z) z 1 (3.70)
84

Realizando as devidas operaes em (3.70), obtm-se a funo de transferncia


utilizada para o projeto do controlador de tenso no plano W (3.71).

~
vlink (w) w 1788
~ 0,039309 (3.71)
id (w) w

O compensador adotado para o controle foi um compensador do tipo


proporcional-integral (PI), cuja funo de transferncia no plano W dada por (3.72).

w ZV
Cvw Kv (3.72)
w

A frequncia de cruzamento para a malha de tenso foi definida em 20 Hz,


resultando nas frequncias mostradas em (3.73) e (3.74).

f CV 20 Hz (3.73)
CV 2 f CV 125,664 rad/s (3.74)

O zero do controlador PI foi alocado em uma frequncia igual a 5 Hz, conforme


(3.75) e (3.76).

f ZV 5 Hz (3.75)
ZV 2 f ZV 31,416 rad/s (3.76)

Realizado as correes das distores de frequncia resultantes da transformao


para o plano W, obtm-se (3.77) e (3.78).

2
v CV tan Tav f CV 125,829 rad/s (3.77)
Tav
2 (3.78)
v ZV tan Tav f ZV 31,419 rad/s
Tav
85

A obteno do ganho do controlador, Kv, feita de forma que se tenha a


frequncia de corte desejada, conforme calculado em (3.79).

1
Kv 1,7327
w v ZV w 1688 (3.79)
0,020969
w w w v CV

Substituindo (3.78) e (3.79) em (3.72) obtm-se a funo de transferncia de


controlador de tenso no plano W, apresentada em (3.80).

w 31,42
Cvw 1,7327 (3.80)
w

Fazendo a transformao do plano W para o plano discreto chega-se a expresso


(3.81), que mostra o controlador de tenso projetado.

z 0,9691
Cvz 1,7599 (3.81)
z 1

A Figura 3.8 mostra os diagramas de Bode de ganho e de fase do sistema compensado.

Figura 3.8 Diagrama de Bode do sistema compensado.


80

60
Ganho (dB)

40

20

-20

270
Fase (Graus)

240

210

180
0 1 2 3
10 10 10 10
Frequncia (rad/seg)
Fonte: Autor.
86

Observando a Figura 3.8, conclui-se que o controlador de tenso projetado


tambm correspondeu as especificaes, uma vez que o grfico do ganho cruza o eixo
exatamente na frequncia de cruzamento especificada (126 rad/s) e o sistema compensado
apresentou uma margem de fase de 72, a qual est dentro dos limites aceitveis (entre 45 e
90).
A equao a diferena que implementada no microcontrolador para o controle
da tenso no elo CC mostrada em (3.82), onde PI vlinkk a sada do controlador de tenso.

PIvlinkk PIvlinkk 1 A erro v k B erro v k 1


(3.82)

Onde,


erro v k Vlink k Vlink_ref
V
link_ref 600 V
(3.83)
A 1,7599

B 1,7599 0,9691 1,7055

3.5 Consideraes finais

Neste captulo foi apresentado o projeto dos controladores digitais de ambos os


estgios de processamento de energia para uma potncia de entrada do conversor o valor
mximo de 2 kW, com a taxa a amostragem da malha de tenso em 1 kHz e com a taxa de
amostragem das malhas de corrente em 10 kHz. Alm disso, foi apresentada a obteno das
funes de transferncia necessrias para o projeto dos controladores do conversor do estgio
CC-CA.
87

4 RESULTADOS DE SIMULAO E EXPERIMENTAIS

4.1 Introduo

Nesse captulo so apresentados os principais resultados de simulao e


experimentais relacionados ao funcionamento dos dois estgios do conversor CC-CA
estudado e projetado neste trabalho. So mostradas as principais formas de onda de operao
dos estgios CC-CC e CC-CA do conversor quando este est interligado rede eltrica. Os
resultados apresentados so suficientes para validar o projeto do conversor e o algoritmo de
controle adotado.

4.2 Resultados de simulao

Neste tpico so apresentados os resultados de simulao, a qual foi desenvolvida


no programa PSIM. A Figura 4.1 mostra o circuito de potncia simulado.

Figura 4.1 Circuito de potncia simulado no programa PSIM.


ESTGIO CC-CC ESTGIO CC-CA
5.8m

0.06 0.8 6.5m

311 Boost_cmd 470u

60 380

1000
S1
S2

S3
S4

S5
S6

1
Iind

500
Vbar
Vag
Iag

Vbg
Ibg

Fonte: Autor.

O controle digital projetado no captulo anterior foi implementado por meio do


simplified C block, o qual permite que o cdigo em C seja inserido diretamente sem ser
compilado. No Apndice B pode-se ver todo o circuito de potncia e de controle simulados,
bem como os cdigos em linguagem C inseridos dentro dos simplified C blocks. A simulao
com o algoritmo de controle em linguagem C facilita bastante o processo de implementao
deste cdigo no microcontrolador. Este procedimento descrito em detalhes neste captulo.
88

4.2.1 Resultados do estgio CC-CC

Os dois estgios de processamento de energia foram simulados de forma


simultnea, portanto os resultados que sero apresentados neste tpico correspondem ao do
estgio CC-CC considerando o sistema j interligado a rede eltrica. Estes resultados de
simulao so apresentados na Figura 4.2.
Da Figura 4.2, pode-se observar que a tenso no barramento CC de 311 V
apresentou um valor estvel, uma vez que foi considerado uma fonte de tenso constante. A
corrente no indutor de entrada apresentou um valor mdio de 6,43 A e um ondulao de 0,86
A (aproximadamente 13,4% do valor mdio). A partir destes resultados de tenso e de
corrente de entrada do estgio CC-CC, observa-se que a simulao foi desenvolvida com uma
potncia de entrada de 2 kW, a qual corresponde a potncia mxima especificada que o
sistema fotovoltaico capaz de fornecer. Ainda na Figura 4.2, v-se que o interruptor Sb
apresentou uma frequncia de chaveamento de 30 kHz e uma tenso de 600 V quando o
mesmo desligado. Esta tenso exatamente a tenso controlada no elo CC, o que indica que
o interruptor operou de forma correta.

Figura 4.2 Resultados do estgio CC-CC: tenso no barramento de 311 V, corrente no indutor Lb de entrada e
tenso sobre o interruptor Sb, respectivamente.
Tenso no barramento de 311 V (V)
312

311

310
Corrente de entrada do estgio CC-CC (A)
6.9
6.6
6.3
6
Tenso sobre o interruptor Sb1 do estgio CC-CC (A)
600
400
200
0
1.46505 1.4651 1.46515 1.4652
Tempo (s)

Fonte: Autor.

Por fim, conclui-se que os resultados do estgio CC-CC foram bem satisfatrios e
validaram em simulao o projeto desenvolvido nos captulos precedentes.
89

4.2.2 Resultados do estgio CC-CA

Neste tpico so apresentados alguns resultados do estgio CC-CA com o sistema


operando em regime permanente. Inicialmente, na Figura 4.3 so mostradas a tenso no elo
CC e a tenso de linha na sada do conversor.
Na Figura 4.3, pode-se observar que a tenso do elo CC apresentou um valor de
tenso controlada de 600 V, o qual corresponde ao especificado no projeto. A tenso de linha
na sada do conversor se comportou como uma tenso pulsada de 2 nveis (-600 V e 600V),
conforme o esperado.

Figura 4.3 Tenso no elo CC e tenso de fase na sada do inversor, respectivamente.


Tenso no elo CC (V)
604
602
600

598
596

Tenso de linha na sada do conversor (V)


500

-500
1.955 1.96 1.965 1.97 1.975
Tempo (s)

Fonte: Autor.

Na Figura 4.4 tm-se a tenso sobre o interruptor S5 do estgio CC-CA (Figura


2.1) e as formas de onda da portadora e da moduladora, as quais definem o sinal de comando
do referido interruptor. Pode-se observar de forma clara na Figura 4.4 o comportamento
discreto do sinal modulador. No projeto foi considerada a amplitude positiva da portadora
triangular igual a 2950. Na prtica, esta onda triangular consiste numa contagem de 0 a 5900
em uma frequncia de 10 kHz, onde este valor de contagem comparado com os registros
PWMs do microcontrolador. Portanto, para evitar valores negativos, feito um offset de 2950
nos sinais moduladores das fases A, B e C e na portadora triangular implementada na
simulao.
90

Figura 4.4 Formas de onda da portadora triangular e do sinal modulador da fase C e tenso sobre o interruptor
S5, respectivamente.
Moduladora da fase C
6000

4000

2000

0
Portadora triangular
Tenso sobre o interruptor S5 do estgio CC-CA (V)
600

400

200

0
1.98525 1.98562 1.986 1.98637
Tempo (s)

Fonte: Autor.

Na Figura 4.5 veem-se as correntes das fases A, B, e C e um comparativo entre


tenso e corrente na fase A. Pode-se observar que as correntes trifsicas esto defasadas de
120 umas das outras e em sequncia positiva, isto , sequncia ABC. Do comparativo entre
tenso e corrente na fase A conclui-se que o sistema est fornecendo energia rede eltrica
pelo fato da corrente estar 180 defasada em relao tenso, o que significa que a corrente est
fluindo no sentido da rede eltrica.

Figura 4.5 Correntes nas fases A, B e C e comparativo entre tenso e corrente na fase A, respectivamente.
Ic(t) Ia(t) Ib(t)
4

-4

Tenso na fase A (Va(t))


200

-200
40 * Corrente na fase A (Ia(t))
1.81691 1.82519 1.83347 1.84174
Tempo (s)

Fonte: Autor.
91

Na Figura 4.6 veem-se os sinais moduladores das fases A, B, e C e um


comparativo entre as formas de onda da moduladora da fase A e de um dos sinais trifsicos
resultantes da transformada dq0 inversa dos sinais de sada dos controladores (ver Figura 3.6).
Pode-se observar na Figura 4.6 que os sinais moduladores trifsicos vazv(t), vbzv(t)
e vczv(t) esto entre 0 e 5900, pois foi aplicado um offset de 2950 somado a estes sinais. A
razo da utilizao deste offset, o qual aumenta o nvel dos sinais moduladores trifsicos,
devido deciso de se utilizar sinais moduladores positivos, pois, sem este offset ter-se-iam
sinais moduladores que variariam entre -2950 e 2950 ao invs de entre 0 e 5900.
A aplicao da expresso (2.19) nos sinais finais obtidos da transformada dq
inversa (ver estratgia de controle apresentada na Figura 3.6) tem como resultado os sinais
moduladores apresentados na Figura 4.6. Observando o comparativo entre as formas de onda
da moduladora da fase A e do sinal senoidal da fase A resultante da transformada dq0 inversa,
nota-se claramente a adio de uma componente de terceira harmnica no sinal modulador, o
que caracteriza a utilizao do mtodo especfico de modulao vetorial aplicada a um
conversor do tipo VSI, conforme visto no Captulo 2 deste trabalho.

Figura 4.6 Sinais moduladores das fases A, B e C e comparativo entre sinal modulador da fase A e resultante
da transformada dq0 inversa dos sinais de controle.
6000 vazv(t) vbzv(t) vczv(t)

4000

2000

6000 vazv(t)
4000
vazs(t)
2000

0
2.4 2.41 2.42 2.43 2.44 2.45
Tempo (s)

Fonte: Autor.

Por fim, conclui-se que o estgio CC-CA operou de forma satisfatria, o que
validou em simulao o projeto desenvolvido nos Captulos 2 e 3.
92

4.2.3 Outros resultados

Como outros resultados so analisados o comportamento do conversor projetado


quando for verificado uma diminuio ou um aumento na potncia fornecida rede eltrica.
Na Figura 4.7 v-se esta primeira situao, onde o sistema estava fornecendo cerca de 2 kW e
passa a fornecer 1 kW.

Figura 4.7 Resultados decorrentes de uma diminuio brusca de potncia de 2 kW para 1 kW.
Correntes nas fases a, b e c (A)
4
0
-4
Valores de Id e Iq internos do cdigo de controle
200
Id(t)
100 Iq(t)
0
Tenso no elo CC (V)
640
600
560
Corrente de entrada do estgio CC-CC (A)
6
3
1.4 1.45 1.5 1.55 1.6
Tempo (s)

Fonte: Autor.

Observa-se na Figura 4.7 que as malhas de corrente, tanto do estgio CC-CC


como do estgio CC-CA, tiveram um tempo de resposta bem rpido. Para a corrente de eixo
direto teve-se um tempo de acomodao de aproximadamente 0,01 s. A tenso do elo CC
apresentou um afundamento de cerca de 30 V e um tempo de acomodao de 0,1 s. Alm
disso, verifica-se que a corrente de eixo de quadratura, Iq(t), ficou estvel em 0 A e corrente
do eixo direto teve seu valor reduzido pela metade. Em (4.1) tem-se o clculo da corrente de
eixo direto, considerando uma potncia de sada de 2 kW e um ganho de 27 no elemento de
medio. importante ressaltar que a corrente de eixo direto calculada em (4.1) trata-se do
valor da varivel declarada Id vista pelo cdigo de controle. Portanto, o resultado de (4.1) no
um valor que existe na prtica e sim um valor interno utilizado no cdigo de controle
implementado em linguagem C.
93

2 Po 2 2000
Id(t) 3 Hi 27 201 (4.1)
3V 380
ac

Portanto, para o teste realizado na Figura 4.7, conclui-se que o conversor


apresentou um desempenho satisfatrio.
Na Figura 4.8 v-se o teste em que aplicado um degrau de carga no conversor,
onde o sistema, que estava fornecendo 1 kW rede eltrica, passa a fornecer 2 kW.

Figura 4.8 Resultados da aplicao de um degrau de carga de 1 kW para 2 kW.


Correntes nas fases a, b e c (A)
4
0
-4

200 Id(t)
100 Iq(t)
0
Tenso no elo CC (V)
640
600
560
Corrente de entrada do estgio CC-CC (A)
6
3
1.9 1.95 2 2.05 2.1
Tempo (s)

Fonte: Autor.

Observa-se na Figura 4.8 praticamente o mesmo comportamento da Figura 4.7,


onde as malhas de corrente, tanto do estgio CC-CC como do estgio CC-CA, tiveram um
tempo de resposta praticamente instantneo. Para a corrente de eixo direto teve-se um tempo
de acomodao de aproximadamente 0,01 s. A tenso do elo CC apresentou um tempo de
acomodao de 0,1 s e a corrente de eixo de quadratura, Iq(t), ficou estvel em 0 A.
Entretanto, a corrente do eixo direto teve seu valor duplicado e verificou-se um valor de
ultrapassagem em torno de 20 V na tenso no elo CC. Desta forma, a partir dos resultados de
simulao apresentados nas Figura 4.7 e 4.8 , foi possvel observar claramente a efetividade
dos controladores projetados.
A partir dos resultados de simulao apresentados acima, conclui-se que o
conversor projetado funcionou conforme o especificado e apresentou um desempenho bem
94

satisfatrio, o que valida em simulao o projeto dos elementos do circuito de potncia e dos
controladores discretos apresentados nos Captulos 2 e 3, respectivamente. Com o intuito de
se validar o funcionamento do conversor em laboratrio, o prximo item deste Captulo trata
sobre os resultados obtidos por meio do prottipo montado.

4.3 Resultados experimentais

Para a obteno dos resultados experimentais foi desenvolvido um prottipo do


conversor, o qual pode ser visto na Figura 4.9. Devido a questes de praticidade, optou-se
pela utilizao de placas modulares para a montagem do prottipo.

Figura 4.9 Prottipo montado em laboratrio.

2 3

9
1 4

5 8 10
5 6
12
7 11
4

1 Conexo com o barramento CC 7 Circuito de controle (DsPIC)

2 Estgio CC-CC 8 Placa de interface serial

3 Estgio CC-CA 9 Indutores de filtro

4 Sensores de corrente 10 Sada para conexo com a rede eltrica

5 Sensores de tenso 11 Circuito detector de zero

6 Fonte de alimentao dos drivers das chaves 12 Circuito de tratamento sincronizador

Fonte: Autor.

Da Figura 4.9, pode-se verificar que o prottipo foi construdo buscando-se o


mximo de simplicidade, o que tem como consequncia a reduo de custos do conversor. A
seguir esto listados alguns critrios de projeto que buscaram reduzir a complexidade do
prottipo montado:
95

Utilizao de somente dois sensores de corrente na sada do conversor, uma vez que o
terceiro sinal de corrente pode ser obtido de forma algbrica;
Utilizao de um microprocessador do tipo dsPIC para realizar o controle e a modulao
vetorial;
Medio de apenas uma das trs tenses de fase da rede eltrica no circuito de deteco
de zero.
Com a medio dos sinais de correntes de duas fases, a terceira medida nada
mais do que o negativo da soma das outras duas, como mostrado em (3.52). A grande maioria
dos trabalhos que tratam sobre controle vetorial e/ou modulao vetorial, como (BATISTA,
2006; BOTTERON et al., 2001; DOVAL-GANDOY et al., 1999), faz a utilizao de DSPs
para realizar tais processos. Entretanto, optou-se pela utilizao de um dsPIC, o qual consiste
em um Controlador Digital de Sinais (DSC) da Microchip que ao mesmo tempo combina as
vantagens de um microcontrolador de 16 bits com a de um DSP. O processador
dsPIC30f4011 foi escolhido por apresentar um ambiente de programao amigvel e um
poder de processamento mais do que o necessrio para executar as estratgias de controle
apresentadas nesta dissertao. Alm disto, a escolha de um microcontrolador dsPIC est
diretamente relacionada a reduo de custos totais do projeto, pois um dsPIC30f4011 chega a
custar cerca de 60% menos que um processador digital de sinais TMS320LF2407A da Texas
Instruments (FARNELL NEWARK, 2012). No Apndice C mostrado o algoritmo do
cdigo de controle implementado no dsPIC, bem como este cdigo em linguagem C
comentado. Todas as caractersticas do dsPIC30f4011 podem ser vistas em (MICROCHIP,
2004).
O circuito de tratamento sincronizador utilizado no prottipo experimental
consiste em um circuito do tipo PLL (Phase Locked Loop), o qual se trata de uma estrutura
robusta bastante empregada para sincronizar conversores conectados a sistemas eltricos.
Uma das principais vantagens deste tipo de circuito sincronizador que este pode rejeitar
altos nveis de rudo e harmnicos ou desequilbrio que estejam contidos nas tenses trifsicas
do sistema eltrico (BEZERRA, 2010). Alguns circuitos de sincronizao PLL tais como PQ-
PLL, necessitam das leituras das trs tenses do sistema trifsico. Visando um menor nvel de
complexidade, o circuito PLL utilizado foi adaptado para fazer a leitura de apenas umas das
tenses de fase. No Apndice D so mostrados mais detalhes do circuito de sincronizao
utilizado.
Nos subtpicos seguintes so apresentados os procedimentos de testes e alguns
resultados experimentais obtidos no prottipo montado em laboratrio
96

4.3.1 Procedimentos experimentais

Neste tpico apresenta-se todo o processo realizado desde a simulao at os


testes experimentais no prottipo. A Figura 4.10 mostra de forma simplificada os
procedimentos de testes do conversor.

Figura 4.10 Procedimentos experimentais.


Double para
static double inteiro 16 bits static int Psim para Mplab int Ia, Ib,
Ia, Ib, Ic; Ia, Ib, Ic; Ic;
.... .... ....

void main (){ void main (){ Mplab para Psim void main (){
... ... ...
} } }

Programador

Testes
experimentais

PSIM MPLAB

Fonte: Autor.

Conforme se pode observar na Figura 4.10, a depurao e a implementao do


programa de controle seguiu uma sequncia de passos bem definida. Para um melhor
entendimento do leitor, segue-se a descrio do procedimento adotado:
1) Inicialmente feita a simulao para validar a estratgia de controle adotada, bem como a
ao dos controladores discretos de corrente e de tenso projetados no Captulo 3. Esta
simulao desenvolvida com o uso da linguagem C no programa PSIM por meio do
simplified C block. Nesta etapa todas as variveis so declaradas no cdigo de controle como
static double, pois o objetivo apenas validar o algoritmo de controle que ser utilizado e
declarando as variveis desta forma evitam-se preocupaes com a perda de preciso
realizada durante as operaes matemticas. O termo static necessrio no bloco de
programao no PSIM em toda varivel que precise guardar algum valor de um lao anterior,
97

pois durante a simulao este cdigo em C executado milhares de vezes e todas as variveis
que no so do tipo static so reinicializadas.
2) Validado o algoritmo de controle com as variveis declaradas em double, o prximo passo
trata da normalizao das variveis, as quais agora so declaradas como inteiro de 16 bits.
Este procedimento exige bastante ateno, pois um erro nesta fase pode comprometer por
completo o funcionamento do prottipo. importante ressaltar que todas as variveis j
devem ser adequadas ao cdigo que ser codificado no microcontrolador. Aps realizada a
converso das variveis para inteiro de 16 bits, o circuito simulado novamente com o intuito
de se verificar a validade do cdigo de controle para esta situao. Feito todo este
procedimento, o cdigo implementado na simulao do PSIM est totalmente compatvel com
o que programado no dsPIC, sendo necessria apenas algumas pequenas modificaes
3) Nesta ltima fase o cdigo final compilado no MPLAB, o dsPIC programado e
finalmente so feitos os testes no prottipo experimental.
Este procedimento mostrou-se bastante eficaz e facilitou bastante os experimentos
realizados na bancada de testes, pois o cdigo utilizado na simulao praticamente o mesmo
programado no dsPIC. Havendo a necessidade de qualquer melhoria nos controladores ou na
modulao utilizada, primeiramente devem ser feitas as alteraes no cdigo da simulao, o
que poderia validar ou no estas melhorias. Verificando a efetividade destas alteraes, o
microcontrolador seria novamente programado com o cdigo resultante.
Na Figura 4.11 pode-se visualizar a bancada de testes do prottipo montado.
Observa-se que a conexo com a rede eltrica trifsica feita atravs de um varivolt, o qual
possibilitou que fossem utilizados diversos valores de tenso trifsica. No computador eram
realizadas as simulaes, a programao do microcontrolador e a recepo de algumas
variveis enviadas pelo dsPIC por meio da placa de interface serial vista na Figura 4.9. Para
alimentar os circuitos de controle e sincronizador foi necessria a utilizao de uma fonte
externa, como indicado pelo nmero 6 na Figura 4.11. Por meio de dois displays foi possvel
monitorar algumas variveis dos circuitos de controle e sincronizador. Alm disto, atravs
destes teclados o estgio CC-CA pde ser ligado ou desligado e os valores referncias de
tenso e corrente das malhas de controle podiam ser alterados.
98

Figura 4.11 Bancada de testes.

2
3 6

4
7

1 Conexo com a rede eltrica trifsica (varivolt) 5 Conexo com o barramento CC

2 Computador (programao e interface serial) 6 Fonte para o circuito de controle

3 Oscilscpio 7 Displays de monitoramento

4 Prottipo

Fonte: Autor.

Devido a grande quantidade de rudos e de interferncia eletromagntica geradas


pelo prottipo durante os testes experimentais, este foi testado com nveis de tenso reduzidos
tanto no estgio CC-CC como no estgio CC-CA. Portanto, foram utilizadas tenses cerca de
3 vezes menores do que o especificado.
A Figura 4.12 mostra em forma de diagrama de blocos a bancada de testes, onde
se podem ver os valores de tenso utilizados em cada estgio. Observa-se que como fonte CC
na entrada do conversor projetado foi utilizado um retificador trifsico alimentado por outro
varivolt, o qual foi ajustado de forma que se obtivesse uma tenso de 110 V na sada do
retificador.

Figura 4.12 Diagrama de blocos da bancada de testes.

4 1
Estgio 1 Estgio 2

~ 110 V = 200 V =
= 5 = ~
Retificador
trifsico Conversor CC-CA
Varivolt 1 projetado Varivolt 2
(72 Vrms por fase)
.Fonte: Autor.
99

A seguir sero mostrados os resultados obtidos na bancada de testes.

4.3.2 Resultados do estgio CC-CC

Assim como foi apresentado nos resultados de simulao, neste tpico so


apresentados os resultados experimentais correspondentes ao estgio CC-CC com o sistema j
interligado a rede eltrica.
Na Figura 4.13 so mostradas a tenso e a corrente de entrada do conversor.
Observa-se que a tenso apresenta um valor de 110 V e a corrente apresenta um valor pouco
acima do nominal, isto , 6,6 A. Portanto, tem-se um total de aproximadamente 725 W na
entrada do conversor.

Figura 4.13 Tenso (50V/div) e corrente (2A/div) na entrada do estgio CC-CC (725 W).

Tenso de entrada do
estgio CC-CC

Corrente de entrada do
estgio CC-CC

Fonte: Autor.

Na Figura 4.14 veem-se a corrente de entrada do conversor e a tenso sobre o


interruptor Sb do estgio CC-CC (ver Figura 2.1). Observa-se que a corrente de entrada esta
controlada em um valor mdio de 6,6 A e que o interruptor Sb apresenta um valor de 110 V
(tenso de entrada) quando est desligada. O interruptor apresentou uma frequncia de
chaveamento de 30 kHz e um valor bem pequeno de ultrapassagem quando a mesma
desligada.
100

Figura 4.14 Corrente no indutor de entrada (1A/div) e tenso sobre o interruptor Sb do estgio CC-CC
(100V/div).

Corrente de entrada do
estgio CC-CC
Tenso sobre o interruptor
Sb do estgio CC-CC

Fonte: Autor.

Por fim, destaca-se que aos valores de tenso nos estgios CC-CC e CC-CA
tiveram que sofrer alteraes para que fosse possvel realizar testes experimentais. Entretanto,
conclui-se que a estratgia de controle da corrente de entrada do estgio CC-CC foi validada
por meio dos resultados mostrados nas Figura 4.13 e 4.14.

4.3.3 Resultados do estgio CC-CA

Como j citado anteriormente, as tenses de ambos os estgios de processamento


de energia tiveram que sofrer modificaes devido a grande quantidade de rudos e de
interferncia eletromagntica para nveis mais elevados de tenso. Portanto, para realizar os
testes foi adotada uma tenso de 200 V para o elo CC, ou barramento de entrada do estgio
CC-CA, e o varivolt, que se trata do ponto utilizado para conexo com a rede eltrica, foi
ajustado para uma tenso de linha de aproximadamente 125 Vrms.
Nas Figura 4.15 (a) e 4.15 (b) observa-se as tenses no elo CC e na sada do
conversor. V-se claramente que a tenso no elo CC est controlada em 200 V e que a tenso
na sada do conversor apresenta dois nveis (200 V e -200 V) em uma frequncia de 60 Hz, o
que comprova o correto funcionamento do conversor.
101

Figura 4.15 (a) Tenso no elo CC (100V/div). (b) Tenso de sada do inversor (100V/div).

(a)

(b)
Fonte: Autor.

Na Figura 4.16 verificam-se as variaes na largura dos pulsos da tenso em um


dos interruptores do estgio CC-CA em um determinado instante de tempo. Veja que o
interruptor esta operando em uma frequncia de 10 kHz e que apresenta o valor da tenso no
elo CC quando a mesma esta desligada.
102

Figura 4.16 Tenso sobre um interruptor de um dos braos do estgio CC-CA (50V/div)

Fonte: Autor.

Nas Figura 4.17 e 4.18 v-se o desligamento de um interruptor para diferentes


valores de ciclo de trabalho. Observe que para um ciclo de trabalho intermedirio, Figura
4.17, o valor de tenso de ultrapassagem foi bem menor do que o verificado para um ciclo de
trabalho baixo, onde o interruptor esta a maior parte do tempo desligada, Figura 4.18. Isto
ocorre porque quando o interruptor esta operando com um ciclo de trabalho muito pequeno,
ou muito alto, significa que o mdulo da corrente que passa por este dispositivo de
chaveamento neste exato instante apresenta um valor elevado, isto , prximo ao pico da
senide. Portanto, tem-se como resposta uma sobretenso bem mais elevada sobre o
dispositivo no momento do seu desligamento quando o mesmo opera com um ciclo de
trabalho bem pequeno, ou muito alto.

Figura 4.17 Tenso sobre um interruptor de um dos braos do estgio CC-CA quando a mesma opera com um
ciclo de trabalho de pouco menos de 50%. (a) Vista geral (50V/div). (b) Vista aproximada (50V/div).

(a) (b)
Fonte: Autor.
103

Figura 4.18 Tenso sobre um interruptor de um dos bras do estgio CC-CA quando a mesma opera com um
ciclo de trabalho baixo (maior valor de ultrapassagem ao desligar o interruptor). (a) Vista geral
(1000*50mV/div). (b) Vista aproximada (1000*50mV/div).

(a) (b)
Fonte: Autor.

Os problemas de sobretenses durante a abertura dos interruptores, bem como a


grande quantidade de rudos verificados, podem ser atribudos devido ao layout do prottipo
montado. No Apndice F so mostrados maiores detalhes sobre o circuito montado, onde so
apresentadas as possveis causas e solues para os problemas verificados durante o
funcionamento do prottipo.

Figura 4.19 Correntes nas fases A, B e C (2A/div) para as seguintes potncias de entrada: (a) 650 W, (b) 725
W e (c) 800 W.

Ic(t) Ia(t) Ib(t) Ib(t) Ic(t) Ia(t)

(a) (b)

Ic(t) Ia(t) Ib(t)

(c)
Fonte: Autor.
104

Na Figura 4.19 tm-se as correntes nas fases A, B e C para diferentes valores de


potncia. Observe que para todos os casos as correntes apresentam comportamento senoidal,
estando defasadas de 120 umas das outras a uma frequncia de 60 Hz e em sequencia
positiva, isto , sequencia ABC. As taxas de distoro harmnica (THD) para as correntes nas
trs fases apresentadas na Figura 4.19 (c) foram calculadas a partir dos pontos coletados pelo
osciloscpio e foi considerado um nmero de 50 harmnicas para realizar tais clculos. Os
valores de distoro harmnica obtidos foram 3,28%, 4,42% e 5,09% para as correntes nas
fases A, B e C, respectivamente. Segundo (VILLALVA, 2010), a distoro harmnica total da
corrente injetada pelo conversor no pode ser superior a 5%. Portanto, conclui-se que os
valores de THD das correntes nas fases A e B esto dentro do limite aceitvel e que a THD da
corrente na fase C est bem prxima deste limite. Estes resultados validam o algoritmo
utilizado e a estratgia de controle adotada.
Na Figura 4.20 mostrado um comparativo entre a tenso e corrente na fase A
para uma potncia de 800 W. V-se claramente que a corrente esta em oposio de fase da
tenso, o que indica que o conversor esta fornecendo energia para a rede eltrica por meio do
varivolt, o qual est calibrado em 125 Vrms de tenso de linha. O fator de potncia da
corrente pela tenso apresentou um valor aceitvel de 0,983.

Figura 4.20 Comparativo entre tenso (1000*50mV/div) e corrente (2A/div) na fase A para uma potncia de
entrada de 800 W.

Corrente na fase A

Tenso na fase A

Fonte: Autor.

3
Este valor foi calculado utilizando a expresso geral: FP cos 1 - THD2 , onde o ngulo de
deslocamento entre tenso e corrente.
105

Ainda na Figura 4.20, fcil observar o comportamento bastante ruidoso da


tenso presente no varivolt, o que impossibilitou o teste com maiores nveis de potncia.
Mesmo assim, os resultados apresentados validaram o algoritmo de controle e,
consequentemente, o funcionamento do conversor fornecendo energia para rede eltrica.

4.3.4 Outros resultados

A Figura 4.21 mostra as variveis enviadas pela porta serial do dsPIC e coletadas
pelo computador atravs de uma de placa de interface serial (ver na Figura 4.9). Estas
aquisies foram feitas para uma potncia de entrada de pouco mais de 800 W.

Figura 4.21 Dados coletados pela serial do microcontrolador: (a) sinais de controle das fases A, B e C; (b)
valores de Iq e de Id; (c) posio da rede.
6000 200

150
4000
100

50
2000
0

0 -50

S1 S2 S3 Id Iq

(a) (b)
200

160

120

80

40

Teta

(c)
Fonte: Autor.
106

Na Figura 4.21(a) so mostrados os sinais de controle dos braos do estgio CC-


CA em um determinado instante de tempo. Observe o comportamento da modulao vetorial,
que leva produo inerente de uma terceira harmnica nos sinais moduladores de fase, aqui
designados como S1, S2, e S3 para as fases A, B e C, respectivamente. Veja tambm uma
leve saturao na parte superior dos sinais de controle, pois, como pode ser visto na Figura
4.20, a corrente para esta situao especfica j est ultrapassando o valor nominal
estabelecido em cerca de 4,3 A de pico por fase.
A Figura 4.21(b) mostra os sinais normalizados de Iq e Id obtidos logo aps ser
realizada a transformada dq0 nas leituras das correntes de linha medidas na sada do
conversor. V-se que Iq est sendo controlada em 0 e Id em aproximadamente 150.
Na Figura 4.21 (c) tem-se o ngulo que utilizado nas transformadas dq0 direta e
inversa. Este ngulo nada mais do que o posicionamento angular da fase A somado de 30, o
que equivale ao ngulo da tenso de linha Vab. O ngulo de posicionamento foi normalizado
com o valor 168 equivalente aos 360.
A curva de rendimento do prottipo montado est apresentada na Figura 4.22.
importante ressaltar que Estes resultados foram obtidos nas condies citadas anteriormente,
isto , tenso de entrada no estgio CC-CC de 110 V, tenso no elo CC de 200 V e tenso de
linha da rede de 125 Vrms.

Figura 4.22 Curva de rendimento (condies experimentais).


0,94

0,92

0,9
Rendimento

0,88

0,86

0,84

0,82

0,8
301 359 417 473 530 592 647,5 702 776 831 885
Potncia de entrada

Fonte: Autor.
107

Como j citado anteriormente, testes com nveis maiores de potncia foram


impossibilitados devido a grande presena de rudos e interferncia eletromagntica no
sistema. Para nveis nominais de tenso de se esperar rendimentos na classe dos 94%, pois
para uma determinada potncia so utilizadas tenses mais elevadas e, consequentemente,
menores nveis de corrente, o que resulta em uma reduo considervel nas perdas por
conduo dadas por Vce.Imed, onde Vce a tenso entre o coletor e o emissor do IGBT e Imed
o valor mdio da corrente que passa pelo IGBT.

4.4 Consideraes finais

Neste captulo foram apresentados os resultados de simulao e experimentais de


ambos os estgios de processamento de energia operando de forma simultnea, isto , com o
conversor j interligado a rede eltrica. Estes resultados mostram que os estudos tericos e
projetos realizados nos Captulos 2 e 3 so vlidos.
Inicialmente os resultados de simulao comprovaram por completo o
funcionamento do conversor dentro das especificaes de projeto, onde se verificou a
efetividade do inversor projetado para interligar um sistema fotovoltaico com a rede eltrica,
cumprindo, desta forma, o principal objetivo desta dissertao.
Para realizar os testes experimentais foi construdo um prottipo, entretanto, para
possibilitar o seu funcionamento e validar o algoritmo de controle, algumas modificaes
tiveram que ser atendidas, devido a grande quantidade de interferncia eletromagntica e
rudos verificados durante o funcionamento do prottipo. De forma mais direta, estas
modificaes foram feitas nos valores de tenso do barramento CC, do elo CC e da rede
eltrica, onde foi utilizado tenses cerca de 3 vezes menores, o que, consequentemente,
diminuiu a quantidade de rudos no sistema e possibilitou a realizao dos testes. Mesmo
com essas modificaes, foi possvel injetar na rede eltrica uma potncia de pouco mais de
40% do valor mximo especificado. A curva de rendimento do prottipo para diferentes
valores de potncia de entrada mostrou resultados satisfatrios, mesmo esperando-se maiores
rendimentos caso fossem utilizados os valores de tenso especificados no Captulo 2. Por fim,
conclui-se que, mesmo tendo sido efetuadas algumas modificaes de projeto, foram
validadas as estratgias de controle dos estgios CC-CC e CC-CA no prottipo experimental.
109

5 CONCLUSES GERAIS

Neste trabalho foi apresentado o projeto de um conversor CC-CA para conectar


um sistema fotovoltaico rede eltrica. Este conversor composto de dois estgios de
processamento de energia. O primeiro estgio consiste em uma converso CC-CC onde a
tenso de entrada elevada de 311 V para 600 V. O segundo estgio consiste em uma
converso CC-CA onde feita a entrega da energia convertida nos mdulos fotovoltaicos para
o sistema eltrico trifsico.
Partindo de alguns critrios, tais como, menor complexidade de operao e de
dimensionamento dos componentes, para o estgio CC-CC foi escolhida a topologia Boost
clssica e para o estgio CC-CA foi adotada a topologia Full-bridge trifsica com entrada
fonte de tenso (VSI). Uma breve contextualizao sobre a modulao vetorial aplicada a
topologia VSI foi necessria, onde se mostrou como esta modulao foi implementada no
conversor do estgio CC-CA.
Com todos os componentes do circuito de potncia dimensionados e tendo em
mos as funes de transferncias necessrias, seguiu-se para o projeto dos controladores
digitais de ambos os estgios de processamento de energia de acordo com a tcnica de
controle adotada e considerando algumas especificaes adicionais de projeto, tais como,
taxas de amostragem, frequncias de cruzamento e ganhos dos circuitos de medio.
Para a realizao dos testes experimentais, primeiramente seguiu-se todo um
procedimento de simulao do cdigo de controle no programa PSIM, tendo como resultado
um cdigo em linguagem C e com todas as variveis declaradas como inteiro de 16 bits.
Depois de validado o cdigo de controle por meio de simulao, este foi transferido para o
programa MPLAB, o qual tinha como funo compilar e programar o cdigo completo
diretamente no microcontrolador dsPIC. A implementao do cdigo em ponto fixo reduziu
bastante os esforos operacionais no microcontrolador, o que tornou vivel a utilizao do
dsPIC30f4011. A implementao do controle e da modulao vetorial em um dsPIC um
ponto forte deste trabalho, pois, como j comentado, a grande maioria dos trabalhos
publicados que tratam sobre a implementao de tais processos utilizam DSPs. Portanto, a
utilizao de um processador da famlia dsPIC, alm de apresentar uma programao mais
amigvel, implica diretamente em uma reduo de custos totais do projeto.
Os resultados de simulao comprovaram o funcionamento do conversor dentro
das especificaes de projeto. Com relao aos testes experimentais, foi destacado que
algumas modificaes tiveram que ser efetuadas devido a grande quantidade de interferncia
110

eletromagntica e rudos gerados pelo prottipo experimental durante seu funcionamento.


Entretanto, injetou-se na rede eltrica uma potncia em torno de 40% do valor mximo
especificado. A curva de rendimento do prottipo para diferentes valores de potncia de
entrada mostrou-se como um resultado satisfatrio. Portanto, validaram-se as estratgias de
controle dos estgios CC-CC e CC-CA no prottipo experimental. Por fim, conclui-se que o
principal objetivo desta dissertao, que era projetar um conversor CC-CA trifsico para
interligar um sistema fotovoltaico rede eltrica, foi cumprido.
Tendo em vista a abertura de mercado energtico brasileiro para a microgerao e
minigerao por meio da Resoluo Normativa N 482 e a importncia tcnica deste trabalho
para o grupo de pesquisa do Departamento de Engenharia Eltrica da Universidade Federal do
Cear necessrio que se faam algumas sugestes para o aprimoramento do conversor
projetado. Portanto, so sugeridos, em ordem de prioridade, os seguintes trabalhos futuros:
Fazer um estudo aprofundado sobre como diminuir as interferncias eletromagnticas e
os rudos gerados pelo conversor. Neste estudo os PCBs das placas de controle e de
potncia devem ser otimizados. Feito isto, ser possvel testar o prottipo com potncias
mais elevadas.
Inserir o prottipo projetado no sistema fotovoltaico apresentado no Captulo 1, assim
como os demais conversores que compem este sistema.
Fazer um estudo sobre o comportamento do conversor quando forem verificas na rede
eltrica faltas tpicas de um sistema trifsico.
Fazer um estudo sobre a possibilidade de fornecimento de reativos a rede eltrica, onde o
sistema se comportar como um compensador de reativos.
Refazer o projeto utilizando topologias isoladas em alta frequncia.
111

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115

APNDICES

APNDICE A Projeto fsico dos componentes magnticos utilizados

Neste apndice so mostrados os projetos fsicos do indutor do estgio CC-CC,


(Lb) e dos indutores de filtro de sada do estgio CC-CA (La = Lb = Lc = L), que podem ser
vistos no esquemtico apresentado na Figura 2.1.

Projeto fsico do indutor do estgio CC-CC (Lb)

Inicialmente, deve-se calcular o valor da corrente de pico que flui no indutor Lb, o
qual est mostrado na expresso (A.1). O clculo deste valor de corrente realizado
utilizando algumas das especificaes de projeto apresentadas na Tabela 2.5.

Pin ilb%
Ilb_pk 1 6,85 A (A.1)
Vbar 2

Adota-se o fator de utilizao da janela (Kw) dado em (A.2). Esse fator


responsvel por caracterizar o grau de utilizao da rea para bobinagem do enrolamento.

K w 0,7 (A.2)

Os valores das mximas densidades de corrente (Jmax) e de fluxo magntico (Bmax)


so definidos em (A.3).

J max 450 A cm 2
(A.3)
B max 0,35 T

Deste modo determina-se o produto de reas do ncleo e da janela para o projeto,


conforme mostrado em (A.4).

Lb Ilb_pk2
Ap 10 4 25,412 cm 4 (A.4)
K w J max B max
116

Onde, Lb o valor de indutncia calculado em (2.25) do Captulo 2 e Ap dado


pelo produto das reas da janela (Aw) e da perna central (Ae).
Depois de calculado Ap, segue-se para a seleo de um ncleo e um carretel que
sejam adequados as necessidades do projeto. Desta forma, foi selecionado o ncleo de ferrite
2-EE-65/33/26 da THORNTON, o qual consiste na juno de dois ncleos do tipo EE-
65/33/26 formando, desta maneira, um ncleo com uma largura duas vezes maior que a de um
simples ncleo EE-65/33/26. A Tabela A.1 sintetiza as principais caractersticas do ncleo
selecionado.

Tabela A.1 Ncleo de ferrite 2-EE-65/33/26.


Parmetro Simbologia Valor
rea da perna central Ae 10,64 cm
rea da janela Aw 5,48 cm
Produto das reas Ap 58,28 cm4
Volume do ncleo Ve 156,4 cm

O nmero de espiras calculado atravs da expresso (A.5).

Lb Ilb_pk 4
N Lb 10 109 espiras (A.5)
Ae Bmax

Portanto, o entreferro deve ser ajustado de acordo com o valor dado em (A.6).

0 N Lb Ae
2
lg 10-2 0,266 cm (A.6)
Lb

Onde, 0 a constante de permeabilidade magntica do ar e dada por (A.7).

0 4 10 7 H m (A.7)

A seo reta do condutor a ser utilizado no enrolamento do indutor dada pela


expresso (A.8).
117

Pin
SCu_Lb 0,014 cm 2 (A.8)
J max Vbar

Para o projeto do indutor escolhido o fio esmaltado AWG 24 com as seguintes


sees: Sf 0,002044 cm 2 sem isolamento, Sfiso 0,002582 cm 2 com isolamento. De
acordo com a seo do condutor calculado o nmero de fios que devem ser associados em
paralelo na expresso (A.9).

SCu_Lb
N paralelo 7 fios (A.9)
Sf

Para o clculo do fator de utilizao da janela do ncleo utilizada a expresso


(A.10).

Sfiso N Lb N paralelo
ku 0,36 (A.10)
Aw

Como o valor calculado menor que 0,5, conclui-se que a montagem do indutor
no apresentar problemas de espao, isto , o ncleo escolhido suporta a quantidade de
espiras e de fios em paralelo.
O comprimento aproximando de cada fio utilizado em paralelo dado em (A11),
onde os nmeros utilizados so dados da medida do carretel.

78 54 43 20 2 NLb
lt 1,1 mm mm 54 20 35 m (A11)
2 2 1000

Projeto fsico dos indutores de filtro de sada do estgio CC-CA (La = Lb = Lc = L)

O procedimento de projeto dos indutores de filtro na sada do estgio CC-CA foi


praticamente o mesmo realizado anteriormente. Portanto, primeiramente deve-se calcular o
valor da corrente de pico que flui em cada fase na sada do conversor CC-CA, o qual est
mostrado na expresso (A.12). O clculo deste valor de corrente realizado utilizando
algumas das especificaes de projeto apresentadas na Tabela 2.5.
118

2 Pin T i a %
IL_pk 1 4,293 A (A.12)
3 Vac Vbar 2

Adota-se o fator de utilizao da janela (Kw) dado em (A.13). Esse fator


responsvel por caracterizar o grau de utilizao da rea para bobinagem do enrolamento.

K w 0,7 (A.13)

Os valores das mximas densidades de corrente (Jmax) e de fluxo magntico (Bmax)


so definidos em (A.14).

J max 400 A cm 2
(A.14)
B max 0,30 T

Deste modo determina-se o produto de reas do ncleo e da janela para o projeto,


conforme mostrado em (A.15).

L IL_pk2
Ap 10 4 10,223 cm 4 (A.15)
K w J max B max

Onde, L o valor de indutncia calculado em (2.32) do Captulo 2 e Ap dado


pelo produto das reas da janela (Aw) e da perna central (Ae).
Depois de calculado Ap, segue-se para a seleo de um ncleo e um carretel que
sejam adequados as necessidades do projeto. Como os indutores de filtro de sada iram operar
na frequncia de 60 Hz, o ideal seria que os mesmos fossem fabricados com ncleos
laminados de ferro-slcio. Entretanto, devido a um prazo curto de execuo do projeto e a
fcil disponibilidade de ncleos de ferrite, optou-se pela utilizao de ncleos de ferrite. Desta
forma, foi selecionado o ncleo EE-65/33/26 da THORNTON. A Tabela A.2 sintetiza as
principais caractersticas do ncleo selecionado.
119

Tabela A.2 Ncleo de ferrite EE-65/33/26.


Parmetro Simbologia Valor
rea da perna central Ae 5,32 cm
rea da janela Aw 5,48 cm
Produto das reas Ap 29,14 cm4
Volume do ncleo Ve 78,2 cm

O nmero de espiras calculado atravs da expresso (A.16).

L Ilb_pk
NL 10 4 177 espiras (A.16)
A e B max

Portanto, o entreferro deve ser ajustado de acordo com o valor dado em (A.17).

NL Ae
2

lg 0 10 -2 0,318 cm (A.17)
L

Onde, 0 a constante de permeabilidade magntica do ar e dada por (A.7).


A seo reta do condutor a ser utilizado no enrolamento do indutor dada pela
expresso (A.18).

IL_pk
SCu_L 0,0076 cm 2 (A.18)
J max 2

Para o projeto do indutor escolhido o fio esmaltado AWG 24 com as seguintes


sees: Sf 0,002044 cm 2 sem isolamento, Sfiso 0,002582 cm 2 com isolamento. De
acordo com a seo do condutor calculado o nmero de fios que devem ser associados em
paralelo na expresso (A.19).

SCu_L
N paralelo 4 fios (A.19)
Sf
120

Para o clculo do fator de utilizao da janela do ncleo utilizada a expresso


(A.20).

Sfiso N L N paralelo
ku 0,334 (A.20)
Aw

Como o valor calculado menor que 0,5, conclui-se que a montagem do indutor
no apresentar problemas de espao, isto , o ncleo escolhido suporta a quantidade de
espiras e de fios em paralelo.
O comprimento aproximando de cada fio utilizado em paralelo dado em (A.21),
onde os nmeros utilizados so dados da medida do carretel.

52 27 43 20 2 N Lb
lt 1,1 mm mm 27 20 28 m (A.21)
2 2 1000
121

APNDICE B Detalhes do circuito simulado

Neste apndice sero apresentados o circuito completo e o cdigo de controle


implementado na simulao por meio do programa PSIM. A Figura B.1 mostra o circuito
completo que foi simulado.

Figura B.1 Circuito eltrico simulado.


ESTGIO CC-CC ESTGIO CC-CA
5.8m

0.06 0.8 6.5m

311 Boost_cmd 470u

60 380

1000
S1
S2

S3
S4

S5
S6

1
Iind

500
Vbar

Vag
Iag

Vbg
Ibg

S1
S2
S3
S4
S5
S6
CONTROLE DO ESTGIO CC-CC
500 10000
Iind ZOH Boost_cmd
1
V

PI1
10000
V Iag ZOH
30000 10000 3
1 Ibg ZOH
V V V

982
wt_rad

10000
0.5
5900
20000
Vag ZOH
V V

20000 4 1000
Vbg ZOH wt_rad Vbar ZOH 2 PI1
V

PLL DE TESTE CONTROLE DO ESTGIO CC-CA

Os cdigos de controle em linguagem C contidos dentro de cada Simplified C


Block so listados a seguir:

Bloco 1: Controle do estgio CC-CC

double ICC,degrau;
ICC=x1*30; //Ajusta leitura de corrente do estgio CC-CC
degrau=x2;
122

double Duty_cc;
double duty_buck;

//definio das variveis usadas na rotina do controlador do estgio CC-CC


static double PI_BOOST;
static double PIA_BOOST;
static double IerrorA_boost;
static double Ierror_boost;
static double ICC_REF=193;

void controlador_boost (double A, double B)


{
Ierror_boost = (ICC_REF-degrau-ICC); //clculo do erro
//equao a diferena
PI_BOOST = PIA_BOOST+A*Ierror_boost - B*IerrorA_boost;
y3=PI_BOOST; //varivel monitorada no terceiro pino de sada do bloco
//limita sada do PI a um valor dentro dos limites do PWM do dsPIC (0 a 982)
if(PI_BOOST>900) PI_BOOST=900;
if(PI_BOOST<0) PI_BOOST=0;
IerrorA_boost = Ierror_boost; //armazenamento do erro em k-1
PIA_BOOST=PI_BOOST; //armazenamento da sada do PI em k-1
}
controlador_boost(2.7982,2.6278); //chamada da rotina do controlador
Duty_cc = PI_BOOST; //determinao do ciclo de trabalho
if(Duty_cc >900) Duty_cc=900;
if(Duty_cc<80) Duty_cc=80;
y1 = Duty_cc; //coloca valor resultante no primeiro pino de sada para
//ser comparado com o sinal triangular

Bloco 2: Controle da malha de tenso do estgio CC-CA

double Vb600;
double Vb600_REF = 600;
double PI_kA=1.7599;
double PI_kB=1.7055;
Vb600=x1; //aquisio da leitura do elo CC

//definio das variveis usadas na rotina do controlador da malha de tenso


double PI1;
static double PI1_1;
static double Vb600_error, error1;

void controlador1(double A, double B)


{
Vb600_error = (double)( Vb600- Vb600_REF); //clculo do erro
if(Vb600_error>50) Vb600_error = 50;
if(Vb600_error<-50) Vb600_error = -50;
PI1 = PI1_1+A*Vb600_error - B*error1; //equao a diferena
if(PI1>250) PI1=250;
if(PI1<-250) PI1=-250;
error1 = Vb600_error; //armazenamento do erro em k-1
PI1_1=PI1; //armazenamento da sada do PI em k-1
}
123

controlador1(PI_kA, PI_kB); //chamada da rotina do controlador da malha de tenso

y1=PI1; //coloca valor resultante no pino de sada para ser


//utilizado como ref. na malha de corrente de eixo direto

Bloco 3: Controle das malhas de corrente de eixos direto e de quadratura do estgio CC-
CA

double teta;
double Ia,Ib;
double Id,Iq;
double PI_kC=7.9495;
double PI_kD=6.5766;
double PI_kE=7.9495;
double PI_kF=6.5766;

Ia=x2*27; //Ajusta leitura de corrente na fase A


Ib=x3*27; //Ajusta leitura de corrente na fase B
teta=x4; //Leitura do ngulo de posio da rede eltrica

//Rotina que faz a transformada abc para dq


void dq0_direta (double a1, double b1)
{
double a, b, c;

a = a1; // 'a' na faixa de -100 a 100


b = b1;
c = -(a+b); //corrente na fase C obtida de forma algbrica

//transformada Y para Delta nas correntes medidas


a = (a-b);
b = (b-c);
c = -(a+b);

//clculo da corrente de eixo de quadratura


Iq = a*cos(teta) + b*cos(teta+4.1888) + c*cos(teta+2.0944);
Iq = 0.66667*Iq;
y6=Iq;

//clculo da corrente de eixo direto


Id = a*sin(teta) + b*sin(teta+4.1888) + c*sin(teta+2.0944);
Id = 0.66667*Id;
y5=Id;
}

//definio das variveis usadas na rotina dos controladores das malhas de corrente
double PI1;
double PI2;
double PI3;
static double PI2_1;
static double PI3_1;
124

static double Id_error, error2;


static double Iq_error, error3;

PI1=x1; //valor resultante da malha de tenso (ref. da corrente de eixo direto)

void controlador ( double C, double D, double E, double F)


{
//rotina de controle da corrente de eixo direto
Id_error = (PI1-Id); //clculo do erro
PI2 = PI2_1+C*Id_error - D*error2; //equao a diferena
if(PI2>8000) PI2=8000;
if(PI2<-8000) PI2=-8000;
error2 = Id_error; //armazenamento do erro em k-1
PI2_1=PI2; //armazenamento da sada do PI em k-1

//rotina de controle da corrente de eixo de quadratura


Iq_error = -Iq; //clculo do erro
PI3 = PI3_1+E*Iq_error - F*error3; //equao a diferena
if(PI3>4000) PI3=4000;
if(PI3<-4000) PI3=-4000;
error3 = Iq_error; //armazenamento do erro em k-1
PI3_1=PI3; //armazenamento da sada do PI em k-1
}

double Duty_A,Duty_B,Duty_C;
//Rotina que faz a transformada dq para abc
void dq0_inversa (double d1, double q1)
{
double a,b,c,smin,smax;
double d, q;

d = d1;
q = q1;
//Subtrai ngulo da rede de 30 (delta para Y) antes de fazer transf. inversa
teta=teta-0.5236;

//Transformada inversa
a = cos(teta)*q + sin(teta)*d;
a=a/1.732; //divide resultado por raiz de 3 (delta para Y)
y4=a;
b = cos(teta+4.1888)*q + sin(teta+4.1888)*d;
b=b/1.732; //divide resultado por raiz de 3 (delta para Y)
c = -(a+b);
//modulao vetorial: incio
if(a>b && a>c)
{
smax=a;
if(b>c) smin=c;
else smin=b;
}
if(b>a && b>c)
{
smax=b;
if(a>c) smin=c;
else smin=a;
125

}
if(c>a && c>b)
{
smax=c;
if(b>a) smin=a;
else smin=b;
}

Duty_A=2950+(a-(smin+smax)/2)/1;
Duty_B=2950+(b-(smin+smax)/2)/1;
Duty_C=2950+(c-(smin+smax)/2)/1;

if(Duty_A>5700) Duty_A=5700;
if(Duty_A<100) Duty_A=100;
if(Duty_B>5700) Duty_B=5700;
if(Duty_B<100) Duty_B=100;
if(Duty_C>5700) Duty_C=5700;
if(Duty_C<100) Duty_C=100;
//modulao vetorial: fim

//sinais modulantes entregues na sada do bloco para serem comparados com a


//portadora triangular
y1=Duty_A;
y2=Duty_B;
y3=Duty_C;
}

dq0_direta(Ia,Ib); //transf. direta


controlador(PI_kC, PI_kD, PI_kE, PI_kF); //chama rotina de controle
PI2 = PI2 + Iq*4.084e-3; //acopla Iq ao sinal de controle de eixo direto
PI3 = PI3 - Id*4.084e-3; //acopla Id ao sinald e controle de eixo de quadratura
dq0_inversa(PI2,PI3); //transf. Inversa e obteno dos sinais modulantes

Bloco 4: PLL de teste

double PI,SO;
static double PI_1,SI_1,SO_1;
static double error;
double reff,feed,a,b,c;

a=x1;
b=x2;
c=-a-b;

//valores de linha em p.u.


a = (a-b)*0.003215;
b = (b-c)*0.003215;
c = -a-b;

reff = (b-c)*0.55736;
feed = a*0.6667 - (b+c)*0.3335;

reff = reff*sin(SO_1) ;
126

feed = -feed*cos(SO_1);

double controlador (double A, double B)


{
PI = PI_1+A*(reff-feed) - B*error;
if(PI>400) PI=400;
if(PI<0) PI=0;

error =reff-feed;
PI_1=PI;
return PI;
}

y1=controlador(192.8,191.2);
SO = (controlador(192.8,191.2)+ SI_1 )*2.5e-5 + SO_1;
SI_1=controlador(192.8,191);
if(SO>6.2831853) SO=0;
SO_1=SO;
y2= SO-1.5708;
y3=SO; //posicionamento da tenso de linha Vab da rede eltrica
127

APNDICE C Algoritmo de controle e cdigo em C implementado no


microcontrolador

O algoritmo do cdigo em linguagem C implementado no microcontrolador


dsPIC30f4011 est apresentado na Figura C.1.

Figura C.2 Algoritmo do cdigo implementado no microcontrolador.


Incio

Definio de valores:
- constantes;
- variveis;
Inicia sequncia de
- tabela seno; aquisies do AD
Zera flag da
Inicializao do interrupo AD Zera flag da
sistema interrupo PWM
Desliga aquisies do
Configurao das AD Controle do estgio
portas (I/O) CC-CC
Armazena converso
Atualiza duty do
Configurao do AD estgio CC-CC (OC)
Faz mdia das
Configurao dos leituras de corrente Analisa posio da
PWMs rede
Ajusta leitura de corrente
de ambos os estgio
Configurao dos ICs Sincronizado N Desliga estgio CC-
? CA
S Cont = 0
Habilita interrupes Cont >=10 ?
Flag = 1 S
(PWM e AD)
N Trans. Y/ nas
Configurao dos correntes das 3 fases
Cont = Cont + 1
OCs
Trans. dq direta
Configurao da Fim da rotina de
serial interrupo AD
Controle das
Configurao corrente Iq e Id
teclado/LCD
Acoplamento do
N sistema
Lao principal:
Teclado e LCD Interrupo S
Tras. dq inversa
do AD ?

Converte e armazena S Flag = 1 ? N N Interrupo S Trans. /Y Nos sinais


tenso do elo CC (fast_main) do PWM ? senoidais resultantes

Controle da tenso Modulao Vetorial


do elo CC

Gera valor de Atualiza PWMs


referncia Idref trifsicos

Fim da rotina de
Zera Flag (Flag = 0) interrupo PWM

A seguir esto listados o cdigo principal programado no dsPIC30f4011 e seus


respectivos pseudocdigos.
128

Cdigo do programa principal

#include "p30f4011.h"

_FOSC(0xBFE7); // 0xBFE5 (XT-PLL-x4) 0xBFE6 (XT-PLL-x8) 0xBFE7 (XT-PLL-x16)


_FWDT(WDT_OFF);

void FAST_MAIN(void);

#define MACRO_PWMs_OFF OVDCON = 0x0000; PDC1 = 0; PDC2 = 0; PDC3 = 0;// override


ON
#define MACRO_PWMs_ON OVDCON = 0x3F00; // override OFF

#define OFFSET_IA 386


#define OFFSET_IB 383
#define OFFSET_ICC 383

#define SINCOK_IS_INPUT TRISBbits.TRISB6 = 1


#define SINCOK_IS_HIGH LATBbits.LATB6 = 1
#define SINCOK_LEVEL PORTBbits.RB6

#define SINC_IS_INPUT TRISEbits.TRISE8 = 1


#define SINC_IS_HIGH LATEbits.LATE8 = 1
#define SINC_LEVEL PORTEbits.RE8

#define SINCHF_IS_INPUT TRISBbits.TRISB5 = 1


#define SINCHF_IS_HIGH LATBbits.LATB5 = 1
#define SINCHF_LEVEL PORTBbits.RB5
int Sinc_LevelA=0;

#define PINTESTE01_IS_OUTPUT TRISBbits.TRISB7 = 0


#define PINTESTE01_HIGH LATBbits.LATB7 = 1
#define PINTESTE01_LOW LATBbits.LATB7 = 0
unsigned char xTEST01;
#define DEBUG01 xTEST01++;if(xTEST01&0x01)PINTESTE01_HIGH;else PINTESTE01_LOW;
/*@ PIN TESTE 1 @@@@@@@@@@@@@@@@@@ PIN TESTE 1 @@@@@*/

#define PINTESTE02_IS_OUTPUT TRISBbits.TRISB8 = 0


#define PINTESTE02_HIGH LATBbits.LATB8 = 1
#define PINTESTE02_LOW LATBbits.LATB8 = 0
unsigned char xTEST02;
#define DEBUG02 xTEST02++;if(xTEST02&0x01)PINTESTE02_HIGH;else PINTESTE02_LOW;
/*@ PIN TESTE 1 @@@@@@@@@@@@@@@@@@ PIN TESTE 1 @@@@@*/

#define OC3_TRIS TRISDbits.TRISD3


#define OC3_PORT PORTDbits.RD3
#define OC4_TRIS TRISDbits.TRISD3
#define OC4_PORT PORTDbits.RD3
#define TOP_PWM 5895
#define MIN_WIDTH 100
#define MAX_WIDTH 5795

unsigned char flag_con=0;


unsigned char i_con=0;
129

unsigned int CSTARTUP=500;

unsigned int AdBuf_A0;


unsigned int AdBuf_A1;
unsigned int AdBuf_A2;
unsigned int AdBuf_A3;
unsigned int AdBuf_A4;
unsigned int AdBuf_A5;
unsigned int AdBuf_A6;
unsigned int AdBuf_A7;
unsigned int AdBuf_A8;

int AD_IA,AD_IB,AD_ICC;
int IA,IB,IfC,ICC;
int ICC_avg_tmp=0;
int FAST_int_tmp=0;
int ICC_avg = 0;

long ICC_avg_tmpL=0;
long FAST_int_tmpL=0;
int ICC_avg1 = 0;

void configure_AD(void)
{
ADPCFG=0xFFE3; // Configurao das portas AS (0=Analog, 1=Digital)
IFS0bits.ADIF=0; // Zera flag de interrupo AD
ADCON3bits.SAMC=12; // Tempo de aquisio: Max=31 (SAMC vezes Tad)
ADCON3bits.ADCS=22; // Adclock prescaler: (Tcy/2).(ADCS+1) ADCS <= 63

ADCON3bits.ADRC=0; // ADclock: (0) do sistema de clock (1) clock interno

ADCON2bits.VCFG=1; // (1: VREF+ ext, VREF=AVSS) (3: VREF+ ext, VREF- ext)
ADCON2bits.CSCNA=1; // 0: no escanear 1: escanear (ADCSSL)
ADCON2bits.SMPI=9;
ADCON2bits.BUFM=0; // Modo Buffer: 0:(0..15) 1:(0..7)(8..15)
ADCON2bits.ALTS=0; // (0) MUXA (1)MUXA/MUXB
ADCON2bits.CHPS=0; // Configura Modo SIMSAM (DSPIC4011)

ADCHS=0x0000;

ADCSSL=0x001C; // Escolhe canais para escanear


ADCON1bits.SIMSAM=0; // Amostras simutneas (DSPIC4011)
ADCON1bits.SSRC=7; // AD Trigger: (7)auto sampling/conversion (3)PWM
ADCON1bits.ASAM=0; // 0=Aquisio comea com ADCON1bits.SAMP=1
ADCON1bits.FORM=0; // Formato da converso (0=iteiro)
ADCON1bits.ADON=1; // Liga AD
}

void Cfg_PWM(void)
{
PTCON = 0x8000; // Habilita base de tempo
PTPER = (TOP_PWM/2); // Periodo do PWM
PWMCON1 = 0x0077; // Habilita funcao PWM nas portas
PWMCON2 = 0x0000;
DTCON1 = 0x0022; // Deadtimes ppdddddd; (315)
130

FLTACON = 0x0000; // Fault


MACRO_PWMs_OFF;
SEVTCMP = 0;
PDC1 = 1860;
PDC2 = 0;
PDC3 = 5650;
}

void Cfg_ICs(void)
{
T2CON=0x8030; // Liga Timer 2, PRE=1:256
IC1CON=0x8085; // Source: timer 2 / captura (0xYYY5) a cada 16 bordas de subida
IC2CON=0x8085; // Source: timer 2 / captura (0xYYY5) a cada 16 bordas de subida
}

void Cfg_OCs(void)
{
T3CON=0x8000; // Liga Timer 3, PRE=1:256
OC3CON = 0x000E;
PR3 = 982;
OC3RS = 10;
OC4CON = 0x000E;
OC4RS = 10;
}

void define_portas(void)
{
OC3_TRIS = 0;
OC4_TRIS = 0;

SINC_IS_INPUT;
SINC_IS_HIGH;

SINCHF_IS_INPUT;
SINCHF_IS_HIGH;

SINCOK_IS_INPUT;
SINCOK_IS_HIGH;

PINTESTE01_IS_OUTPUT;
PINTESTE02_IS_OUTPUT;
}

//------------------------------------------------------- MEDICAO DE TENSAO


//SENSOR 600 v
#define IC_OFF_CTE2 143
#define IC_K_CTE2 61665

//SENSOR 311 v
#define IC_OFF_CTE1 131
#define IC_K_CTE1 34522

unsigned int IC_tmp=0;


unsigned int IC_n=0;
unsigned int IC_per=1;
131

unsigned int IC_pera=0;


int V_error;
int Vb311=0;
int Vtmp=0;

unsigned int IC_tmp2=0;


unsigned int IC_n2=0;
unsigned int IC_per2=1;
unsigned int IC_pera2=0;
int V_error2;
int Vb600=0;
int Vtmp2=0;

void IC_Vb311(void)
{
if(IC1CONbits.ICBNE){
IC_tmp = IC1BUF;
IC_per = IC_tmp - IC_pera;
IC_pera = IC_tmp;
if((IC_per>IC_OFF_CTE1)&&(IC_per < 2000)){
Vtmp = ((unsigned int)IC_K_CTE1 / (IC_per - IC_OFF_CTE1));
V_error = Vtmp - Vb311; // somekind of filter...
if(V_error>2)V_error=2;
if(V_error<-2)V_error=-2;
Vb311 += V_error;
if(Vb311<0)Vb311=0;
if(Vb311>370)Vb311=370;
}
IC_n=0;
}
else{
IC_n++;
if(IC_n>10){Vb311=1;IC_n=10;}
}
}

void IC_Vb600(void)
{
if(IC2CONbits.ICBNE){
IC_tmp2 = IC2BUF;
IC_per2 = IC_tmp2 - IC_pera2; // ICatual - ICanterior
IC_pera2 = IC_tmp2;
if((IC_per2>IC_OFF_CTE2)&&(IC_per2 < 2000)){
Vtmp2 = ((unsigned int)IC_K_CTE2 / (IC_per2 - IC_OFF_CTE2));
V_error2 = Vtmp2 - Vb600; // filtro
if(V_error2>2)V_error2=2;
if(V_error2<-2)V_error2=-2;
Vb600 += V_error2;
if(Vb600<0)Vb600=0;
if(Vb600>670)Vb600=670;
}
IC_n2=0;
}
else{
IC_n2++;
132

if(IC_n2>10){Vb600=1;IC_n2=10;}
}
}

void habilita_interrupcoes(void)
{
IEC0bits.ADIE = 1; // Habilita interrupo AD
IEC2bits.PWMIE = 1; // Habilita interrupo PWM
IPC1 = 0x9000; // Alta prioridade para interrupo PWM
}

unsigned char c=0,SEL_TELA=1;


unsigned int aux2=0,aux=0;

#include "DELAY.C"
#include "LTECV4_DSPIC.bli"
#include "CONTROLE_CC_CA.c"
#include "CONTROLE_CC_CC.c"
#include "SERIAL.BLI"

void menu_ajuste1(){
apaga_lcd();
linha1(); epal_lcd("ICC_REF: ");
ICC_REF = read_int(ICC_REF,3,5,300,0,2); // read_int(int* x, char ndig, int min, int
max,unsigned char punkt,int passo)
}

void menu_ajuste(){
apaga_lcd();
linha1(); epal_lcd("ICC_REF: ");
ICC_REF = read_int(ICC_REF,3,5,300,0,2); // read_int(int* x, char ndig, int min, int
max,unsigned char punkt,int passo)

apaga_lcd();
linha1(); epal_lcd("PI_KC: ");
PI_kC = read_int(PI_kC,3,0,150,0,1); // read_int(int* x, char ndig, int min, int max,unsigned
char punkt,int passo)

apaga_lcd();
linha1(); epal_lcd("PI_KE: ");
PI_kE = read_int(PI_kE,3,0,150,0,1); // read_int(int* x, char ndig, int min, int max,unsigned
char punkt,int passo)

apaga_lcd();
linha1(); epal_lcd("KACOPLA: ");
KACOPLA = read_int(KACOPLA,3,0,150,0,1); // read_int(int* x, char ndig, int min, int
max,unsigned char punkt,int passo)
}

int main (void)


{
define_portas();
configure_AD();
Cfg_PWM();
Cfg_ICs();
133

habilita_interrupcoes();
Cfg_OCs();
Cfg_UART();
Cfg_LCD();
epal_lcd("testando PWM !!!!");
delay__ms(100);
apaga_lcd();

while (1)
{
c = le_teclado4(0);
if(SEL_TELA==1)
{
linha1();
epal_lcd("PWM1:");
enum_lcd(PDC1,4,0,0); ed_lcd(' ');
linha2();
epal_lcd("PWM2:");
enum_lcd(PDC2,4,0,0); ed_lcd(' ');
c = le_teclado4(0);
if(c==COD_TEC_ESC) menu_ajuste1();
}
if(SEL_TELA==2)
{
linha1();
epal_lcd("PWM3:");
enum_lcd(PDC3,4,0,0); ed_lcd(' ');
}
if(SEL_TELA==3)
{
linha1();
epal_lcd("OC3:");
enum_lcd(OC3RS,3,0,0); ed_lcd(' ');
linha2();
epal_lcd("OC4:");
enum_lcd(OC4RS,3,0,0); ed_lcd(' ');
enum_lcd(Vb600,4,0,0); ed_lcd(' ');
enum_lcd(CSTARTUP,3,0,0); ed_lcd(' ');
c = le_teclado4(0);
if(c==COD_TEC_ESC) menu_ajuste();
}
if(SEL_TELA==4)
{
linha1();
enum_lcd(AD_IA,4,0,0); ed_lcd(' ');
enum_lcd(AD_IB,4,0,0); ed_lcd(' ');
linha2();
enum_lcd(Vb311,3,0,0); ed_lcd(' ');
enum_lcd(Vb600,3,0,0); ed_lcd(' ');
}

if(SEL_TELA==5)
{
linha1();
epal_lcd("OKL ");
134

epal_lcd("OKH ");
epal_lcd("SNK ");
linha2();
enum_lcd(SINCOK_LEVEL,2,0,0); ed_lcd(' '); ed_lcd(' ');
enum_lcd(SINCHF_LEVEL,2,0,0); ed_lcd(' '); ed_lcd(' ');
enum_lcd(SINC_LEVEL,2,0,0); ed_lcd(' ');
}

if(SEL_TELA==6)
{
linha1();
enum_lcd(IA,3,1,0); ed_lcd(' ');
enum_lcd(IB,3,1,0); ed_lcd(' ');
enum_lcd(IfC,3,1,0); ed_lcd(' ');
linha2();
enum_lcd(AD_ICC,3,1,0); ed_lcd(' ');
enum_lcd(ICC,3,1,0); ed_lcd(' ');
enum_lcd(ICC_avg1,3,1,0); ed_lcd(' ');
}
if(c==COD_TEC_ENTER)
{
SEL_TELA++;
if(SEL_TELA>6) SEL_TELA=1;
apaga_lcd();
}
}
}

void __attribute__((__interrupt__)) _ADCInterrupt(void)


{
IFS0bits.ADIF = 0; //
ADCON1bits.ASAM=0;
AdBuf_A0 = ADCBUF0;
AdBuf_A1 = ADCBUF1; //
AdBuf_A2 = ADCBUF2; //
AdBuf_A3 = ADCBUF3; //
AdBuf_A4 = ADCBUF4; //
AdBuf_A5 = ADCBUF5; //
AdBuf_A6 = ADCBUF6; //
AdBuf_A7 = ADCBUF7; //
AdBuf_A8 = ADCBUF8; //

AD_IA = ((AdBuf_A0 + AdBuf_A3 + AdBuf_A6)>>2);


AD_IB = ((AdBuf_A1 + AdBuf_A4 + AdBuf_A7)>>2);
AD_ICC = ((AdBuf_A2 + AdBuf_A5 + AdBuf_A8)>>2);

IA = OFFSET_IA - AD_IA; // Todos os sensores estao invertidos na montagem !!!!


IB = OFFSET_IB - AD_IB;
IfC = -(IA+IB);
ICC = OFFSET_ICC - AD_ICC;

ICC_avg_tmp = ICC_avg_tmp + ICC;


FAST_int_tmp = ICC_avg_tmp/10;
ICC_avg_tmp = ICC_avg_tmp - FAST_int_tmp;
ICC_avg = ICC_avg_tmp/9;
135

i_con++;
if(i_con>=10){i_con=0;flag_con=1;}
} // Close AD interrupt

void FAST_MAIN(void)
{
if(flag_con){
flag_con=0;
//-----------------------------------------------------------------------------------------
ICC_avg_tmpL = ICC_avg_tmpL + ICC_avg;
FAST_int_tmpL = ICC_avg_tmpL/(long)167;
ICC_avg_tmpL = ICC_avg_tmpL - FAST_int_tmpL;
ICC_avg1 = (int)((long)ICC_avg_tmpL/(long)80);
//-----------------------------------------------------------------------------------------
DEBUG01;
IC_Vb311();
IC_Vb600();
controlador1(PI_kA,PI_kB);
//-----------------------------------------------------------------------------------------
trata_serial();
//-----------------------------------------------------------------------------------------
} // close if(flag_con)
} // close void FAST_MAIN(void)

void __attribute__((__interrupt__)) _PWMInterrupt(void)


{
ADCON1bits.ASAM=1; // Inicia a sequencia de aquisio (NAMOS = (SMPI+1)
IFS2bits.PWMIF = 0;

// SINCRONISMO,TETA,CSTARTUP

if(!SINCOK_LEVEL)
{
if(SINC_LEVEL){
Sinc_LevelA=1;
}
else{
if(Sinc_LevelA==1){
TetaInt = -28;
Sinc_LevelA=0;
if((Nsamples==NMAXsamples)&&(AcqOK==0))Flag_START=1;
}
}
if(TetaInt<141)TetaInt = TetaInt + 1;
}
else{
CSTARTUP=10000; //
TetaInt = 0;
}
if(CSTARTUP==1)MACRO_PWMs_ON;
if(CSTARTUP>0)CSTARTUP--;
if(TetaInt==-27)DEBUG02;
log_dados();
136

controlador_boost(160,145);
Duty_cc = PI_BOOST/30;
if(Duty_cc>900)Duty_cc=900;
if(Duty_cc<80)Duty_cc = 0;
OC3RS = 0; // Duty chave inferior
OC4RS = Duty_cc; // Duty chave superior

if(CSTARTUP==0){
dq0_direta(IA,IB,IfC);
controlador(PI_kC,PI_kD,PI_kE,PI_kF); //(41,40,80,76,60,54);
PI2 = PI2 + Iq*KACOPLA;
PI3 = PI3 - Id*KACOPLA;
dq0_inversa(PI2,PI3);
PDC3 = Duty_A;
PDC2 = Duty_B;
PDC1 = Duty_C;

} // close if(CSTARTUP==0)
else{
MACRO_PWMs_OFF;
PI1_1=0;
PI2_1=0;
PI3_1=0;
}
} // Close void __attribute__((__interrupt__)) _PWMInterrupt(void)

Pseudocdigo "CONTROLE_CC_CC.c"

int ICC_REF=36; // static no PSIM

int VBARBOOSTTOL=20;
int VBARBOOSTMAX=240;
int VBARBOOSTMAXOFF=250;

int Duty_cc;

int PI_BOOST=0; // static no PSIM


int PIA_BOOST=0; // static no PSIM
int IerrorA_boost; // static no PSIM
int Ierror_boost; // static no PSIM
int boost_delta_frac=0;
int Vbar_error_boost = 0;
int flag_delta_frac=0;

void controlador_boost (int A, int B)


{
boost_delta_frac++;
Vbar_error_boost = Vb600 - Vb600_REF;
if(Vb600>VBARBOOSTMAX){
if(flag_delta_frac==1) {flag_delta_frac=0; PI_BOOST=0;}
PIA_BOOST = PI_BOOST;
}
137

else{
if((Vbar_error_boost>=-VBARBOOSTTOL) && (Vbar_error_boost<VBARBOOSTTOL)){
Ierror_boost = (ICC_REF-ICC);
if(Ierror_boost>100) Ierror_boost = 100;
if(Ierror_boost<-100) Ierror_boost = -100;
PI_BOOST = PIA_BOOST+A*Ierror_boost - B*IerrorA_boost;
if(PI_BOOST>27000) PI_BOOST=27000;
if(PI_BOOST<0) PI_BOOST=0;
IerrorA_boost = Ierror_boost;
flag_delta_frac = 1;
}
else{
if(Vbar_error_boost<-VBARBOOSTTOL)
if((boost_delta_frac&0x63)==0x63)if(PI_BOOST<18000)PI_BOOST = PI_BOOST + 1 ;
if(flag_delta_frac==1) {flag_delta_frac=0; PI_BOOST=0;}
PIA_BOOST = PI_BOOST;
}
}
if(Vb600>VBARBOOSTMAXOFF){
PIA_BOOST = 0;
PI_BOOST = 0;
}
PIA_BOOST=PI_BOOST;
}

Pseudocdigo "CONTROLE_CC_CA.c"

int Vb600_REF = 200;


int Id,Iq;
int TetaInt;
int PI1;
int PI2;
int PI3;
int PI1_1;
int PI2_1;
int PI3_1;
int Vb600_error, error1;
int Id_error, error2;
int Iq_error, error3;
int Duty_A,Duty_B,Duty_C;

int PI_kA=41;
int PI_kB=40;
int PI_kC=80;
int PI_kD=76;
int PI_kE=50;
int PI_kF=48;
int KACOPLA=40;

const int sin_0[]={ 1,4,7,9,12,15,17,20,23,25,28,30,33,35,37,40,42,44,46,


48,50,52,54,56,57,59,60,62,63,64,66,67,68,69,69,70,71,71,72,72,72,72,
72,72,72,72,71,71,70,69,69,68,67,66,64,63,62,60,59,57,56,54,52,50,48,46,
44,42,40,37,35,33,30,28,25,23,20,17,15,12,9,7,4,1,-1,-4,-7,-9,-12,-15,-17,
-20,-23,-25,-28,-30,-33,-35,-37,-40,-42,-44,-46,-48,-50,-52,-54,-56,-57,-59,
138

-60,-62,-63,-64,-66,-67,-68,-69,-69,-70,-71,-71,-72,-72,-72,-72,-72,-72,-72,
-72,-71,-71,-70,-69,-69,-68,-67,-66,-64,-63,-62,-60,-59,-57,-56,-54,-52,-50,
-48,-46,-44,-42,-40,-37,-35,-33,-30,-28,-25,-23,-20,-17,-15,-12,-9,-7,-4,-1,
1,4,7,9,12,15,17,20,23,25,28,30,33,35,37,40,42,44,46,
48,50,52,54,56,57,59,60,62,63,64,66,67,68,69,69,70,71,71,72,72,72,72,
72,72,72,72,71,71,70,69,69,68,67,66,64,63,62,60,59,57,56,54,52,50,48,46,
44,42,40,37,35,33,30,28,25,23,20,17,15,12,9,7,4,1,-1,-4,-7,-9,-12,-15,-17,
-20,-23,-25,-28,-30,-33,-35,-37,-40,-42,-44,-46,-48,-50,-52,-54,-56,-57,-59,
-60,-62,-63,-64,-66,-67,-68,-69,-69,-70,-71,-71,-72,-72,-72,-72,-72,-72,-72,
-72,-71,-71,-70,-69,-69,-68,-67,-66,-64,-63,-62,-60,-59,-57,-56,-54,-52,-50,
-48,-46,-44,-42,-40,-37,-35,-33,-30,-28,-25,-23,-20,-17,-15,-12,-9,-7,-4,-1};

void dq0_direta (int a1, int b1, int c1)


{
int a, b, c;

a = a1; // 'a' na faixa de -180 a 180


if(a>180) a=180;
if(a<-180) a=-180;
b = b1;
if(b>180) b=180;
if(b<-180) b=-180;
c = c1;
if(c>180) c=180;
if(c<-180) c=-180;

a = (a-b);
b = (b-c);
c = -(a+b);

Id = (a*sin_0[TetaInt+209]) + (b*sin_0[TetaInt+153]) + (c*sin_0[TetaInt+97]);


Iq = (a*sin_0[TetaInt+168]) + (b*sin_0[TetaInt+111]) +(c*sin_0[TetaInt+55]);

Id = Id/128;
Iq = Iq/128;
}

void controlador1 (int A, int B)


{
Vb600_error = (int)(Vb600-Vb600_REF);
if(Vb600_error>2) Vb600_error = 2;
if(Vb600_error<-2) Vb600_error = -2;
PI1 = PI1_1+A*Vb600_error - B*error1;
if(PI1>30000) PI1=30000;
if(PI1<-30000) PI1=-30000;
error1 = Vb600_error;
PI1_1=PI1;
}

void controlador (int C, int D, int E, int F)


{
Id_error = ((PI1/128)-(Id));
if(Id_error>100) Id_error=100;
if(Id_error<-100) Id_error=-100;
PI2 = PI2_1+C*Id_error - D*error2;
139

if(PI2>20000) PI2=20000;
if(PI2<-20000) PI2=-20000;
error2 = Id_error;
PI2_1=PI2;

Iq_error = -Iq;
if(Iq_error>100) Iq_error=100;
if(Iq_error<-100) Iq_error=-100;
PI3 = PI3_1+E*Iq_error - F*error3;
if(PI3>20000) PI3=20000;
if(PI3<-20000) PI3=-20000;
error3 = Iq_error;
PI3_1=PI3;
}

void dq0_inversa (int d1, int q1)


{
int a,b,c,smin,smax;
int d, q;

d = (int)(d1/200);
q = (int)(q1/200);

a = d*(sin_0[TetaInt+56]/1) + q*(sin_0[TetaInt+181]/1);
b = d*(sin_0[TetaInt+167]/1) + q*(sin_0[TetaInt+125]/1);
c = d*(sin_0[TetaInt+111]/1)+ q*(sin_0[TetaInt+70]/1);

a=a/2;
c=c+a;
b=b+c;

if(a>b && a>c)


{
smax=a;
if(b>c) smin=c;
else smin=b;
}
if(b>a && b>c)
{
smax=b;
if(a>c) smin=c;
else smin=a;
}
if(c>a && c>b)
{
smax=c;
if(b>a) smin=a;
else smin=b;
}

Duty_A=2950+(a-(smin+smax)/2)/1;
Duty_B=2950+(b-(smin+smax)/2)/1;
Duty_C=2950+(c-(smin+smax)/2)/1;

if(Duty_A>5700) Duty_A=5700;
140

if(Duty_A<100) Duty_A=100;
if(Duty_B>5700) Duty_B=5700;
if(Duty_B<100) Duty_B=100;
if(Duty_C>5700) Duty_C=5700;
if(Duty_C<100) Duty_C=100;
}
141

APNDICE D Detalhes do mdulo de sincronismo

A Figura D.1 mostra o diagrama de blocos do mdulo de sincronismo.


Inicialmente a tenso de uma das fases tomada como referncia. Est tenso passa por um
condicionador de sinais de onde se obtm o seu sinal retificado e um pequeno sinal em fase.
Estes dois sinais so entregues a um microcontrolador, o qual responsvel pela a obteno
de um sinal digital exatamente em fase com o sinal senoidal da rede eltrica e por realizar os
seguintes testes:
Simetria: compara a simetria da parte positiva com a parte negativa da senide retificada.
Quadrante: verifica a simetria dos 4 quadrantes do sinal retificado da tenso de fase da
rede eltrica.
Pico: verifica se o valor de pico do sinal retificado est dentro da tolerncia aceitvel.
Zero: monitora se o ponto de passagem pelo zero est localizado no centro de dois picos
consecutivos do sinal retificado.

Figura D.3 Diagrama de blocos do mdulo de sincronismo.


0
Microcontrolador 1
PI 13/6
0
Microcontrolador
0 DF OSC
2 /6

DF

OKLF
Erro 0 OK
Erro 0 NOK
Testes
Simetria
Quadrante
OKHF
Pico EN
OSC
DF Detector de fase Zero
OSC Oscilador

Fonte: Autor.

Com o sinal digital sincronizado com o sinal de tenso medida da rede eltrica
(Erro 0) e com todos os testes vlidos, tem-se como resultado os dois sinais auxiliares
descritos a seguir:
OKLF: sinal em baixa frequncia que confirma o sincronismo. Assume o valor 1 quando
no sincronizado e o valor zero quando sincronizado.
OKHF: sinal auxiliar em alta frequncia que confirma o sincronismo. Assume o valor 0
quando no sincronizado e um sinal em alta frequncia quando sincronizado.
142

Todos os trs sinais resultantes do microcontrolador 1 so entregues a um segundo


microcontrolador, o qual, na prtica, trata-se do dsPIC30f4011 utilizado para realizar o
controle e a modulao vetorial citado no captulo 3. Como pode ser visto na Figura D.1, o
microcontrolador 2 recebe os trs sinais do mdulo de sincronismo e, antes de os utilizar nas
transformadas dq direta e inversa, os trata, obtendo como resultado o ngulo de
posicionamento da tenso de linha da rede eltrica, isto , ngulo instantneo da tenso de
fase adicionada de 30. As Figuras D.2 (a), D.2 (b) e D.2 (c) mostram o esquemtico, o PCB
e uma foto do circuito detector de fase e de leitura de tenso alternada do mdulo de
sincronismo, respectivamente.

Figura D.4 Circuito detector de fase e de leitura de tenso alternada do mdulo de sincronismo. (a)
Esquemtico. (b) PCB. (c) Foto.
220Vrms 220V
1N4007 56k 56k
+5V
6N137

56k
1

2
Vcc
8

7
B3
X
3 6

4 5
56k 1k2
100n 15 V 220n

2x +VCC
1N4148 BC547 GND VCC
10k +5V
GND VCC
SIG/+5V
X
330R SIG
4x
1N4004 GND ANA
22R AN
SIG
27k SIG/+5V

AN
250V
470n
10k
100n
39 V PS
400V
1k
220/24
200 mA

(a)

(b) (c)
Fonte: Autor.
143

APNDICE E Detalhes do sensor de tenso

O circuito utilizado para sensor de tenso contnua consiste em um o Oscilador


Controlado por Tenso (VCO), o qual tem por finalidade gerar um sinal quadrado e efetuar a
variao de sua frequncia de acordo com a variao de tenso CC medida. Este sinal
quadrado resultante entregue a um pino de Input Capture (IC) do dsPIC30f4011 citado no
captulo 3. A cada 16 perodos da onda quadrada gerada pelo VCO o valor da contagem do
timmer 2 ser guardada em um registrador (ICxBUF). O valor resultante da diferena de dois
tempos consecutivos armazenados em ICxBUF pode ser representado por um valor de tenso
medido. A partir da, monta-se uma tabela com a contagem de 16 perodos da onda quadrada
gerada pelo VCO e o valor de tenso medida. A Figura E.1 ilustra o procedimento descrito
anteriormente.

Figura E.5 Obteno da leitura de tenso CC.


dsPIC30F4011

.... ....
+
ICxBUF = timmer2 ICxBUF = timmer2
Vx VCO IC ICanterior = ICxBUF ICatual = ICxBUF

-
ICatual ICanterior Vx
IC Input Capture
Vx Tenso medida
VCO Oscilador

Fonte: Autor.

As Figuras E.2 (a), E.2 (b) e E.2 (c) mostram o esquemtico, o PCB e uma foto
do circuito VCO utilizado, respectivamente.
144

Figura E.6 Circuito VCO utilizado. (a) Esquemtico. (b) PCB. (c) Foto.
Vbar +5V
1N4007 R1 R2
100n
1N4007 6N137
220n 1 8
Vcc
5V1
2 7
10u
1k 10k
X
3 6
R5
1N4007
330 4 5

R3 10n
R6
220n
1N4148
R4 1k BC547
LMC555
1 GND Vcc 8
330
LM336
220n 2 T RG 1k
DIS 7

10u +5V
3 OUT T HRES 6

100n 100n
4 RST VC 5 6N137
1 8
Vcc

2 7
100n
10k
68k Y
3 6

4 5

Vbar
+VCC
GND VCC
80 V - 300 V 30 V - 200 V 400 V - 700 V +5V
GND VCC
(R1+R2) = (220K + 0) (R1+R2) = () (R1+R2) = ()

I3
SIG/+5V
(R3+R4) = (220K + 0) (R3+R4) = () (R3+R4) = () X
SIG
(R5+R6) = () (R5+R6) = ()
GND DIG
Y
SIG
SIG/+5V
?? R6: 27k*

PS
(a)

(b) (c)
Fonte: Autor.
145

APNDICE F Layout do circuito de potncia

A Figura F.1 mostra uma foto do circuito de potncia do prottipo experimental,


onde se pode ver a localizao dos componentes conforme esquemtico apresentado na Figura
2.1.

Figura F.7 Foto do circuito de potncia do prottipo experimental.

9
5
8

1 3 6

2 4 7

1 Entrada do estgio CC-CC


2 Indutor de entrada Lb
3 Barramento de entrada do estgio CC-CC
4 Superior placa circuito driver / Inferior Interruptor do estgio CC-CC (Sb)
5 Superior placa circuito driver / Inferior Diodo do estgio CC-CC (Db)
6 Barramento de entrada do estgio CC-CA (elo CC)
7 Superior placa circuito driver / Inferior Interruptores do estgio CC-CA (S2, S4, S6)
8 Superior placa circuito driver / Inferior Interruptores do estgio CC-CA (S1, S3, S5)
9 Fios de ligao dos pontos intermedirios dos braos trifsicos

Na Figura F.1 podemos observar alguns pontos que podem ter causado os grandes
inconvenientes verificados durante a operao do prottipo. Observa-se que os interruptores
de cada brao do estgio CC-CA esto bem distantes de seus interruptores complementares,
sendo separados no espao por um barramento CC. Alm disto, verifica-se certa distncia
entre os estgios CC-CC e CC-CA e entre o prottipo montado e os indutores de filtro de
sada. Portanto, a forma como o prottipo foi fabricado, mesmo tendo facilitado a montagem,
pode ter sido o grande causador dos inconvenientes de rudos, inferncias eletromagnticas e
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sobretenses nos interruptores verificados durante a operao do prottipo experimental.


Como soluo sugere-se refazer o layout do conversor buscando evitar ou reduzir todos os
possveis problemas experimentais observados e adicionar capacitores de polipropileno sobre
os interruptores de cada brao do estgio CC-CA.
A Figura F.2 mostra o PCB das placas modulares utilizadas no circuito de
potncia do prottipo experimental.

Figura F.8 PCB das placas modulares utilizadas nos seguintes elementos do prottipo experimental: (a)
barramento de entrada do estgio CC-CC, (b) barramento de entrada do estgio CC-CA (elo CC), (c) diodo Db e
interruptores dos estgios CC-CC e CC-CA (Sb, S1, S2, S3, S4, S5 e S6), (d) drivers dos interruptores.

(a)

(b)
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(c) (d)