Fundamentos de Sistemas Digitales - Prof-Morillo

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Apuntes Completos Fundamentos De Sistemas Digitales-

Prof. Morillo
Fundamentos de Sistemas Digitales (UNED)
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Algebra de Boole
LGEBRA DE BOOLE
George Boole (1854) desarroll una herramienta matemtica que se utiliza para el estudio de
computadores.
La aplicacin en computadores es del tipo binario 0/1
El estado de un elemento del circuito lgico viene representado por una variable que
puede valer 1 o 0.
FUNCIN: Expresin que indica la relacin entre las variables y el n de variables
F= f(a,b,c,..) F (a, b, c) abc b(c d )
TABLA DE LA VERDAD: Tabla que recoge todas las combinaciones de las variables de
entrada y los valores que toman las salidas.
a b c F
0 0 0 0
0 0 1 0
0 1 0 0
F (a, b, c) abc abc abc) 0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
OPERACIONES EN EL ALGEBRA DE BOOLE
Unin o adicin: F ab
Interseccin o producto: F ab
Complementacin F a
Tablas de la verdad
a b F ab F ab F a
0 0 0 0 1
0 1 1 0 1
1 0 1 0 0
1 1 1 1 0
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Algebra de Boole
LEYES FUNDAMENTALES DEL ALGEBRA DE BOOLE
a a 1
aa 0
0a a
1 a a
1 a 1
0a 0
aaa
aa a
aa
Conmutativa a b b a a b b a
Asociativa a b c (a b) c a (b c)
a b c (a b) c a (b c)
Distributiva a bc (a b)(a c) a (b c) ab ac
Absorcin a ab a (1 b) a a (a b) aa ab a
Morgan a b a b a b a b
Teorema de Shannon F f (a, b, c) a f (1, b, c) a f (0, b, c)

F bc F abc abc
Leyes de Morgan
Leyes de Morgan a b a b
ab a b
a b F ab a b F ab F ab F ab
0 0 1 1 1 1 1 1
0 1 0 1 0 0 1 1
1 0 0 0 1 0 1 1
1 1 0 0 0 0 0 0
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Algebra de Boole
FUNCIONES LOGICAS ELEMENTALES
a b F ab
0 0 0
AND (Y) F ab 0 1 0
1 0 0
1 1 1
a b F ab
0 0 0
OR (O) F ab 0 1 1
1 0 1
1 1 1
a F a
INVER F a 0 1
1 0
a b
F ab
0 0 1
NAND F ab 0 1 1
1 0 1
1 1 0
a b F ab
0 0 1
NOR F ab 0 1 0
1 0 0
1 1 0
a b F ab
0 0 0
O
F ab 0 1 1
exclusive
1 0 1
1 1 0
a b F ab
0 0 1
NOR
exclusive F a b 0 1 0
1 0 0
1 1 1
a F a
Seguidor
F a 0 0
Buffer
1 1
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Algebra de Boole
OBTENCIN DE LA FUNCIN CANNICA A PARTIR DELA TABLA DE LA VERDAD
Se define como trmino cannico de una funcin lgica a todo producto o suma en el que
aparecen todas las variables en su forma directa a o complementada a .
1 forma cannica minterm suma de productos cannicos.
2 forma cannica maxterm producto de sumas cannicas.
OBTENCIN A PARTIR DE LA TABLA DE LA VERDAD:
Trmino Trmino
a b c F
maxterm minterm
0 0 0 0 0 0
1 1 0 0 1 1
2 2 0 1 0 1
3 3 0 1 1 0
4 4 1 0 0 0
5 5 1 0 1 1
6 6 1 1 0 1
7 7 1 1 1 1
Minterms: Se toman las salidas que son 1 y se expresa como suma de trminos producto en
los que las variables que son 1 se expresan como literales y las que son 0 como
invertidas.
F (a, b, c) abc abc abc abc abc F (a, b, c) m1 m2 m5 m6 m7 m(1, 2,5, 6, 7)
Maxterms: Se toman las salidas que son 0 y se expresa como producto de trminos suma en
los que las variables que son 0 se expresan como literales y las que son 1 como
invertidas.
F (a, b, c) (a b c)(a b c)(a b c) F (a, b, c) M 0 M 3 M 4 M (0,3, 4)
Paso de la 1 forma cannica a la 2 forma cannica:

1. Se saca la funcin minterm invertida con los trminos que son 0.
2. Se hace la inversa de la funcin aplicando Morgan a los trminos cannicos.
3. Se obtiene directamente cambiando los trminos minscula por mayscula.
F (a, b, c) m1 m2 m5 m6 m7 m(1, 2,5, 6, 7)
1. F (a, b, c) m0 m3 m4 m(0,3, 4)
2. F (a, b, c) m0 m3 m4 m(0,3, 4) F (a, b, c) m0 m3 m4
3. F (a, b, c) M 0 M 3 M 4
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Algebra de Boole
Paso de la 2 forma cannica a la 1 forma cannica:
1. Se representa la funcin invertida, tomando los trminos maxterm que no aparecen.
2. Se hace la inversa de la funcin aplicando Morgan a los trminos cannicos.
3. Se obtiene directamente cambiando los trminos mayscula por minscula.
F (a, b, c) M 7 M 4 M 3 M (3, 4, 7)
1. F (a, b, c) M 0 M 1 M 2 M 5 M 6 M (0,1, 2,5, 6)
2. F (a, b, c) M 0 M 1 M 2 M 5 M 6 M (0,1, 2,5, 6) F (a, b, c) M 0 M 1 M 2 M 5 M 6
3. F (a, b, c) m0 m1 m2 m5 m6
EJERCICIOS
Febrero del 2003.Gestin.D.14 (Nuevo)

Expresar F ( a, b, c ) a bc en forma de suma de minitrminos.
Septiembre del 2003.Sistemas.A.14 (Viejo)

Hallar la 2 forma cannica de F ( a, b) a ab
Febrero del 2003.Sistemas.A.11 (Nuevo)

Hallar la 2 forma cannica de F m1 m4 m6 m7
Septiembre del 2003.Gestin.A.11 (Nuevo)

La funcin cannica equivalente a la funcin lgica
f (a, b, c) (a b)(a b c) (b c)
2 Semana del 2004.Gestin.A.16

1
Indicar la funcin lgica del circuito

2
Septiembre Reserva del 2004.Sistemas.D.16
x y z S0 S1 S2 Cul de las funciones S0, S1, S2 de la tabla de la verdad es equivalente a

0 0 0 0 0 0 la funcin f ( x, y , z ) xy ( z z ) x yz
0 0 1 0 0 0
0 1 0 0 0 0
0 1 1 0 0 0
1 0 0 0 0 0
1 0 1 1 1 0
1 1 0 1 0 1
1 1 1 1 0 1 Pgina 5

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Algebra de Boole
SIMPLIFICACIN DE FUNCIONES
Aplicacin de las leyes del lgebra de Boole

Mtodos
Mapas de Karnaugh
Mapas de Karnaugh
El mapa de Karnaugh es un cuadro que recoge todas las combinaciones de las variables de
n
entrada 2 cuadros (n=n variables). Cada uno de los cuadros aloja a cada uno de los
trminos de la funcin cannica, en dichos cuadros se representar un 1 o un 0 segn cada
caso y mediante la agrupacin de stos se podr obtener de manera grfica una simplificacin
de la funcin.
a a
2 variables (b,a) F(b,a)

b m0 m1
b m2 m3
c c
3 variables (c,b,a) F(c,b,a)
a a a a
b m0 m1 m5 m4
b m2 m3 m7 m6
c c
a a a a
4 variables (d,c,b,a) F(d,c,b,a) b m0 m1 m5 m4

d
b m2 m3 m7 m6
b m10 m11 m15 m14

d
b m8 m9 m13 m12
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Algebra de Boole
Simplificacin:
Una vez obtenida la funcin cannica y el mapa de Karnaugh, posicionar los trminos con
salidas 1 y con salidas 0 en los cuadros que les corresponda para poder simplificar:
1. Agrupar las reas que contengan 1 y que sean adyacentes, procurando hacer
agrupaciones de la mayor cantidad posible de 1.
2. Las reas han de ser de forma cuadrada o rectangular y siempre simtricas con respecto
de los ejes de doblado del mapa o quedando totalmente a un lado de stos.
n
Las reas han de ser de 2,4,8,.. 2 nmero de 1 adyacentes.
3. El mapa se puede considerar una esfera, esto es, las columnas de los extremos y las
lneas extremas son adyacentes entre ellas.
4. Una vez agrupados, minimizar usando adyacencia y absorcin (variables que cambian
de valor desaparecen) y sumar los resultados.
5. Tener en cuenta que cuando el n de 0 es menor que el de 1 es mejor minimizar con
respecto a los 0 e invertir la funcin obtenida.
Ejemplo:
Simplificar la funcin F (a, b, c, d ) acd abd abc abc abcd
1. Desarrollar para obtener la funcin cannica
F (a, b, c, d ) acd abd abc abc abcd

F ( a, b, c, d ) abcd abcd abcd abcd abcd abcd abcd abcd abcd
m0 m4 m1 m3 m8 m9 m12 m13 m6
F (a, b, c, d ) m0 m1 m3 m4 m6 m8 m9 m12 m13 m(0,1,3,4,6,8,9,12,13)

2. Mapa de Karnaugh
b b b b 3
d d d d d d d d
4
c m0 m1 m5 m4 c 1 1 0 1
a a
c m2 m3 m7 m6 c 0 1 0 1
c m10 m11 m15 m14 c 0 0 0 0

a a
c m8 m9 m13 m12 c 1 1 1 1
3. Agrupaciones: 2 1
1 ac 2 cd 3 abd 4 abd
4. Funcin final:
F (a, b, c, d ) ac cd abd abd

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Algebra de Boole
Logigrama
a
c_
d_
F
Redundancias y trminos indiferentes:
Son aquellos trminos que son prohibidos (no esposible su combinacin de entrada) por alguna
razn y que por lo tanto las salidas correspondientes se pueden tomar como 0 o como 1 (X)
segn nos intereses para una mayor agrupacin, esto es mayor simplificacin.
Ejemplo:
1.6. En un registro de cuatro bits cuyas salidas estn disponibles al exterior se almacena informacin en cdigo
BCD.
a) Determinar la tabla de verdad de un circuito que detecte que el nmero contenido en el registro es par.
b) Minimizar las expresiones cannicas algebraicas de este circuito por el mtodo de Karnaugh
c) Realizar la expresin mnima con puertas NAND y NOR.
a) Tabla de verdad
El cdigo BCD se explica en el apartado 4.3.2.5 del texto base. Su tabla es la siguiente:
Nmero decimal R3 R2 R1 Ro fpar A la derecha se ha incluido una

0 0 0 0 0 1 columna que contiene un 1 si la
cifra decimal representada en su
1 0 0 0 1 0 fila es par, y 0 si es impar. Por
2 0 0 1 0 1 tanto, dicha columna contiene
3 0 0 1 1 0 los valores de la funcin del
enunciado, y la tabla anterior
4 0 1 0 0 1 constituye su tabla de verdad.
5 0 1 0 1 0 Las seis ltimas entradas
6 0 1 1 0 1 representan redundancias, pues
corresponden a combinaciones
7 0 1 1 1 0 no vlidas en el cdigo que, por
8 1 0 0 0 1 tanto, nunca pueden darse. Por
9 1 0 0 1 0 ello, el valor de fpar en estos
- 1 0 1 0 X casos es indiferente.
- 1 0 1 1 X
- 1 1 0 0 X
- 1 1 0 1 X
- 1 1 1 0 X
- 1 1 1 1 X
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Algebra de Boole
b) Minimizacin por el mtodo de Karnaugh
La tabla de Karnaugh se construye a partir de la tabla de verdad de la funcin:
En la simplificacin se han tomado tres minterms

correspondientes a redundancias para as obtener una expresin
ms reducida de la funcin. La expresin resultante es
f par R0
c) Circuito mnimo con puertas NAND y NOR

La representacin de esta expresin en forma de circuito requiere emplear nicamente un inversor NOT.
Sin embargo, en el enunciado se indica explcitamente que slo pueden utilizarse puertas NAND y NOR. Es
necesario pues adecuar la expresin de la funcin para que pueda representarse por tales tipos de puerta. Las
funciones lgicas de estos dos modelos de puerta son:
f NAND A B A B f NOR A B A B
Tanto una puerta NAND como una NOR son capaces de actuar como inversores, pues
A A A A A A
Por tanto, el circuito resultante es uno cualquiera de los presentados en la figura.
Un ejemplo de mayor dificultad lo constituye la resolucin del ejercicio utilizando el cdigo BCD biquinario
5-4-2-1, cuyas tablas de verdad y de Karnaugh son:
Nmero decimal R3 R2 R1 Ro fpar

0 0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
- 0 1 0 1 X
- 0 1 1 0 X
- 0 1 1 1 X
5 1 0 0 0 0
6 1 0 0 1 1
7 1 0 1 0 0
8 1 0 1 1 1
9 1 1 0 0 0
- 1 1 0 1 X
- 1 1 1 0 X
- 1 1 1 1 X
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Algebra de Boole
Teniendo en cuenta los tres minterms redundantes

elegidos en la simplificacin, la expresin
resultante es
f par R3 R0 R3 R0
La suma presente en la funcin fpar, puede

expresarse con una puerta NAND
f NAND A B
tal que
A R3 R0 R3 R0 A R3 R0 que equivale a una NOR ms un inversor.
B R3 R0 B R3 R0 que corresponde con una NAND.
Con todo esto, la expresin de la funcin queda f par R3 R0 R3 R0
El circuito correspondiente contiene en total cuatro puertas, de las cuales 2 son NAND y las otras dos son
NOR, una de ellas actuando como inversor.
EJERCICIOS
Febrero del 2003.Sistemas.A.16 (Nuevo)+ Septiembre 2003.Reserva

Simplificar la siguiente expresin:
f (a c d ) (b c d ) (ab c d )
Septiembre del 2003.Gestin.R.19

F m(0,1,2,3,8,9,10,11)
Septiembre Reserva del 2004.Sistemas.D.12
Simplificar la siguiente expresin:
f ((a b)c a b c d ) (c b)
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Representacin de la informacin
REPRESENTACIN DE LA INFORMACIN
Acumulativos Cada smbolo un nico valor (Romano).
Sistemas de
numeracin Posicionales Combinacin de dgitos.
Valor Valor del dgito y posicin que ocupa (Peso)
Representacin
Nmero N
Base b Combinacin de caracteres.
Sucesin de dgitos ai
Nmero
p enteros.
q fraccionarios.
N (b = a p 1a p 2 a p 3 a p 4 ......a3a2 a1a0 , a1a2 a3 .....a q
N (b = a p 1b p 1 + a p 2b p 2 ... + a1b1 + a0b 0 + a1b 1 + a2b 2 + a3b 3 ....a q b q
1927, 456(10 = 1i103 + 9i102 + 2i101 + 7i100 + 4i10 1 + 5i102 + 6i10 3
Unidad bsica
Base Dgitos
informacin
Decimal 10 09
Sistemas de
Binario 2 0y1 BIT
numeracin
Octal 8 07
Hexadecimal 16 0 9, A, B, C, D, E, F
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Conversiones de decimal a cualquier base:
Divisiones sucesivas por la base hasta que se obtenga un cociente inferior a

ella.
Parte entera Tomar el ltimo cociente y la serie de restos obtenidos. Siendo el ltimo
cociente el dgito ms significativo
Multiplicaciones sucesivas por la base tomando en cada multiplicacin la

parte entera y continuando con la decimal hasta obtener un resultado igual a
Parte decimal 0 o hasta considerar la precisin adecuada.
Se tomar la sucesin de partes enteras obtenidas en cada multiplicacin.
485,376(10 pasar a binario

485 : 2 = 242 resto = 1
242 : 2 = 121 resto = 0
121 : 2 = 60 resto = 1
60 : 2 = 30 resto = 0
30 : 2 = 15 resto = 0 1 1 1 1 0 0 1 0 1
15 : 2 = 7 resto = 1
7:2=3 resto = 1
3:2=1 resto = 1
0,376 2 = 0,752 Parte entera = 0

0,752 2 = 1,504 Parte entera = 1
0,504 2 = 1,008 Parte entera = 1 0 1 1 0 0 . . . .
0,008 2 = 0,016 Parte entera = 0
0,016 2 = 0,032 Parte entera = 0
485,376(10 = 111100101,01100... (2
Conversiones mediante tabla de pesos
Exponente 28 27 26 2
5
2
4 3
2
2
2 2
1
2
0
2
-1
2 2
-2
2
-3
2
-4 -5
Peso 256 128 64 32 16 8 4 2 1 0,5 0,25 0,125 0,0625 0,03125
Para pasar de binario a decimal se coloca el nmero binario con cada dgito en la columna que le corresponde y se
suman los pesos correspondientes a las columnas que sean 1.
Para pasar de decimal a binario:

Se busca el nmero inmediatamente inferior al mayor de los pesos y se coloca un 1 en dicha columna.
Se resta el nmero del valor del peso de la columna elegida.
Se realiza la misma operacin con el resultado de la resta hasta que se llegue al valor exacto.
Las columnas correspondientes a los pesos que no se pueden encajar se ponen a 0.
Ejemplo: 111100101,01100(2 pasar a decimal
5
2
4 3
2
2
2 2
1
2
0
2
-1
2 2
-2
2
-3
2
-4 -5
Peso 256 128 64 32 16 8 4 2 1 0,5 0,25 0,125 0,0625 0,03125

1 1 1 1 0 0 1 0 1 0 1 1 0 0
256 + 128 + 64 + 32 + 4+ 1+ 0,25 + 0,125 = 485,375

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Ejemplo: 135,375 (10 pasar a binario

7
135 > 128 2 =1 135 -128 = 7
2 2
7 > 2 2 =1 7 - 4 = 3
1 1
3 > 2 2 =1 3 - 2 = 1
0 0
1 = 2 2 =1 1 - 1 = 0
-2 -2
0,375 > 2 2 =1 0,375 0,25 = 0,125
-3 -3
0,125 = 2 2 =1 0,125 0,125 = 0
5
2
4
2
3 2
2 2
1 0
2 2
-1
2 2
-2
2 2
-3 -4 -5
Peso 256 128 64 32 16 8 4 2 1 0,5 0,25 0,125 0,0625 0,03125

1 0 0 0 0 1 1 1 0 1 1
Conversin Binario Octal

Binario Octal:
Se hacen agrupaciones de 3 bits de derecha a izquierda para la parte entera e izquierda a derecha para la
decimal y se hace la conversin directa de cada agrupacin de 3 bits.
Ejemplo: 11100101,01101 (2 pasar a octal
La parte entera tiene 8 bits, como son agrupaciones de 3 bits, se aade un cero a la izda.
La parte decimal tiene 5 bits, como son agrupaciones de 3 bits, se aade un cero a la dcha.
0 1 1 1 0 0 1 0 1 , 0 1 1 0 1 0
3 4 5 , 3 2
11100101,01101 (2 = 345,32 (8
Octal Binario :
Se hace la conversin directa de cada dgito en octal a sus correspondientes 3 bits en binario
Ejemplo: 652,27 (8 pasar a binario
6 5 2 , 2 7
1 1 0 1 0 1 0 1 0 , 0 1 0 1 1 1
652,27 (8 = 110101010,010111 (2
Conversin Binario hexadecimal:

El procedimiento es el mismo que para la conversin con octal, pero con agrupaciones de 4 bits.
Ejemplo: 11100101,01101 (2 pasar a hexadecimal

1 1 1 0 0 1 0 1 , 0 1 1 0 1 0 0 0
E 5 6 8
11100101,01101 (2 =E5,68 (16

Ejemplo: F4A,B (16 pasar a binario
F 4 A , B
1 1 1 1 0 1 0 0 1 0 1 0 , 1 0 1 1
F4A,B (16 =111101001010,1011 (2
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Pasar a binario, octal y hexadecimal el nmero decimal 251,625
Hexadecimal:
251:16 = 15 resto 11 15 F ; 11 B 251 (10 = FB (16
0,625 16 = 10 10 A 0,625 (10 = 0,A (16
251,625 (10 = FB,A (16
Binario:
F 1111 B= 1011 A= 1010
FB,A (16 = 11111011,1010(2
Octal:
11111011,1010(2 = 11 111 011,1010 3 7 3 ,5 0 (8
Pasar a binario, octal el nmero 1B3,2(16

1B3,2(16 110110011,0010 (2 663,1 (8
Septiembre del 2001.B.13

13.- Indicar la igualdad incorrecta:
a) 10000,001 (2= 20,1(8

b) 11111,11(2= 37,6(8
c) 1101,01(2 = 11,4 (8
d) 1110,011(2=16,3(8
Septiembre del 1999.B.11

11.- Indicar la respuesta correcta:
176,32(10 a binario es:

a) 1100101,10011
b) 10110000,0101
c) 10100110,0011
d) 1001001,01001
Sep 2005. A6. Sistemas

Pasar a octal el n AF,7(16
a) 257,31(8 b)257,34(8 c)1217,31(8 d)1217,07(8
2 Semana. C11 Arquitectura de Ordenadores

Pasar el n A3F8D(16 a octal y restar 11(8
a) 671620(8 b)2437602(8 c)2437574(8 d)2437604(8
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Funciones Aritmtico-Lgicas
FUNCIONES ARITMTICO-LGICAS
Binario puro
Representacin
Magnitud + signo
de nmeros en
Complemento a 1
binario
Complemento a 2
COMA COMPLEMEN COMPLEMEN

DECIMAL EXCESO 128
FIJA+SIGNO A1 A2
+127 01111111 01111111 01111111 11111111
+126 01111110 01111110 01111110 11111110
+125 01111101 01111101 01111101 11111101
...... ...... ...... ...... ......
...... ...... ...... ...... ......
...... ...... ...... ...... ......
+2 00000010 00000010 00000010 10000010
+1 00000001 00000001 00000001 10000001
+0 00000000 00000000 00000000 10000000
-0 10000000 11111111 00000000 10000000
-1 10000001 11111110 11111111 01111111
-2 10000010 11111101 11111110 01111110
-3 10000011 11111100 11111101 01111101
...... ...... ...... ...... 01111100
...... ...... ...... ...... ......
...... ...... ...... ...... ......
-126 11111110 10000001 10000010 00000010
-127 11111111 10000000 10000001 00000001
-128 10000000 00000000
Pgina 1

lOMoARcPSD|1984617
Codificador de magnitud + signo a Complemento a 1
2. Sumadores y restadores
Semisumador:
a s
b
c
Sumador:
a b Cin s Co
a s 0 0 0 0 0
0 0 1 1 0

b 0 1 0 1 0
0 1 1 0 1
Cin Co 1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
S abc abc abc abc c(ab ab) c (ab ab ) c(a b) c (a b) cm cm) c m c (a b)

C0 abc abc abc abc ab c(a b)
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lOMoARcPSD|1984617
Sumador paralelo:
Semirrestador:
a s
a-b
b c
Restador:
a
D a b Ci D Ci+1
0 0 0 0 0
b a-b- Cin 0 0 1 1 1
0 1 0 1 1
Ci Co 0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
S abc abc abc abc c(ab ab) c (ab ab ) c(a b) c (a b) cm cm) c m c (a b)
Ci 1 abc abc abc abc ab ci (a b)
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lOMoARcPSD|1984617
Restador paralelo:
Sumador serie:
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lOMoARcPSD|1984617
Sumador paralelo con acarreo adelantado:
Pi ai bi
Gi ai bi
Si Pi Ci
Ci Gi 1 Pi 1Ci 1
C1 G0 P0C0
C2 G1 PC
1 1 G1 P1 (G0 P0C0 ) G1 PG
1 0 P1 P0 C0
C3 G2 P2C2 G2 P2 (G1 PG
1 0 P1 P0 C0 ) G2 P2 G1 P2 PG
1 0 P2 P1 P0 C0
C4 G3 P3C3 G3 P3 (G2 P2G1 P2 PG

1 0 P2 P1 P0C0 ) G3 P3G2 P3 P2 G1 P3 P2 PG
1 0 P3 P2 P1 P0 C0
Se gestiona el acarreo desde el principio, suponiendo para cada salida 4 etapas de

puertas lgicas, independientemente del orden de la salida Sn
Pgina 5

lOMoARcPSD|1984617
3. Sumador en complemento a 1:
Cuando se opera en aritmtica en complemento a 1 el lmite de representacin est limitado al nmero de bits. De
esta manera cuando el resultado de una suma o resta es superior al mximo de representacin el resultado de la
operacin es errnea, dicho error queda recogido en el bit denominado de rebosamiento.
Funciones 1. Sumar en binario puro sin signo ni magnitud.

que debe 2. Dar por vlido el resultado si el acarreo=0 y no hay rebose.
realizar el 3. Si acarreo=1 y no hay rebose Sumar 1 al resultado.
circuito 4. Si hay rebose Dar error
Situaciones:
No hay problemas en los casos
0 0 0 0 1 1
+ 0 1 Decimal + 1 + 1 0 Decimal + -1
0 1 1 1 1 0
Sumar 1 al resultado
1 0 -1
+ 1 1 Decimal + -0
0 1 -1
1
+ 1
1 0 -1
Rebose
0 1 +1 1 0 -1
+ 0 1 Decimal + +1 + 1 0 Decimal + -1
1 0 +2 0 0 -2
1
-1 -0
rebose S1 A1 B1 S1 A1 B1
4. COMPARADORES
Comparador = elemento que compara dos datos de entrada (a, b) de n bits cada uno y activa una de entre tres
salidas en funcin de que (a>b), (a=b), (a<b).
El nmero de bits de cada una de las entradas da nombre al comparador. As un comparador de 4 bits es el que
tiene cada una de sus entradas de 4 bits.
a b a>b a=b ab 0 0 0 1 0
0 1 0 0 1 (a b) ab ab a b
a=b 1 0 1 0 0
1 1 0 1 0 (a b) ab
b ab
a=b
b0 ab a=b ab
ai=bi, la salida tomar el valor delas
COMPARADOR
a=b entradas dela comparacin en cascada.
Que resulta ser el valor de la comparacin
b0 a<b
de ai-1 y bi-1
bn
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lOMoARcPSD|1984617
Comparador de 24 bits
Pgina 8

lOMoARcPSD|1984617
Generadores / detectores de paridad

Los generadores de paridad PAR son aquellos circuitos que generan un 0 cuando el nmero de 1 a la entrada
es par y un 1 cuando es impar.
a Paridad paridad _ par ab ab a b

a b
Paridad par
Generador par 0 0 0
de paridad 0 1 1
b par 1 0 1
1 1 0
Para el caso de tres bits
Paridad
a b c
par
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
Como se puede observar lo nico que hay que hacer para ampliar el nmero de bits es ir aumentando el nmero de
puertas.
5. Detector de paridad:
El caso del detector es similar al del generador, solo que el bit de parida forma parte de la entrada en la recepcin,
convirtindose de esta manera en otro bit de datos y la salida que antes era el bit generado es ahora el bit indicador
de error.
Para el caso del detector de paridad impar lo nico que hay que hacer es sustituir la ltima puerta por una
NOR-EXCLUSIVE.
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lOMoARcPSD|1984617
6. UNIDADES ARITMTICO-LGICAS
Basados En multiplexores que seleccionan las funciones implementadas en las entradas
s2 s1 s0 m
a
a O
ALU
b O
cn
flag
Arithmetic logic unit 74F181
http://www.alldatasheet.com/datasheet-pdf/pdf/27776/TI/SN74AS181A.html
FEATURES PIN CONFIGURATION

Provides 16 arithmetic operation: add, subtract, compare, and
double; plus 12 other arithmetic operations
Provides all 16 logic operations of two variables: Exclusive-OR,
Compare, AND, NAND, NOR, OR, plus 10 other logic operations
Full look-ahead carry for high speed arithmetic operation on long

words
40% faster than S181 with only 30% S181 power consumption
Available in 300mil-wide Slim 24-pin Dual In-Line package
DESCRIPTION
The 74F181 is a 4-bit high-speed parallel Arithmetic Logic Unit
(ALU). Controlled by the four Function Select inputs (S0S3) and
the Mode Control input (M), it can perform all the 16 possible logic
operations or 16 different arithmetic operations on active-High or
active-Low operands. The Function Table lists these operations.
Pgina 10

lOMoARcPSD|1984617
TYPICAL
TYPE TYPICAL PROPAGATION DELAY SUPPLY CURRENT
(TOTAL)
74F181 7.0ns 43mA
March 3, 1989 11 8530351 95947

lOMoARcPSD|1984617
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lOMoARcPSD|1984617
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lOMoARcPSD|1984617
1999 2 S
La funcin aritmtica de sumar:
1.1 Semisumador, sumador completo y sumador serie.
1.2 Cmo se convertira un semisumador en semirrestador?.
1.1 Pgina 270 del libro de teora.
1.2 Semisumador:
Como se puede apreciar la
diferencia consiste en que la
entrada A en el semisumador
es literal y en el semirrestador
es invertida.
Por lo tanto la solucin es
invertir dicha entrada.
Un circuito que podra servir
para ambos propsitos
consistira en colocar una
Semirrestador: puerta que entregara una
variable literal o invertida
segn se seleccione con una
patilla. Dicha puerta es una
O-exclusiva en la que la
variable entra en una de las
entradas y la otra entrada se
utiliza como selector de
funcin
Sumad_resta a m
0 a a
1 a a
Pgina 14

lOMoARcPSD|1984617
Pgina 15

lOMoARcPSD|1984617
SN54AS181B, SN74AS181A
ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
SDAS209B DECEMBER 1982 REVISED DECEMBER 1994
Full Look Ahead for High-Speed Operations SN54AS181B . . . JT OR JW PACKAGE

on Long Words SN74AS181A . . . N OR NT PACKAGE
(TOP VIEW)
Arithmetic Operating Modes:
Addition B0 1 24 VCC
Subtraction A0 2 23 A1
Shift Operand A One Position S3 3 22 B1
Magnitude Comparison S2 4 21 A2
Twelve Other Arithmetic Operations S1 B2
5 20
Logic Function Modes: S0 6 19 A3
Exclusive-OR Cn 7 18 B3
Comparator M 8 17 G
AND, NAND, OR, NOR F0 9 16 Cn + 4
Package Options Include Plastic F1 10 15 P
Small-Outline (N) Packages, Ceramic (FK) F2 11 14 A=B
Chip Carriers, Standard Plastic (NT) and GND 12 13 F3
Ceramic (JT) 300-mil DIPs, and Ceramic
(JW) 600-mil DIPs
SN54AS181B . . . FK PACKAGE
(TOP VIEW)
description
VCC
NC
S3
A0
B0
A1
B1
The SN54AS181B and SN74AS181A arithmetic
logic units (ALUs) / function generators have a
4 3 2 1 28 27 26
complexity of 75 equivalent gates on a monolithic S2 5 25 A2
chip. These circuits perform 16 binary arithmetic S1 6 24 B2
operations on two 4-bit words as shown in S0 7 23 A3
Tables 1 and 2. These operations are selected by NC 22 NC
8
the four function-select (S0, S1, S2, and S3) lines Cn 21 B3
9
and include addition, subtraction, decrement, and M 20 G
10
straight transfer. When performing arithmetic F0 Cn + 4
11 19
manipulations, the internal carries are enabled by 12 13 14 15 16 17 18
applying a low-level voltage to the mode-control
F1
F2
F3
A=B
P
NC
GND
(M) input. A full carry look-ahead scheme is used

to generate fast, simultaneous carry by means of
two cascade (G and P) outputs for the four bits in
NC No internal connection
the package.
If high speed is not important, a ripple-carry (Cn) input and a ripple-carry (Cn + 4) output are available. The
ripple-carry delay is minimized so that arithmetic manipulations for small word lengths can be performed without
external circuitry.
The SN54AS181B and SN74AS181A accommodate active-high or active-low data if the pin designations are
interpreted as follows:
PIN NUMBER 2 1 23 22 21 20 19 18 9 10 11 13 7 16 15 17
Active-low data (Table 1) A0 B0 A1 B1 A2 B2 A3 B3 F0 F1 F2 F3 Cn Cn + 4 P G
Active-high data (Table 2) A0 B0 A1 B1 A2 B2 A3 B3 F0 F1 F2 F3 Cn Cn + 4 X Y
Subtraction is accomplished by 1s complement addition where the 1s complement of the subtrahend is

generated internally. The resultant output is A-B-1, which requires an end-around or forced carry to provide A-B.
PRODUCTION DATA information is current as of publication date. Copyright 1994, Texas Instruments Incorporated
Products conform to specifications per the terms of Texas Instruments
standard warranty. Production processing does not necessarily include
testing of all parameters.
POST OFFICE BOX 655303 DALLAS, TEXAS 75265 1

lOMoARcPSD|1984617
description (continued)
The SN54AS181B and SN74AS181A also can be used as comparators. The A = B output is internally decoded
from the function (F0, F1, F2, F3) outputs so that when two words of equal magnitude are applied at the A and
B inputs, the output assumes a high level to indicate equality (A = B). The ALU must be in the subtract mode
with Cn = H when performing this comparison. The A = B output is open collector so that it can be wire-AND
connected to give a comparison for more than four bits. Cn + 4 also can be used to supply relative magnitude
information. The ALU must be placed in the subtract mode by placing the function-select inputs S3, S2, S1, and
S0 at L, H, H, and L, respectively.
INPUT OUTPUT ACTIVE-LOW DATA ACTIVE-HIGH DATA

Cn Cn + 4 (Figure 1) (Figure 2)
H H AB AB
H L AB
L H A>B A<B
L L AB AB
These circuits not only incorporate all of the designers requirements for arithmetic operations, but also provide
16 possible functions of two Boolean variables without using external circuitry. These logic functions are
selected by the four function-select inputs with M at a high level to disable the internal carry. The 16 logic
functions are detailed in Tables 1 and 2 and include exclusive-OR, NAND, AND, NOR, and OR functions.
TYPICAL ADDITION TIME

(CL = 15 pF, RL = 280 , TA = 25C)
ADDITION PACKAGE COUNT
NUMBER TIME USING LOOK-AHEAD CARRY METHOD
OF BITS S181 AND ALUs CARRY BETWEEN ALUs
S182 GENERATORS
1 to 4 11 ns 1 None
5 to 8 18 ns 2 Ripple
9 to 16 19 ns 3 or 4 1 Full look ahead
17 to 64 28 ns 5 to 16 2 to 5 Full look ahead
The SN54AS181B is characterized for operation over the full military temperature range of 55C to 125C. The
SN74AS181A is characterized for operation from 0C to 70C.
application note
An application-specific problem has been identified in the SN54AS181B device. The F0 F4 outputs exhibit
voltage transients when one or more B-data inputs transition from a high to a low state. The resultant voltage
transients can have an amplitude of 2 V relative to VOL with a width of 5 ns at an input threshold of 1.5 V. The
transient pulse occurs coincidentally with the high-to-low transition of the B-data input(s) and appears to be
caused by internal coupling.
In system operations in which this device is used, it is likely that transmission-line effects minimize this anomaly.
Narrow width of the voltage transient makes the pulse transparent to most circuitry; however, in certain
applications, the transients can cause system errors.
2 POST OFFICE BOX 655303 DALLAS, TEXAS 75265

lOMoARcPSD|1984617
logic symbol
6 ALU
S0 0
5 15
S1 (0 . . . 15) CP P
4 0 17
S2 M (0 . . . 15) CG G
3 31 14
S3 6(P=Q) A=B
8 16
M 4 (0 . . . 15) CO Cn + 4
7
Cn C1
2
A0 P 9
1 [1] F0
B0 Q
23
A1 P 10
22 [2] F1
B1 Q
21
A2 P 11
20 [3] F2
B2 Q
19
A3 P 13
18 [8] F3
B3 Q
This symbol is in accordance with ANSI/IEEE Std 91-1984 and IEC Publication 617-12.
Pin numbers shown are for the JT, JW, N, and NT packages.

lOMoARcPSD|1984617
logic diagram
3
S3
4
S2
5
S1
6
S0
17
G
18
B3
16
Cn + 4
19 15
A3 P
13
F3
20
B2
21
A2 11
F2
22
B1
14
A=B
23
A1
10
F1
1
B0
9
F0
2
A0
8
M
7
Cn
Pin numbers shown are for the JT, JW, N, and NT packages.

lOMoARcPSD|1984617
signal designations
In Figures 1 and 2, the polarity indicators ( ) indicate that the associated input or output is active low with
respect to the function shown inside the symbol. The symbols are the same in both figures. The signal
designations in Figure 1 agree with the indicated internal functions based on active-low data and are for use
with the logic functions and arithmetic operations shown in Table 1. The signal designations have been changed
in Figure 2 to accommodate the logic functions and arithmetic operations for the active-high data given in
Table 2. The SN54AS181B and SN74AS181A together with the S182 can be used with the signal designation
of either Figure 1 or Figure 2.
SN54AS181B, SN54AS181B,
SN74AS181A SN74AS181A
6 6
S0 0 ALU S0 0 ALU
5 15 P 5 15 X
S1 (0 . . . 15) CP S1 (0 . . . 15) CP
4 0 17 G 4 0 17 Y
S2 M S2 M
3 31 (0 . . . 15) CG 14 3 31 (0 . . . 15) CG
14
S3 6(P=Q) A=B S3 6(P=Q) A=B
8 16 8 16
M 4 (0 . . . 15) CO Cn + 4 M 4 (0 . . . 15) CO Cn + 4
Cn 7 Cn 7
2 2
A0 P 9 A0 P 9
1 [1] F0 1 [1] F0
B0 Q B0 Q
23 23
A1 P 10 A1 P 10
22 [2] F1 22 [2] F1
B1 Q B1 Q
21 21
A2 P 11 A2 P 11
20 [3] F2 20 [3] F2
B2 Q B2 Q
19 19
A3 P 13 A3 P 13
18 [8] F3 18 [8] F3
B3 Q B3 Q
S182 S182
Cn 1 CPG Cn 1 CPG
C1 C1
P0 3 X0 3
CP0 CP0
G0 2 Y0 2
CG0 CG0
5 5
P1 CP1 X1 CP1
4 6 4 6
G1 CG1 CO1 Cn + 8 Y1 CG1 CO1 Cn + 8
8 8
P2 CP2 11 X2 CP2 11
7 CO3 Cn + 16 7 CO3 Cn + 16
G2 CG2 17 Y2 CG2 17
10 CO5 Cn + 24 10 CO5 Cn + 24
P3 CP3 X3 CP3
9 22 9 22
G3 CG3 CO7 Cn + 32 Y3 CG3 CO7 Cn + 32
14 14
P4 CP4 X4 CP4
13 13
G4 CG4 Y4 CG4
16 16
P5 CP5 X5 CP5
15 15
G5 CG5 Y5 CG5
19 19
P6 CP6 X6 CP6
18 18
G6 CG6 Y6 CG6
21 21
P7 CP7 X7 CP7
20 20
G7 CG7 Y7 CG7
Figure 1 Figure 2
(use with Table 1) (use with Table 2)

lOMoARcPSD|1984617
Table 1
ACTIVE-LOW DATA
SELECTION
M=H M = L; ARITHMETIC OPERATIONS
LOGIC Cn = L Cn = H
S3 S2 S1 S0 FUNCTIONS (no carry) (with carry)
L L L L F=A F = A MINUS 1 F=A
L L L H F = AB F = AB MINUS 1 F = AB
L L H L F=A+B F = AB MINUS 1 F = AB
L L H H F=1 F = MINUS 1 (2s COMP) F = ZERO
L H L L F=A+B F = A PLUS (A + B) F = A PLUS (A + B) PLUS 1
L H L H F=B F = AB PLUS (A + B) F = AB PLUS (A + B) PLUS 1
L H H L F=AB F = A MINUS B MINUS 1 F = A MINUS B
L H H H F=A+B F=A+B F = (A + B) PLUS 1
H L L L F = AB F = A PLUS (A + B) F = A PLUS (A + B) PLUS 1
H L L H F=AB F = A PLUS B F = A PLUS B PLUS 1
H L H L F=B F = AB PLUS (A + B) F = AB PLUS (A + B) PLUS 1
H L H H F=A+B F = (A + B) F = (A + B) PLUS 1
H H L L F=0 F = A PLUS A F = A PLUS A PLUS 1
H H L H F = AB F = AB PLUS A F = AB PLUS A PLUS 1
H H H L F = AB F = AB PLUS A F =AB PLUS A PLUS 1
H H H H F=A F = A PLUS 1 F = A PLUS 1
Each bit is shifted to the next more significant position.
Table 2
ACTIVE-HIGH DATA
SELECTION
M=H M = L; ARITHMETIC OPERATIONS
LOGIC Cn = H Cn = L
S3 S2 S1 S0 FUNCTIONS (no carry) (with carry)
L L L L F=A F=A F = A PLUS 1
L L L H F=A+B F=A+B F = (A+ B) PLUS 1
L L H L F = AB F=A+B F = (A + B) PLUS 1
L L H H F=0 F = MINUS 1 (2s COMPL) F = ZERO
L H L L F = AB F = A PLUS AB F = A PLUS AB PLUS 1
L H L H F=B F = (A + B) PLUS AB F =( A + B) PLUS AB PLUS 1
L H H L F=AB F = A MINUS B MINUS 1 F = A MINUS B
L H H H F = AB F = AB MINUS 1 F=AB
H L L L F=A+B F = A PLUS AB F = A PLUS AB PLUS 1
H L L H F=AB F = A PLUS B F = A PLUS B PLUS 1
H L H L F=B F = (A + B) PLUS AB F = (A + B) PLUS AB PLUS 1
H L H H F = AB F = AB MINUS 1 F = AB
H H L L F=1 F = A PLUS A F = A PLUS A PLUS 1
H H L H F=A+B F = (A + B) PLUS A F = (A + B) PLUS A PLUS 1
H H H L F=A+B F = (A + B) PLUS A F =(A + B) PLUS A PLUS 1
H H H H F=A F = A MINUS 1 F=A
Each bit is shifted to the next more significant position.

lOMoARcPSD|1984617
absolute maximum ratings over operating free-air temperature range (unless otherwise noted)
Supply voltage, VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 V
Input voltage, VI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 V
Off-state output voltage (A = B output only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 V
Operating free-air temperature range, TA: SN54AS181B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55C to 125C
SN74AS181A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0C to 70C
Storage temperature range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65C to 150C
Stresses beyond those listed under absolute maximum ratings may cause permanent damage to the device. These are stress ratings only, and
functional operation of the device at these or any other conditions beyond those indicated under recommended operating conditions is not
implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.
recommended operating conditions

SN54AS181B SN74AS181A
UNIT
MIN NOM MAX MIN NOM MAX
VCC Supply voltage 4.5 5 5.5 4.5 5 5.5 V
VIH High-level input voltage 2 2 V
VIL Low-level input voltage 0.8 0.8 V
VOH High-level output voltage A = B output only 5.5 5.5 V
All outputs except A = B and G 2 2
IOH High level output current
High-level mA
G 3 3
All outputs except G 20 20
IOL Low level output current
Low-level mA
G 48 48
TA Operating free-air temperature 55 125 0 70 C

lOMoARcPSD|1984617
electrical characteristics over recommended operating free-air temperature range (unless

otherwise noted)
PARAMETER TEST CONDITIONS UNIT
MIN TYP MAX MIN TYP MAX
VIK VCC = 4.5 V, II = 18 mA 1.2 1.2 V
Any output except A = B VCC = 4.5 V to 5.5 V, IOH = 2 mA VCC 2 VCC 2
VOH V
G VCC = 4.5 V, IOH = 3 mA 2.4 3.4 2.4 3.4
Any output except G IOL = 20 mA 0.3 0.5 0.3 0.5
VOL VCC = 4
4.5
5V V
G IOL = 48 mA 0.4 0.5 0.4 0.5
IOH A=B VCC = 4.5 V, VOH = 5.5 V 0.1 0.1 mA
M 0.1 0.1
Any A or B 0.3 0.3
II VCC = 5 5V
5.5 V, VI = 7 V mA
Any S 0.4 0.4
Cn 0.6 0.6
M 20 20
Any A or B 60 60
IIH VCC = 5
5.5
5VV, VI = 2
2.7
7V A
Any S 80 80
Cn 120 120
M 0.5 2
Any A or B 1.5 6
IIL VCC = 5
5.5
5VV, VI = 0
0.4
4V mA
Any S 2 8
Cn 3 12
All outputs except A = B
30 45 112 30 45 112
IO and G VCC = 5.5 V,, VO = 2.25 V mA
G 30 125 30 125
ICC VCC = 5.5 V 74 117 135 200 mA
All typical values are at VCC = 5 V, TA = 25C.
The output conditions have been chosen to produce a current that closely approximates one half of the true short-circuit output current, IOS.

lOMoARcPSD|1984617
switching characteristics (see Figure 3)

VCC = 4.5 V to 5.5 V,
CL = 50 pF,
FROM TO RL = 500 ,
PARAMETER TEST CONDITIONS TA = MIN to MAX UNIT
(INPUT) (OUTPUT)
MIN MAX MIN MAX
tPLH 3 9 2 9
Cn Cn + 4 ns
tPHL 2 7 2 9
tPLH M = 0,, S1 = S2 = 0,, 2 16 2 12
An A or B
Any Cn + 4 ns
tPHL S0 = S3 = 4.5 V (SUM mode) 2 14 2 12
tPLH M = 0,, S1 = S3 = 0,, 3 18 4 16
An A or B
Any Cn + 4 ns
tPHL S1 = S2 = 4.5 V (DIFF mode) 3 14.5 2 16
tPLH 3 10.5 3 9
Cn An F
Any M = 0 (SUM or DIFF mode) ns
tPHL 3 10 3 9
tPLH M = 0,, S1 = S2 = 0,, 3 9.5 2 8
An A or B
Any G ns
tPHL S0 = S3 = 4.5 V (SUM mode) 2 7 2 7
tPLH M = 0,, S1 = S3 = 0,, 3 12 2 9.5
An A or B
Any G ns
tPHL S1 = S2 = 4.5 V (DIFF mode) 2 9 2 9
tPLH M = 0,, S1 = S2 = 0,, 3 9.5 2 8
An A or B
Any P ns
tPHL S0 = S3 = 4.5 V (SUM mode) 2 7.5 2 8
tPLH M = 0,, S1 = S3 = 0,, 3 12 2 10
An A or B
Any P ns
tPHL S1 = S2 = 4.5 V (DIFF mode) 3 8.5 2 10
tPLH M = 0,, S1 = S2 = 0,, 3 11 2 9.5
Ai or Bi Fi ns
tPHL S0 = S3 = 4.5 V (SUM mode) 3 9 2 8
tPLH M = 0,, S1 = S3 = 0,, 3 13.5 2 10.5
Ai or Bi Fi ns
tPLH 3 16 2 11
Ai or Bi Fi M = 4.5
4 5 V (LOGIC mode) ns
tPHL 3 10 2 11
tPLH M = 0,, S1 = S3 = 0,, 2 19 4 21
Any A or B A=B ns
Refer to the parameter measurement information tables for the SUM-, DIFF-, and LOGIC-mode test tables.
For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions.

lOMoARcPSD|1984617
PARAMETER MEASUREMENT INFORMATION
SUM-MODE TEST TABLE

(Function Inputs: S0 = S3 = 4.5 V, S1 = S2 = M = 0)
OTHER INPUT
INPUT OTHER DATA INPUTS OUTPUT OUTPUT
SAME BIT
PARAMETER UNDER UNDER WAVEFORM
TEST APPLY APPLY APPLY APPLY TEST (See Note 1)
4.5 V GND 4.5 V GND
tPLH Remainingg
Ai Bi None Cn Fi In phase
tPHL A and B
tPLH Remainingg
Bi Ai None Cn Fi In phase
tPHL A and B
tPLH Remaining g
Ai Bi None None P In phase
tPHL A and B, Cn
tPLH Remaining g
Bi Ai None None P In phase
tPHL A and B, Cn
tPLH Remaining
g Remaining
g
Ai None Bi G In phase
tPHL B A, Cn
tPLH Remaining
g Remaining
g
Bi None Ai G In phase
tPHL B A, Cn
tPLH Anyy F
Cn None None All A All B In phase
tPHL or Cn + 4
tPLH Remaining
g Remaining
g
Ai None Bi Cn + 4 O t of phase
Out
tPHL B A, Cn
tPLH Remaining
g Remaining
g
Bi None Ai Cn + 4 Out of phase
tPHL B A, Cn

lOMoARcPSD|1984617
DIFF-MODE TEST TABLE

(Function Inputs: S1 = S2 = 4.5 V, S0 = S3 = M = 0)
OTHER INPUT
SAME BIT
4.5 V GND 4.5 V GND
tPLH Remaining
g Remaining
g
Ai None Bi Fi In phase
tPHL A B, Cn
tPLH Remaining
g Remaining
g
Bi Ai None Fi O t of phase
Out
tPHL A B, Cn
tPLH Remaining g
Ai None Bi None P In phase
tPHL A and B, Cn
tPLH Remaining g
Bi Ai None None P O t of phase
Out
tPHL A and B, Cn
tPLH Remaining g
Ai Bi None None G In phase
tPHL A and B, Cn
tPLH Remaining g
Bi None Ai None G O t of phase
Out
tPHL A and B, Cn
tPLH Remaining
g Remaining
g
Ai None Bi A=B In phase
tPHL A B, Cn
tPLH Remaining
g Remaining
g
Bi Ai None A=B O t of phase
Out
tPHL A B, Cn
tPLH All Cn + 4
Cn None None None In phase
tPHL A and B or any F
tPLH Remainingg
Ai Bi None None Cn + 4 O t of phase
Out
tPHL A, B, Cn
tPLH Remainingg
Bi None Ai None Cn + 4 In phase
tPHL A, B, Cn
LOGIC-MODE TEST TABLE

(Function Inputs: S1 = S2 = M = 4.5 V, S0 = S3 = 0)
OTHER INPUT
SAME BIT
4.5 V GND GND 4.5 V
tPLH Remaining g
Ai Bi None None Fi O t of phase
Out
tPHL A and B, Cn
tPLH Remaining g
Bi Ai None None Fi Out of phase
tPHL A and B, Cn

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SERIES 54ALS/74ALS AND 54AS/74AS DEVICES
7V
VCC RL = R1 = R2
S1
RL
R1
From Output Test From Output Test From Output Test
Under Test Point Under Test Point Under Test Point
CL RL CL
CL R2
(see Note A) (see Note A)
(see Note A)
LOAD CIRCUIT FOR

BI-STATE LOAD CIRCUIT LOAD CIRCUIT
TOTEM-POLE OUTPUTS FOR OPEN-COLLECTOR OUTPUTS FOR 3-STATE OUTPUTS
Timing 3.5 V High-Level 3.5 V

Input 1.3 V Pulse 1.3 V 1.3 V
0.3 V 0.3 V
th tw
tsu
3.5 V 3.5 V
Data Low-Level
Input 1.3 V 1.3 V 1.3 V 1.3 V
Pulse
0.3 V 0.3 V
VOLTAGE WAVEFORMS VOLTAGE WAVEFORMS

SETUP AND HOLD TIMES PULSE DURATIONS
3.5 V
Output
Control 1.3 V 1.3 V
(low-level
enabling) 0.3 V 3.5 V
tPZL Input 1.3 V 1.3 V
tPLZ
[3.5 V 0.3 V
tPHL
Waveform 1 tPLH
S1 Closed 1.3 V
In-Phase VOH
(see Note B) 1.3 V 1.3 V
VOL Output
tPHZ 0.3 V VOL
tPZH tPLH
VOH tPHL
Waveform 2 VOH
Out-of-Phase
S1 Open 1.3 V 0.3 V 1.3 V 1.3 V
Output
(see Note B)
[0 V (see Note C) VOL
VOLTAGE WAVEFORMS VOLTAGE WAVEFORMS

ENABLE AND DISABLE TIMES, 3-STATE OUTPUTS PROPAGATION DELAY TIMES
NOTES: A. CL includes probe and jig capacitance.

B. Waveform 1 is for an output with internal conditions such that the output is low except when disabled by the output control.
Waveform 2 is for an output with internal conditions such that the output is high except when disabled by the output control.
C. When measuring propagation delay items of 3-state outputs, switch S1 is open.
D. All input pulses have the following characteristics: PRR 1 MHz, tr = tf = 2 ns, duty cycle = 50%.
E. The outputs are measured one at a time with one transition per measurement.
Figure 3. Load Circuits and Voltage Waveforms

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Copyright 1998, Texas Instruments Incorporated

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SN74LS147, SN74LS148
10-Line-to-4-Line
and 8-Line-to-3-Line
Priority Encoders
The SN74LS147 and the SN74LS148 are Priority Encoders. They
provide priority decoding of the inputs to ensure that only the highest http://onsemi.com
order data line is encoded. Both devices have data inputs and outputs
which are active at the low logic level.
LOW
The LS147 encodes nine data lines to four-line (8-4-2-1) BCD. The
implied decimal zero condition does not require an input condition POWER
because zero is encoded when all nine data lines are at a high logic SCHOTTKY
level.
The LS148 encodes eight data lines to three-line (4-2-1) binary
(octal). By providing cascading circuitry (Enable Input EI and Enable
Output EO) octal expansion is allowed without needing external
circuitry.
GUARANTEED OPERATING RANGES 16

Symbol Parameter Min Typ Max Unit 1
VCC Supply Voltage 4.75 5.0 5.25 V PLASTIC
TA Operating Ambient 0 25 70 C N SUFFIX
Temperature Range CASE 648
IOH Output Current High 0.4 mA

IOL Output Current Low 8.0 mA
16
1
SOIC
D SUFFIX
CASE 751B
ORDERING INFORMATION
Device Package Shipping
SN74LS147N 16 Pin DIP 2000 Units/Box
SN74LS147D SOIC16 38 Units/Rail
SN74LS147DR2 SOIC16 2500/Tape & Reel
SN74LS148N 16 Pin DIP 2000 Units/Box
SN74LS148D SOIC16 38 Units/Rail
SN74LS148DR2 SOIC16 2500/Tape & Reel
Semiconductor Components Industries, LLC, 2001 1 Publication Order Number:

October, 2001 Rev. 7 SN74LS147/D

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SN74LS147
(TOP VIEW)
OUTPUT INPUTS OUTPUT
VCC NC D 3 2 1 9 A
16 15 14 13 12 11 10 9
D 3 2 1 9
4 A
5 6 7 8 C B
1 2 3 4 5 6 7 8
4 5 6 7 8 C B GND
INPUTS OUTPUTS
SN74LS148
(TOP VIEW)
OUTPUTS INPUTS OUTPUT
VCC EO GS 3 2 1 0 A0
16 15 14 13 12 11 10 9
EO GS 3 2 1 0
4 A0
5 6 7 EI A2 A1
1 2 3 4 5 6 7 8
4 5 6 7 E1 A2 A1 GND
INPUTS OUTPUTS
http://onsemi.com
2

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SN74LS147 SN74LS148
FUNCTION TABLE FUNCTION TABLE
INPUTS OUTPUTS INPUTS OUTPUTS
1 2 3 4 5 6 7 8 9 D C B A EI 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO
H H H H H H H H H H H H H H X X X X X X X X H H H H H
X X X X X X X X L L H H L L H H H H H H H H H H H H L
X X X X X X X L H L H H H L X X X X X X X L L L L L H
X X X X X X L H H H L L L L X X X X X X L H L L H L H
X X X X X L H H H H L L H L X X X X X L H H L H L L H
X X X X L H H H H H L H L L X X X X L H H H L H H L H
X X X L H H H H H H L H H L X X X L H H H H H L L L H
X X L H H H H H H H H L L L X X L H H H H H H L H L H
X L H H H H H H H H H L H L X L H H H H H H H H L L H
L H H H H H H H H H H H L L L H H H H H H H H H H L H
H = HIGH Logic Level, L = LOW Logic Level, X = Irrelevant
FUNCTIONAL BLOCK DIAGRAMS
(11) (10)
1 0 (15)
EO
(12) (11) (14)
2 (9)
A 1 GS
(13) (12)
3 2
(8)
A0
(1) (13)
4 3
(7)
(2) B (1)
5 4
(7)
(3) (2) A1
6 5
(4) (6) (3)

7 C 6
(5) (4)
8 7 (6)
A2
(10) (14) (5)
9 D EI
SN74LS147 SN74LS148
http://onsemi.com
3

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Ruta de datos (Multiplexores y demultiplexores
RUTA DE DATOS (MULTIPLEXORES DEMULTIPLEXORES)
1. Multiplexores
n
Multiplexor = circuito con N entradas, 1 salida y n patillas de seleccin, tal que 2 =N. Con la
combinacin binaria introducida en las patillas de seleccin (n), elegimos la entrada N que aparecer
en la salida.
Sntesis:
Se D1 D0 Y
0 0 0 0
Se D1 D0 Y
D0 0 0 1 1 0 X D0 D0
0 1 0 0 1 D1 X D1
Y 0 1 1 1
MUX
1 0 0 0
D1 1 0 1 0
1 1 0 1
1 1 1 1
Se
y = Seid 0 + Seid1
Se Se
d0 d0 d0 d0
d1 0 1 0 0
d1 0 1 1 1
Multiplexor de 4 canales (4 a 1)
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Multiplexor de 8 canales (8 a 1)
1. Convertidor de datos de paralelo a serie

Usos
2. Sintetizar funciones lgicas
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Sntesis de funciones lgicas

A la hora de sintetizar una funcin lgica lo que se hace es obtener los trminos minterm de dicha funcin, estos son las
combinaciones de entrada para las cuales la salida toma valor 1. Por lo tanto con unmultiplexor se puede implementar
dicha funcin introduciendo un nivel 1 en cada una de las entradas correspondientes al orden delos trminos minterm
necesarios y conectando las variables de entrada en las patillas de seleccin de dichas entradas.
Ejemplo:
f (a, b, c) = m(0, 4,5, 6, 7)
La implementacin ms elemental consiste en colocar un

multiplexor de 8 canales que tengas a 1 las entradas 0,4,5,6,7
y conectar las variables a. b y c en las patillas de seleccin.
Sin embargo en ocasiones se puede simplificar la

implementacin sometiendo primeramente a la funcin a una
simplificacin y posteriormente implementar el resultado con uno
o varios multiplexores.
Ejemplo:
f (a, b, c, d ) = m(4,5, 6, 7,8,13,14,15)
f (a, b, c, d ) = abcd + abcd + abcd + abcd + abcd + abcd + abcd + abcd
Elegimos un multiplexor de 4 canales al que conectamos las variables a y b, por lo que en la funcin anterior sacamos
factor comn las variables ay b que aparezcan con los mismos valores en los diferentes trminos:
f (a, b, c, d ) = ab (0) + ab(1) + ab (cd ) + ab(cd + cd + cd ) = ab (0) + ab(1) + ab (cd ) + ab(cd )
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Diseo en rbol
Cuando el nmero de variables es tal que un multiplexor no es suficiente, se utiliza un diseo en rbol.
El diseo en rbol consiste en sintetizar un grupo de variables comunes a todos los trminos y luego conectar las
salidas ala sintetizacin del resto de variables.
Ejemplo:
f (a, b, c, d , e) = abcde + abde + abcde + abcde + abcde + abcde

1 Se decide las variables que van a formar el primer nivel y se sacan como factor comn en cada
uno del os trminos en todas sus combinaciones. En caso de no aparecer en todas sus
combinaciones se aplica el teorema de expansin hasta que aparezcan.
Se toman para el primer nivel las variables a y b.
f (a, b, c, d , e) = ab (cde + de ) + ab (cde + cde ) + ab(cde + cde ) + ab(0)

2 Agrupar y simplificar los trminos comunes a las variables del primer nivel y sintetizar el contenido
de los parntesis eligiendo las variables del segundo nivel.
Se toman para el segundo nivel las variables d y e.
f (a, b, c, d , e) = ab (cde + de )+ ab (cde + cde )+ ab (cde + cde )+ ab(0)

A B C
A = (cde + de ) = de (0) + de(c ) + de (1) + de(0)
B = (cde + cde ) = de (0) + de(0) + de (c + c) + de(0) = de (0) + de(0) + de (1) + de(0)
C = (cde + cde ) = de (c ) + de(0) + de (0) + de(c)
3 Sintetizar con multiplexores cada nivel e interconectar entre ellos de forma que cada combinacin
binaria de los del segundo nivel se conectan a las entradas correspondientes del nivel superior.
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2. Demultiplexores
n
Demultiplexor = circuito con 1 entradas, N salida y n patillas de seleccin, tal que 2 =N. Con la
combinacin binaria introducida en las patillas de seleccin (n), elegimos la salida N en la que
aparecer la entrada.
Con la combinacin
binaria introducida en las
patillas de seleccin,
elegimos la salida por la
que aparecer la entrada.
Pgina 5

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1. Distribucin de datos
Usos 2. Decodificacin
3. Diseo general
Uso como decodificador

El uso es muy sencillo, ya que, se pondr la entrada a un nivel lgico fijo (1 o 0 segn interese) y
luego mediante la combinacin binaria que metamos en las patillas de seleccin conseguiremos el
nivel lgico introducido a la entrada en la salida seleccionada, conformando con ello un
decodificador.
O0 D0
O1 D1
O2 D2
O3 D3
O4 D4
O5 D5
O6 D6
I O7 D7
DEMUX O8 D8
O9 D9
O10
O11
O12
O13
O14
O15
S3 S2 S1 S0
Decodificador BCD-Segmentos
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3. Codificadores con prioridad
Un circuito codificador genera una salida en funcin del cdigo correspondiente a la entrada activa.
Si estn activadas ms de una entrada es necesario establecer un criterio de prioridad de forma que
en todo momento slo se genere el cdigo de la lnea ms prioritaria de entre todas las activas.
A este tipo de codificadores se les denomina codificadores con prioridad.
SN74LS147
FUNCTION TABLE
INPUTS OUTPUTS
1 2 3 4 5 6 7 8 9 D C B A
H H H H H H H H H H H H H
X X X X X X X X L L H H L
X X X X X X X L H L H H H
X X X X X X L H H H L L L
X X X X X L H H H H L L H
X X X X L H H H H H L H L
X X X L H H H H H H L H H
X X L H H H H H H H H L L
X L H H H H H H H H H L H
L H H H H H H H H H H H L
H = HIGH Logic Level, L = LOW Logic Level, X = Irrelevant
4. Amplificadores (Buffers-Drivers) y Transmisores-Receptores de Bus

Circuitos integrados que sirven para amplificar la corriente de las seales y para configurar los
buses de comunicacin de los sistemas microprocesadores.
Pgina 7

lOMoARcPSD|1984617
EXAMENES
Mayo del 2002

Circuitos selectores de datos (multiplexores):
a. Conceptos de multiplexores.
b. Aplicarlo al diseo de dos niveles (usando multiplexores de 4 entradas y 1 salida) de la
siguiente funcin lgica:
f ( x, y, z , u , v) = xyzuv + xyzuv + xz (u + v)
f ( x, y, z , u , v) = xyzuv + xyzuv + xz (u + v) = xyz (u + v ) + xyzuv + xzu + xzv = xyzu + xyzv + xyzuv + xzu + xzv
er
1 nivel xz:
f ( x, y, z , u , v) = xyzu + xyzv + xyzuv + xzu + xzv = x z (uyv )+ xz (0) + xz (u + v)+ xz ( y u + y v )
A B C
er
2 nivel uy:
A = uyv = uy (v )
B = (u + v) = uy + uy + u yv + uyv + uyv + uyv = u y (v) + uy (v) + uy (1) + uy (1)
C = y u + y v = y u + y v u + y v u = u y (1) + uy (0) + uy (v ) + uy (0)
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lOMoARcPSD|1984617
Septiembre del 2000

Diseo con circuitos multiplexores y demultiplexores:
a. Aspectos tericos.
b. Aplicarlo a los circuitos cambiadores de cdigo que pasan de BCD (exceso a 3) a Gray. Para
facilitar la tarea se adjunta la tabla de correspondencia entre los distintos cdigos.
Dgito BCD BCD Dgito BCD BCD

Gray Gray
Decimal (5421) Exceso - 3 Decimal (5421) Exceso - 3
0 0000 0011 0000 0 0000 0 0 1 1 0 0 0 0
1 0001 0100 0001 1 0001 0 1 0 0 0 0 0 1
2 0010 0101 0011 2 0010 0 1 0 1 0 0 1 0
3 0011 0110 0010 3 0011 0 1 1 0 0 0 1 1
4 0100 0111 0110 4 0100 0 1 1 1 0 1 1 0
5 0101 1000 0111 5 0101 1 0 0 0 0 1 1 1
6 0110 1001 0101 6 0110 1 0 0 1 0 1 0 0
7 0111 1010 0100 7 0111 1 0 1 0 0 1 0 1
8 1000 1011 1100 8 1000 1 0 1 1 1 1 0 0
9 1001 1100 1101 9 1001 1 1 0 0 1 1 0 1
b3 b2 b1 b0 g3 g2 g1 g0
g3 = m(11,12) g 2 = m(7,8,9,10,11,12) g1 = m(5, 6, 7,8) g 0 = m(4, 6,8,10,12)
b0
U8
b1 2 11
3 A0 O0 9
b2 21 A1 O1 10
22 A2 O2 8
b3 A3 O3 7
1 EL O4 6
23 ~E O5 5
O6 4
O7 18
O8 17
5V O9
O10 20
VCC O11 19
O12 14
O13 13
O14 16
O15 15
4514BD_5V
g3 g2 g1 g0
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PLDs
LGICA COMBINACIONAL PROGRAMABLE
1. Procesamiento digital de la informacin

PLD = Dispositivo lgico programable
Compuestos por dos matrices de lneas y columnas conectadas a un grupo depuestas AND por un
lado y a otro grupo de puertas OR por otro. En funcin de donde est situada la matriz programable
se clasifican en:
Arquitectura Matriz AND Matriz OR

PROM fija programable
PAL Programable fija
PLA Programable Programable
Notacin:
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PLDs
2. Memorias PROM,EPROM, EEPROM Y FLASH
Programable la matriz OR
N entradas 2 puertas NAND y ? puertas OR. El nmero de puertas OR depende del fabricante
n
y dispositivo seleccionado
Implementacin: Simplemente traspasar la funcin cannica al dispositivo PROM. Si la funcin no

est expresada en la forma cannica se aplicar el teorema de Shanon o de
expansin.
1. Nmero elevado de entradas muchas clulas AND

Inconvenientes 2. Ante simplificaciones extensas, muchas clulas AND sin utilizar
3. Sencillo de implementar, pero alto consumo de recursos
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PLDs
PAL PLA
Programable la matriz AND uso para Programable las dos clulas mayor coste,
muchas entradas y pocos trminos minterm mayor versatilidad facilidades de diseo
Notacin:
Ejemplo:
PLA 342 (3 entradas, 4 AND y 2 salidas)
PLA (n+1)(m+1)4
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PLDs
Configuraciones de salida
Salida a travs de XOR invers. programable
Combinacionales Salidas programables como entradas.

Tipos de Realimentacin
salidas
Bsicas biestables de salida
Secuenciales
Macroceldas biestable + multiplexor
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PLDs
EXAMENES
Junio de 1997
Implementar mediante PROMs la funcin lgica:
f1 = M (0,3, 4,5, 6, 7,11,13,14,15)
f 1 = M (1, 2,8,9,10,12)
1 = 1 2 8 9 10 12 = 1 + 2 + 8 + 9 + 10 + 12
= 1 + 2 + 8 + 9 + 10 + 12
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PLDs
Implementacin mediante PALs
Primeramente se ha de simplificar:
f1 = m3 m5 m6 m7 m13 m14 a a
f1 = acd + bcd + bcd c c c c
d
a b c d b
d
2
1
3
x x x 2 1
. d 1 1 1
b
x x x 2 1
. d 1 1
x x x 2 1
.
x x x 2 1
.
2
U4
OR2
1
f1
Ejemplo con PLAs.

Con una PLA de 342 implementar
f 0 (a, b, c) = m(3,5, 6, 7)
f1 (a, b, c) = m(0, 2, 4, 6)
a a a a
c c c c c c c c
b 1 b 1 1
f 0 (a, b, c) = ac + bc + ab b 1 1 1 b 1 1
f1 (a, b, c) = c
a b c
2
2
3
2 1 x
x x
2 1 x
x x
x 2 1
x x
2 1
x x
2
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1
f0
f1
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Bsculas
CIRCUITOS SECUENCIALES
1. Introduccin a los autmatas finitos
Circuito secuencial = las salidas dependen del estado de las entradas en el instante t y del estado
de las salidas en el instante t-1
Espacio de entradas ( X = x1, x2 )

Espacio de estados ( S = S1, S2 )
Entidades de un Espacio de salidas ( Y = y1, y2, y3 )

circuito secuencial Ley de produccin de nuevos estados a partir de las entradas y del
estado anterior.
Ley de produccin de salidas a partir de las entradas y del estado
anterior.
COMPORTAMIENTO DEL SISTEMA DE UN BOLGRAFO

x1 = 1 pulsar bolgrafo x2 = 0 bolgrafo sin pulsar
S1 = punta dentro S2 = punta fuera
y1 = sale la punta y2 = entra la punta y3 = no se mueve
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Bsculas
2. Comportamiento sncrono asncrono
Asncrono = cambia al cambiar las

entradas.
Sncrono = cambia al cambiar las entradas

y cumplir una condicin de
reloj (onda cuadrada).
3. Biestables
Biestable = dos estados estables
Asncronos No tienen reloj

Latches Activos por nivel
Reloj Flancos Activos por flancos
Master-Slave Pulsos
Clasificacin
RS ( Set Reset)
D (Delay)
Constitucin JK
T (Toggle)
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Bsculas
RS (Reset-Set) asncrono
Con puertas NAND
Q Q R 2 1 2 \Q
1
3
Q = S + QR = S QR
S S S S
Q
Q = R + S Q = R S Q
2
R 0 1 1 1 1
S 2 1 3
R 0 X X 0
S \Q
2
1
Con puertas NOR 3
Q = S + QR = S + Q + R Q = S + Q + R
2 Q
Q = R + S Q = R + S + Q Q = R + S + Q R
3
1
RS sncronizada por nivel
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Bsculas
RS sncronizada por flanco
RS Master-Slave
MASTER SLAVE
S 2 2 Q
1 2 1
3 1 2 3
3 1
3
2
2
1 3
1 2
1
\Q
R 3
1 3 3
Reloj
2 1
Reloj S R Q
Nivel x x Qt-1
1 0 1
0 1 0
Con el nivel alto del reloj cambia la maestra y con el bajo la
0 0 Qt-1
esclava.
1 1 Imposible
RS sincronicada con Preset y Clear
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Bsculas
D (Delay)
D Delay = Retardo
D = bscula RS con las dos entradas R y S unidas mediante una inversin
No existe la bscula D asncrona.
El valor de la entrada D se carga en la bscula cuando hay impulso de reloj.
Uso principal = elemento bsico de memoria donde Clk= Write
D Sncrona por nivel
D Master-Slave
D por flancos
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Bsculas
Bsculas JK
JK = bscula RS pero cuando las dos entradas R y S tienen nivel lgico 1 la salida cambia
de estado (bascula).
J S K R
No existe la bscula JK asncrona.
Biestable J-K sincronizado a niveles
J-K Master Slave con Preset y Clear

MASTER SLAVE
Cl
J 2 2
Q
3 1 3 1 2 2
4 4 1 3 1
3 4
K 2 2 \Q
2 2 1 3 1
3 1 3 1 3 4
4 4
Reloj
2 1
Pr
Pr Cl Ck J K Q
1 0 X X X 1
0 1 X X X 0
1 1 X X X IMPOSIBLE
0 0 0 0 Qt-1
0 0 1 0 1
0 0 0 1 0
0 0 1 1 BASCULA
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Bsculas
Bsculas T (Toggle)
Igual que la JK pero siempre con la dos entradas (J y K) unidas formando la entrada T
T=0 la bscula no cambia
T=1 la bscula bascula continuamente.
Cuando la entrada T est a 1 se comporta como un divisor de la frecuencia de reloj entre 2.
Ck T Q
X 0 Qt-1
1 BASCULA
Se utiliza para configurar contadores asncronos
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Bsculas
Anlisis y sntesis de circuitos secuenciales
Ejercicios:
E.8.2. Dibujar el diagrama de transicin de estados y produccin
de salidas, las tablas de transicin y la expresin lgica
de las funciones f y g para el circuito secuencial de la
figura.
Obsrvese que ahora hay realimentacin desde la salida
y por consiguiente a la entrada se calculan funciones de
x(t) y Q(t) pero Q(t) procede de los valores de D en (t-t).
Si el biestable D se dispara a subidas dibujar la evolucin
temporal de la seal en Q cuando en la entrada x(t) y en
el reloj Ck, aparecen las siguientes seales:
E.8.1. Dibujar el diagrama de transicin de estados, las tablas de

transicin y la expresin lgica de las funciones de
produccin de estados y de salidas (f y g) para el circuito
secuencial de la figura, suponiendo que el biestable est
en baja.
Cul sera la secuencia de salida en y=y(Q,x1), si a la
entrada aparece la siguiente secuencia?
E.8.4. Sintetizar usando biestables D y las puertas lgicas necesarias los siguientes autmatas finitos de
dos y cuatro estados
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DISEO SECUENCIAL: CONTADORES Y REGISTROS
1. Diseo secuencial con biestables D, T, y J-K
El procedimiento es el mismo para los tres casos:

1. Disponer del diagrama de transicin de estados.
2. Obtener la tabla de la verdad de las transiciones compuesta por las variables de entrada
(los valores de las bsculas en el estado inicial), las variables de salida (los valores de las
bsculas en el estado final), los valores necesarios en las entradas de cada bscula para
obtener el estado final y los valores de las variables de salida.
3. Obtener el circuito.
Tipos de mquinas secuenciales

Diagrama de estados y tabla de estados
Las funciones de transicin de estado f y de salida g de una mquina secuencial se suelen
representar mediante un diagrama de estados o tabla de estados.
Diagrama de estados: grafo dirigido que representa el comportamiento del circuito secuencial.
Nodo= Cada estado del sistema. Arco= Transicin entre estados.
Salida se puede representar en los nodos (Mquina Moore) o en los arcos (Mquina
Huffman-Mealy)
Mquina Huffman-Mealy Las salidas en el instante t dependen de las entradas en ese mismo
instante.
Mquina de Moore Las salidas en el instante t dependen de las entradas en el instante t-1.

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Diseo con bsculas D
Hay que tener en cuenta que en una bscula D el valor de la salida Q sigue siempre al
valor de la entrada D cuando entra el impulsos de reloj. Por lo tanto la entrada D
ser siempre igual al del valor de la Q final que se quiera obtener.
Ejemplo:
Variable Estado Estado Variable Entrada
entrada inicial final salida a bscula
1/1
x Qn Qn+1 y D
1 0 1 1 1
0/0 S0 S1 1/0 0 0 0 0 0
1 1 1 0 1
0/0
0 1 0 0 0
x 2 1
D Q
Tras simplificar: D=x y = xiQ 3 4 2
y
CLK Q 1
3
Diseo con bsculas T
Hay que tener en cuenta que la respuesta de una bscula T es:
Entrada T Salida
0 La salida no cambia
1 La salida bascula
Ejemplo:
0/1
x Qn Qn+1 y T
1/0 S0 S1 1/0 0 0 1 1 1
1 0 0 0 0
0/0
1 1 1 0 0
0 1 0 0 1
Tras simplificar: T=x y = x iQ = x iQ = x + Q U4

y
2
1
x 2 1 2 1 3
T Q
3 4
CLK Q
NOT

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Diseo con bsculas J-K
Hay que tener en cuenta que la respuesta de una bscula JK es:
Respuesta
Estado inicial Estado final de la Entrada J Entrada K
bscula
No cambiar 0 0
0 0 o 0 X
Poner a 0 0 1
Cambiar 1 1
0 1 o 1 X
Poner a 1 1 0
Cambiar 1 1
1 0 o X 1
Poner a 0 0 1
No cambiar 0 0
1 1 o X 0
Poner a 1 1 0
Ejemplo:
0/1
x Qn Qn+1 y J K
1/0 S0 S1 1/0 0 0 1 1 1 X
1 0 0 0 0 X
0/0
1 1 1 0 X 0
0 1 0 0 X 1
x x x x
Q X X J=x Q 1 0 K=x
Q 1 0 Q X X
x x
Q 1 0 y = x iQ
Q 0 0
x 2 1 1 3
J Q
12
CLK
4 2 2
K Q 1
y
3

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Representacin, sntesis y anlisis
Matriz funcional
Matriz que recoge los estados iniciales el la columna de la izquierda, los estados finales en la lnea
superior y en los cuadros de la matriz se representan los valores de las variables que provocan la
transicin entre los estados iniciales y los finales
Q0 Q0 Estado final
M ( x0 ) Q0 0 1 0+1=1 La suma de todos los
elementos de cada
Q0 x0 x0 x0 + x0 = 1 fila = 1

Estado
inicial
Para el caso de diseo con bsculas D:
El valor de D se obtendr tomando las celdas que provocan que Q se ponga a 1 y realizando
la suma de los productos entre las bsculas del estado inicial y el valor que se encuentre en las
celdas citadas:
D = Q0 i1 + Q0 i x = Q0 + Q0 i x = (Q0 + Q0 )i(Q0 + x ) = Q0 + x
Para el caso de diseo con bsculas JK:

El valor de J se obtendr de tomar las celdas que provocan que Q pase de 0 a 1
El valor de K se obtendr de tomar las celdas que provocan que Q estando a 1 siga a 1 y
posteriormente se invertir dicho valor de K.
De esta manera (J=1 y K=0) se consigue que la bscula se ponga a 1 independientemente de si
anteriormente era 0 1.
J = Q0 i1 = Q0 K = Q0 i x K = Q0 i x = x + Q0
Ejemplo con bsculas JK:
Matriz funcional
Estado inicial Estado final
Columna 0 1 2 3 Fila
Q1Q0 00 01 10 11
00 0 1 0 0 0
01 x0 x1 + x0 i x1 0 0 x0 x1 + x0 x1 1
10 x0 i x1 x0 x1 x0 x1 x0 x1 2
11 x0 x1 x0 x1 x0 x1 x0 i x1 3
mij celda de fila i y columna j
Se puede apreciar que la matriz est bien ya que la suma de cada una de las lneas da como
resultado 1.

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Obtencin de J0 :
Se tomarn las celdas que provocan que Q0 pase de 0 a 1. m01, m03, m21 y m23
J 0 = Q1 iQ0 (1 + 0) + Q1 Q0 ( x0 x1 + x0 x1 )
Obtencin de K0 :
Se tomarn las celdas que provocan que Q0 siga a 1 del estado inicial al final y luego se invertir el
resultado obtenido. m11,m13,m31,m33
K 0 = Q1 iQ0 (0 + x0 x1 + x0 x1 ) + Q1Q0 ( x0 x1 + x0 i x1 ) K 0 = Q1 iQ0 (0 + x0 x1 + x0 x1 ) + Q1Q0 ( x0 x1 + x0 i x1 )
Obtencin de J1 :
Se tomarn las celdas que provocan que Q1 pase de 0 a 1. m02, m03, m12 y m13
J1 = Q1 Q0 (0 + 0) + Q1Q0 (0 + x0 x1 + x0 x1 )
Obtencin de K1 :
Se tomarn las celdas que provocan que Q1 siga a 1 del estado inicial al final y luego se invertir el
resultado obtenido. m22,m23,m32,m33
K1 = Q1 Q0 ( x0 x1 + x0 x1 ) + Q1Q0 ( x0 x1 + x0 i x1 ) K1 = Q1 Q0 ( x0 x1 + x0 x1 ) + Q1Q0 ( x0 x1 + x0 i x1 )
El siguiente paso consiste en simplificar cada una de las funciones e implementar el circuito.

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Anlisis:
El anlisis consiste en obtener la matriz funcional y/o el diagrama de etapas a partir de un circuito
determinado.
Para estudiar el procedimiento vamos a partir del ejemplo del problema correspondiente al examen
de Junio del 2003.
2. Analice el circuito secuencial de la figura, presentando el resultado del anlisis mediante las expresiones
lgicas correspondientes, la matriz funcional y el diagrama de transicin de estados.
En primer lugar obtendremos las funciones correspondientes a cada variable (Di e y) a partir del
esquema suministrado:
DA = x1 + QA DB = x1 i x2 iQB + ( x1 + x2 )QB y = (QA + QB ) x2 + x1

Matriz funcional
QB QA 00 01 10 11
00 m00 m01 m02 m03

01 m10 m11 m12 m13
10 m20 m21 m22 m23
11 m30 m31 m32 m33
mij celda de fila i y columna j

El clculo de cada una de las celdas se efectuar:
1. La funcin de la fila de cada celda se obtendr de sustituir las Qm por su valor
correspondiente a las variables del estado inicial.
2. La funcin de la columna de cada celda se obtendr de sustituir las Qm por su valor
correspondiente a las variables del estado final.

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DA = x1 + QA DB = x1 i x2 iQB + ( x1 + x2 )QB
QBQA = 00
Funciones de la fila 0 m0 Estados iniciales

DA = x1 + QA = x1 + 0 = x1
DB = x1 i x2 iQB + ( x1 + x2 )QB = x1 i x2 i0 + ( x1 + x2 )1 = ( x1 + x2 )
Estados finales
m00 = DB i DA m00 = DB i DA = ( x1 + x2 )i x1 = x1 i x1 i x2 = x1 i x2
m01 = DB i DA m01 = DB i DA = ( x1 + x2 )i x1 = x1 i x1 i x2 = 0
m02 = DB i DA m02 = DB i DA = ( x1 + x2 )i x1 = x1 i x1 + x1 i x2 = x1 i x2
m03 = DB i DA m03 = DB i DA = ( x1 + x2 )i x1 = x1 i x1 + x1 i x2 = x1
QBQA = 01

DA = x1 + QA = x1 + 1 = 1
DB = x1 i x2 iQB + ( x1 + x2 )QB = x1 i x2 i0 + ( x1 + x2 )1 = ( x1 + x2 )
Estados finales
m10 = DB i DA m10 = DB i DA = ( x1 + x2 )i1 = 0
m11 = DB i DA m11 = DB i DA = ( x1 + x2 )i1 = ( x1 + x2 ) = x1 i x2
m12 = DB i DA m12 = DB i DA = ( x1 + x2 )i1 = 0
m13 = DB i DA m13 = DB i DA = ( x1 + x2 )i1 = x1 + x2
QBQA = 10

DA = x1 + QA = x1 + 0 = x1
DB = x1 i x2 iQB + ( x1 + x2 )QB = x1 i x2 i1 + ( x1 + x2 )0 = x1 i x2
Estados finales
m20 = DB i DA m20 = DB i DA = x1 i x2 i x1 = ( x1 + x2 ) x1 = x1 x2
m21 = DB i DA m21 = DB i DA = x1 i x2 i x1 = ( x1 + x2 ) x1 = x1
m22 = DB i DA m22 = DB i DA = x1 i x2 i x1 = x1 i x2
m23 = DB i DA m23 = DB i DA = x1 i x2 i x1 = 0

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QBQA = 11

DA = x1 + QA = x1 + 1 = 1
DB = x1 i x2 iQB + ( x1 + x2 )QB = x1 i x2 i1 + ( x1 + x2 )0 = x1 i x2
Estados finales
m30 = DB i DA m30 = DB i DA = x1 i x2 i0 = 0
m31 = DB i DA m31 = DB i DA = x1 i x2 i1 = x1 + x2
m32 = DB i DA m32 = DB i DA = x1 i x2 i0 = 0
m33 = DB i DA m33 = DB i DA = x1 i x2 i1 = x1 i x2
Matriz funcional
QB QA 00 01 10 11
00 x1 i x2 0 x1 i x2 x1
01 0 x1 i x2 0 x1 + x2
10 x1 x2 x1 x1 i x2 0
11 0 x1 + x2 0 x1 i x2
Suma de fila 0:
fila0 = ( x i x ) + 0 + x i x
1 2 1 2 + x1 = x1 ( x2 + x2 ) + x1 = x1 + x1 = 1
Suma de fila 1:
fila1 = 0 + x i x1 2 + 0 + x1 + x2 = ( x1 + x1 )i( x1 + x2 ) + x2 = x1 + x2 + x2 = 1
Suma de fila 2:
fila2 = x x1 2 + x1 + x1 i x2 + 0 = ( x1 + x1 )i( x1 + x2 ) + x1 i x2 = x1 + x2 + x1 i x2 = ( x1 + x1 )i( x1 + x2 ) + x2 = x1 + x2 + x2 = 1
Suma de fila 3:
fila3 = 0 + ( x + x ) + 0 + x i x
1 2 1 2 = ( x1 + x1 )i( x1 + x2 ) + x2 = x1 + x2 + x2 = 1
Se puede comprobar que la matriz es correcta ya que la suma de cada lnea da

como resultado el nivel 1

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EXAMENES
Junio del 2000
Usar el procedimiento general de autmatas

finitos con PLDs y biestables D para disear un
circuito que representa el siguiente diagrama de
transiciones de estados:
SOLUCIN:
Tabla de la verdad de las transiciones

ORDEN
Variables Estado Estado Variable Entrada

N
x1 x2 Q1 Q0 Q1 + 1 Q0 + 1 y1 y2 D1 D0
Tener en
0 0 0 0 0 0 0 0 0 0 0
cuenta que
4 0 1 0 0 0 1 0 1 0 1
al ser
8 1 0 0 0 0 1 0 1 0 1
bscula D, a
12 1 1 0 0 1 1 1 0 1 1 la entrada D
1 0 0 0 1 0 1 0 1 0 1 habr que
5 0 1 0 1 1 0 1 0 1 0 meter el
9 1 0 0 1 1 0 1 0 1 0 mismo valor
13 1 1 0 1 1 1 1 0 1 1 que el que
2 0 0 1 0 1 0 1 0 1 0 se quiera
6 0 1 1 0 1 1 1 1 1 1 obtener en
10 1 0 1 0 1 1 1 1 1 1 Q
14 1 1 1 0 1 1 1 1 1 1
3 0 0 1 1 1 1 1 1 1 1
7 0 1 1 1 0 1 0 0 0 1
11 1 0 1 1 0 1 0 0 0 1
15 1 1 1 1 1 1 0 0 1 1

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Logigrama:
x1 x2 Q1 Q0
2
2
3
1
2 1 0
1
2 1
X X
2
2 1
X X
3
2 1
X X X X
4
2 1
X X
5
2 1
X X
6
2 1
X X X X
7
2 1
X
8
2 1
X X
9
2 1
X X
10
2 1
X X X X
11
2 1
X
12
2 1
X X X
13
2 1
X X X
14
2 1
X X X X
15
2 1
X X
2
U4 U4 U4 U4
OR2 OR2 OR2 OR2
1
Reloj
3
U5 U5
CLK
CLK
D
DFF DFF
Q
Q
1
y1 y2
Q1 Q0

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Junio del 2002
SOLUCIN:

Variable
Variable
entrada
salida
orden
Estado Estado Entradas

N
inicial final a bscula
x1 Q1 Q0 Q1 + 1 Q0 + 1 y1 J1 K1 J0 K0
0 0 0 0 0 0 0 0 X 0 X
4 1 0 0 1 0 1 1 X 0 X
1 0 0 1 0 1 0 0 X X 0
5 1 0 1 1 0 1 1 X X 1
2 0 1 0 1 0 1 X 0 0 X
6 1 1 0 1 1 1 X 0 1 X
3 0 1 1 1 1 0 X 0 X 0
7 1 1 1 1 1 0 X 0 X 0
Hay que tener en cuenta que la respuesta de una bscula JK es:
Estado inicial Estado final Entrada J Entrada K

0 0
0 0 0 X
0 1
1 1
0 1 1 X
1 0
1 1
1 0 X 1
0 1
0 0
1 1 X 0
1 0

lOMoARcPSD|1984617
Q1 Q1
Q 0 Q0 Q0 Q 0
x 0 1 3 2
x 4 5 7 6
Q1 Q1 Q1 Q1 Q1 Q1
Q 0 Q0 Q0 Q 0 Q 0 Q0 Q0 Q 0 Q 0 Q0 Q0 Q 0
x 0 0 X X x X X 0 0 x 0 X X 0
x 1 1 X X x X X 0 0 x 0 X X 1
J1 = x K1 = 0 J 0 = xQ1
Q1 Q1 Q1 Q1
Q 0 Q0 Q0 Q 0 Q 0 Q0 Q0 Q 0
x X 0 0 X x 0 0 0 1
x X 1 0 X x 1 1 0 1
K0 = xQ1 y = Q1 Q0 + xQ1
2
x 1 1
J Q
3 Q0 1
J Q
3 Q1
3
12 12
CLK CLK
2
1 4 2 4 2
3 K Q K Q
Reloj
2
1
3 2
y
1
3

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CONTADORES
Los contadores son circuitos secuenciales capaces de recorrer una secuencia previamente
especificada de estados. Reciben un tren de impulsos y responden con una sucesin de estados
correspondientes a la representacin en binario del nmero de impulsos recibidos desde que se
inici el ciclo.
Las bscula que componen el contador no cambian de

Asncronos estado exactamente al mismo tiempo, dado que no
comparten el mismo impulso de reloj.
Tipos de
contadores Hay una relacin temporal fija entre s. Todas las
bsculas que componen el contador reciben en el mismo
Sncronos instante la seal de reloj y por lo tanto cambian (si han
de cambiar) en el mismo instante.
Contadores asncronos:
Compuestos por bsculas JK con J=K=1 (bsculas T) de forma que la entrada de reloj entra en la
primera bscula (bit de menor peso) y el reloj del resto de las bsculas es la salida Q de la
bscula anterior.
Esto provoca el sentido asncrono del contador, ya que cuando entra el impulso de reloj a la primera
bscula esta empieza a bascular, pero la siguiente no bascular hasta que no lo haya hecho la
anterior. Este efecto provoca una reaccin que se va aadiendo de bscula a bscula y por lo tanto
el tiempo de cambio de un estado al otro puede ser el resultado de acumular los tiempos de
transicin del nmero de bsculas que intervienen en dicho cambio.

lOMoARcPSD|1984617
Contadores descendentes:
Para configurar contadores con sentido descendente hay dos posibilidades:
1. Tomar un contador ascendente y tomar las salidas de la Q .
2. Tomar la entrada de reloj de cada bscula de la salida Q de la bscula anterior.
Contador reversible
Para x=1 seleccionamos la entrada de reloj de cada bscula de la salida Q de la

bscula anterior, por lo tanto se comporta como un contador ascendente.
Para x=0 seleccionamos la entrada de reloj de cada bscula de la salida Q de la
bscula anterior, por lo tanto se comporta como un contador descendente.
Contadores de diferentes bases y divisores de frecuencia:

Hay dos formas de implementar contadores binarios de diferentes bases:
1. Resetear todo el contador cuando el nmero binario al que llega contando es el de la base
que se quiere conseguir. Ello provoca la puesta a cero del contador y el inicio de un nuevo
ciclo.
2. Poner a 1 todas las bsculas del contador mediante el Preset cuando se llega al nmero
de la base al que se quiere llegar menos 1 (base-1). Ello provoca que el contador llega al
mximo de su capacidad de cuenta y de esta manera con el siguiente impulso de reloj se
provoca su puesta a 0 y consiguiente inicio de ciclo de cuenta.
La implementacin de divisores de frecuencia bsicamente consiste en implementar contadores

cuya base ser el nmero por el que se quiere dividir la frecuencia.

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Estado inestable

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Contadores sncronos:
La frecuencia mxima de trabajo depende de la suma de los retardos que

Inconvenientes introducen los biestables que lo componen.
de los
contadores
asncronos Los estados estables no se alcanzan siempre al mismo tiempo
Estos inconvenientes se solucionan utilizando contadores sncronos, en los cuales el reloj de

entrada se conecta a la entrada de reloj de todas las bsculas, de forma que la transicin de ellas se
produce en funcin de los valores que se introduzcan en sus entradas de datos. De esta manera
cuando el contador adquiere un estado (estable) posiciona las entradas de las bsculas antes de
que se produzca la entrada del siguiente ciclo de reloj. Cuando esta aparezca todas, las bsculas
comenzarn simultneamente el proceso de cambio (si es que se ha de producir segn los valores
de sus entradas).
El proceso de diseo de los contadores sncronos no deja de ser un caso concreto del diseo de
circuitos secuenciales con bsculas estudiado anteriormente. Ya que partimos de un diagrama de
estados en el que se representan los diferentes estados de cuenta del contador y debemos de seguir
los pasos de diseo analizados en los apartados anteriores.
A pesar de lo indicado se puede configurar un contador binario natural sncrono de una manera un
tanto estandar. Se pueden implementar con bsculas JK con las dos entradas unidas a 1 (bsculas
T) de forma que los relojes de todas las bsculas estn unidos entre s y a la seal del reloj de
entrada.
En el caso de un contador ascendente: cada una de las entradas JK de cada bscula a una
puerta AND de todas las salidas Q de las bsculas de pesos inferior.
En el caso de un contador descendente: cada una de las entradas JK de cada bscula a una
puerta AND de todas las salidas Q de las bsculas de pesos inferior.

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REGISTROS DE DESPLAZAMIENTO
Un registro es circuito digital con dos funciones bsicas:
Almacenamiento de datos.
Movimiento de datos.
Con tales funciones una cuestin elemental es el modo de introducir y el modo de sacar dicha
informacin. Teniendo en cuenta que hay dos maneras de manipular los datos: serie/paralelo; ello da
lugar a tener diferentes configuraciones de registros en funcin de la entrada y la salida de dichos
datos:
Entrada serie / Salida serie.
Entrada serie / Salida paralelo.
Entrada paralelo / Salida serie.
Entrada paralelo / Salida paralelo.
La implementacin de los registros parte Funcionamiento de un registro de desplazamiento

de dos premisas elementales:
1) Estarn compuestos por tantas
bsculas D como bits queramos
almacenar o manipular.
2) Segn el modo de carga o
desplazamiento:
a) En el caso de una entrada paralelo,
cada bit de entrada que queramos
introducir se deber conectar a
cada una de las entradas de cada
bscula del registro.
b) En el caso de una entrada serie o
un desplazamiento, cada entrada
de cada bscula deber ir
conectada a la salida de la bscula
inmediatamente inferior y de la cual
deber recoger el bit que se quiere
desplazar.

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Registro de desplazamiento SN74195 con posibilidad de entrada serie o paralelo y salida serie y
paralelo.

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EXAMENES
Hay numerosas preguntas tericas referentes a contadores asncronos, sncronos y registros

de desplazamiento
Junio del 2003 / Septiembre del 2001

1. Resumen de los problemas propios de los contadores asncronos.
2. Explicar, para el caso de tres bits, cmo resuelve estos problemas un contador sncrono.
3. Sntesis con JK de un contador reversible de 3 bits.
Diagrama de estados
0
1 1 1 1 1 1 1
S0 S1 S2 S3 S4 S5 S6 S7
0 0 0 0 0 0 0

Variable
entrada
orden
Estado Entradas
N
Estado inicial
final a bscula
x1 Q2 Q1 Q0 Q2 + 1 Q1 + 1 Q0 + 1 J2 K2 J1 K1 J0 K0
0 0 0 0 0 1 1 1 1 X 1 X 1 X
8 1 0 0 0 0 0 1 0 X 0 X 1 X
1 0 0 0 1 0 0 0 0 X 0 X X 1
9 1 0 0 1 0 1 0 0 X 1 X X 1
2 0 0 1 0 0 0 1 0 X X 1 1 X
10 1 0 1 0 0 1 1 0 X X 0 1 X
3 0 0 1 1 0 1 0 0 X X 0 X 1
11 1 0 1 1 1 0 0 1 X X 1 X 1
4 0 1 0 0 0 1 1 X 1 1 X 1 X
12 1 1 0 0 1 0 1 X 0 0 X 1 X
5 0 1 0 1 1 0 0 X 0 0 X X 1
13 1 1 0 1 1 1 0 X 0 1 X X 1
6 0 1 1 0 1 0 1 X 0 X 1 1 X
14 1 1 1 0 1 1 1 X 0 X 0 1 X
7 0 1 1 1 1 1 0 X 0 X 0 X 1
15 1 1 1 1 0 0 0 X 1 X 1 X 1

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Q1 Q1 Q1 Q1 Q1 Q1
Q 0 Q0 Q0 Q 0 Q 0 Q0 Q0 Q 0 Q 0 Q0 Q0 Q 0
Q2 0 1 3 2 Q2 1 X X 1 Q2 X 1 X 1
x x x
Q2 4 5 7 6 Q2 1 X X 1 Q2 X 1 X 1
Q2 12 13 15 14 Q2 1 X X 1 Q2 X 1 X 1
x x x
Q2 8 9 11 10 Q2 1 X X 1 Q2 X 1 X 1
J0 = 1 K0 = 1
Q1 Q1 Q1 Q1
Q 0 Q0 Q0 Q 0 Q 0 Q0 Q0 Q 0
Q2 1 0 X X Q2 X X 0 1
x x
Q2 1 0 X X Q2 X X 0 1
Q2 0 1 X X Q2 X X 1 0
x x
Q2 0 1 X X Q2 X X 1 0
J1 = xQ0 + xQ0 K1 = xQ0 + xQ0
Q1 Q1 Q1 Q1
Q 0 Q0 Q0 Q 0 Q 0 Q0 Q0 Q 0
Q2 1 0 0 0 Q2 X X X X
x x
Q2 X X X X Q2 1 0 0 0
Q2 X X X X Q2 0 0 1 0
x x
Q2 0 0 1 0 Q2 X X X X
J 2 = x(Q1Q0 ) + x (Q1 iQ0 ) K 2 = x(Q1Q0 ) + x (Q1 iQ0 )
x x=0 ---- Descendente

x=1 ---- Ascendente Q0 Q1 Q2
2
2 2
5V 1 3 1 2 1 3 1 2 1 3
J Q 3 1 J Q 3 1 J Q
12 3 12 3 12
CLK CLK CLK
1
2 2
4 2 1 4 2 1 4 2
K Q 3 K Q 3 K Q
Reloj

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Temporizadores y relojes
TEMPORIZADORES Y RELOJES
Astable No tiene estado estable. Se usa para generar relojes.
Circuitos de tiempo Monoestable 1 estado estable y otro inestable. Se usa como temporizador.
Biestable 2 estados estables. Se usa como bscula.
1. Principio de funcionamiento
Se basan principalmente en el funcionamiento en rgimen transitorio de las clulas RC, esto es, en la carga y descarga
de un condensador a travs de una resistencia.
Tensin de carga
Vi
VC Vi (1 e t / RC )
Tensin de descarga
Vd VC e t / RC
Constante de tiempo
Ic Vcc VT
RC ln
Vcc
Vcc Tensin _ mxima
Vc
VT Tensin _ de _ disparo
Cuando VT 0, 63Vcc RC
Funcionamiento:
En un primer momento la tensin de entrada es 0V, por lo tanto la corriente que circula por el circuito es 0mA y el
condensador est descargado y la tensin en sus extremos es tambin 0V.
Cuando la tensin Vi pasa a su valor mximo, como el condensador est descargado y la tensin en sus extremos es
0V, toda la Vi se aplica a la resistencia y por ella circula una corriente IR=Vi/R. Esta misma corriente circula por el
condensador que provoca que ste se empiece a cargar, a aumentar la tensin en sus extremos y por lo tanto a
disminuir la cada de tensin en extremos de la resistencia. Esto provoca que la corriente por dicha resistencia disminuya
gradualmente y por lo tanto la velocidad de carga del condensador, provocando ello, una disminucin de la pendiente de
la curva de carga del condensador.
Cuando la Vi de entrada toma el valor 0V, el condensador se encuentra cargado con un determinado valor de tensin,
que como la tensin de entrada es 0V, se aplica a la resistencia. Dicha tensin tiene polaridad inversa a la tensin
aplicada anteriormente, provocando ello una cada de tensin en sentido inverso y por lo tanto tambin una corriente
inversa respecto al sentido del ciclo positivo de entrada.
Dicha corriente tendr un valor I=Vc/R, ello provocar que el condensador se empiece a descargar a travs de dicha
resistencia. Dicha descarga provocar una disminucin de la cada de tensin en sus extremos y por lo tanto, una
disminucin de corriente por la resistencia. Esta disminucin progresiva, provocar una disminucin en la velocidad de
descarga del condensador, y por lo tanto una disminucin de la pendiente de la curva de descarga del condensador y de
la corriente que circula por la resistencia.
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Monoestable
V VCC (1 e t / RC )
t t
V V
1 e RC e RC 1
VCC VCC
t V
ln(1 )
RC VCC
V
t RC ln(1 )
VCC
Funcionamiento:
Inicialmente el condensador est descargado ya que la entrada 1 y la salida 4 estn a 0 (como puede apreciarse en los
diagramas de tiempos) y en la salida 2 habr un 1 y como el otro extremo 3 est a Vcc no habr cada de tensin en
extremos del condensador y estar descargado. La tensin en el punto 3 ser 1, corroborando esto el nivel 0 de la
salida 4.
Cuando se introduce un pulso 1 por la entrada 1, la salida 2 se pone a 0, provocando que la tensin en el punto 3 sea
0, ya que el condensador todava est descargado, este nivel provocar que el nivel en el punto 4 sea 1, reforzando
esto un nivel 1 en la entrada de A aunque se elimine el impulso introducido en la entrada 1.
Al haber un nivel 0 en el punto 2, habr una diferencia de potencial en la clula RC, que provocar una corriente por el
condensador, una progresiva carga en ste y un aumento progresivo de su cada de tensin y por tanto de la tensin en
el punto 3. Mientras esta tensin sea inferior al nivel de tensin VOH (Tensin mnima de entrada para considerar nivel
lgico 1), se tomar como nivel lgico 0 y se mantendr el estado mencionado.
Cuando la tensin en el punto 3 sobrepase VOH debido a la carga del condensador, se tomar como nivel lgico 1, en
la salida 4 habr un nivel 0, que junto con el 0 de la entrada 1 provoca que en el punto 2 haya un 1, apareciendo
dicho 1 tambin en el punto 3 y un 0 en el 4, estando de esta manera en el estado inicial (estable) hasta que se
vuelva a introducir un nuevo pulso de entrada.
El tiempo que el monoestable est en el estado estable (1 de salida) depender del valor de la resistencia y
condensador de la clula RC.
Astable Tensin de umbral de bajo a alto

Tensin de umbral de alto a bajo
V1
V2
Vc
Tensin
Salida
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EL TRANSISTOR DE UNIN BIPOLAR BJT

El transistor sin polarizar
El transistor est compuesto por tres zonas de dopado, como se ve en la figura:
La zona superior es el "Colector", la zona central es la "Base" y la zona inferior es el "Emisor". El

Emisor est muy impurificado, la Base tiene una impurificacin muy baja, mientras que el
Colector posee una impurificacin intermedia.
En este ejemplo concreto el transistor es un dispositivo npn, aunque tambin podra ser un pnp.
Curva caracterstica de salida

Analizamos la malla de salida y obtenemos distintas curvas para diferentes valores de IB.
Ajustando VBB fijo un valor de IB que voy a mantener constante (por ejemplo IB = 10 A). Ahora variando VCC mido
valores de VBE y IC y obtengo la correspondiente curva de IB = 10 A. Hago lo mismo para IB = 20 A, etc... Y as
sucesivamente para diferentes valores de IB.
En cada una de estas curvas hay diferentes zonas:
UE = diodo EB = Unin de Emisor. UC = diodo CB = Unin

de Colector.
Zona entre 1 y 2: ZONA DE SATURACIN.

o UE directa.
o UC directa.
Zona entre 2 y 3: ZONA ACTIVA.
o UE directa.
o UC inversa.
Zona a partir de 3: ZONA DE RUPTURA.
o UE directa.
o UC muy en inversa.
Recordar que en activa conociendo el valor de IB se puede calcular

la IC (IC = cc IB).
La zona de corte es desde IB = 0 hacia abajo (zona rallada) y no conduce
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Veamos para que sirve cada zona:
ACTIVA: Amplificadores y dems Circuitos Lineales
CORTE Y SATURACIN: Conmutacin (Corte abierto y Saturacin cerrado).
En este caso el control es por corriente.
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El transistor en conmutacin
Tenemos un interruptor en posicin 1, abierto:
IB = 0
IC = 0 CORTE (el transistor no conduce)
Recta de carga:
Interruptor en posicin 2:
Aplicacin: Si tenemos en la entrada una onda cuadrada.
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LOS TRANSISTORES DE EFECTO DE CAMPO
Hay dos familias de transistores de efecto de campo: los JFET y los MOSFET.
1 TRANSISTOR DE EFECTO DE CAMPO DE UNION (JFET)
Un JFET de canal N se fabrica difundiendo una regin de tipo P en un canal de tipo N, tal y como se muestra en la Figura 1. A
ambos lados del canal se conectan los terminales de fuente (S, Source) y drenaje (D, Drain). El tercer terminal se denomina
puerta (G, Gate).
Esquema del transistor JFET

de canal N Smbolos de los transistores JFET
1.1 PRINCIPIO DE OPERACION DEL NJFET
Regin de corte
Regiones de trabajo Regin lineal
Regin de saturacin
Regin de corte
Regin lineal
Caracterstica VDS - ID del transistor NJFET

Regin de saturacin
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lOMoARcPSD|1984617
2 TRANSISTOR MOSFET
Las prestaciones del transistor MOSFET son similares a las del JFET, aunque su principio de operacin y su estructura interna
son diferentes. Existen cuatro tipos de transistores MOS:
Enriquecimiento de canal N
Enriquecimiento de canal P
Empobrecimiento de canal N
Empobrecimiento de canal P
La caracterstica constructiva comn a todos los tipos de

transistor MOS es que el terminal de puerta (G) est formado
por una estructura de tipo
Metal/xido/Semiconductor. El xido es aislante, con lo
que la corriente de puerta es prcticamente
nula, mucho menor que en los JFET. Por ello, los MOS se
emplean para tratar seales de muy baja potencia.
Transistores MOSFET
2.1 CURVAS CARACTERISTICAS
2.2 ELECTRONICA DIGITAL
Circuito tpico de polarizacin

Sustitucin de la resistencia por otro transistor
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CIRCUITO DE TIEMPO 555
Patilla Funcin
1 Tierra o masa.
8 Vcc, tensin de alimentacin.
3 Salida
Disparo: Sensible a Vcc/3 de forma que si V Vcc/3 el punto S ser un 1 y por lo tanto la bscula RS se
2 pone a 1 y la salida tambin. Esto se producir siempre que la seal R sea 0, ya quepredomina el reset
sobre el set.
6 Umbral: Sensible a 2Vcc/3 de forma que si V 2Vcc/3 el punto R ser un 0 y por lo tanto la bscula RS
estar a 0 independientemente del valor de S ya que predomina el reset sobre el set.
Control: Variando la tensin exteriormente varan los umbrales de los puntos 6 y 7.
5 El umbral alto ser el valor de la tensin en el punto 5.
El umbral bajo ser siempre la mitad de la tensin en el control.
4 Reset: Resetea el 555 exteriormente
Descarga: Cuando en la salida aparece un 0 en la entrada del transistor aparece un 1 que puede provocar
7
la descarga del condensador si se realizan las conexiones pertinentes de acuerdo a la utilidad.
Comparador
Funcionamiento:
Siempre que la tensin en la entrada + sea algn milivoltio
superior a la de la entrada -, en la salida aparecer una
tensin positiva.
Al revs, cuando la tensin en la entrada + sea algn
milivoltio inferior a la de la entrada -, en la salida aparecer
una tensin negativa o cero voltios, segn la alimentacin del
comparador.
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ASTABLE CON EL 555
2Vcc/3
Vcc/3
Vc
Tensin
Salida
t1 t2
t1 0, 69 RB C t2 0, 69( RA RB )C T t1 t2 0, 69( RA 2 RB )C
Astable con el 555 con tiempo de carga dependiente de RA exclusivamente:
t1 0, 69 RB C
t2 0, 69 RAC
T t1 t2 0, 69( RA RB )C
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MONOESTABLE CON EL 555
En el caso de mantener a 0 el impulso de disparo indefinidamente, se produce una continuo rearme del monoestable,
ya que cada vez que C llega a 2/3Vcc produce un Reset que como predomina sobre el Set pone a 0 la salida. Puesta la
salida a 0 el condensador se descarga desapareciendo el Reset y mantenindose presente el Set ya que el impulso de
disparo de la entrada no ha desaparecido.
2
VCC VCC (1 e t / RC ) e t / RC 1
2 1
t / RC
1
et / RC 3 t
ln 3 t RC ln 3
3 3 e 3 RC
t RC ln 3
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lOMoARcPSD|1984617
Memorias RAM y CAM
MEMORIAS RAM Y CAM

RAM = Memorias de acceso aleatorio.
CAM = Memorias de acceso por contenidos.
Memorias de acceso secuencial (FIFO, LIFO).
11.2. ORGANIZACIN DE LAS MEMORIAS SRAM

Las memorias RAM estticas constan de un ncleo de almacenamiento formado por un nmero muy grande de
biestables R-S y un conjunto de circuitos perifricos de direccionamiento y control de las operaciones de las operaciones
de lectura/escritura.
El elemento bsico, la celda R-S, almacena un bit

y el conjunto de celdas (bits) se organizan en
trminos de bytes o palabras, que son grupos de n
bits (8, 13,32, ... ) que se tratan globalmente. Cada
direccin corresponde a una palabra. As, con k
bits podremos direccionar K=2k palabras y la
forma ms inmediata de acceder a cada una de
estas palabras es usando un decodificador de k a
K, tal como se ilustra en la figura.
Estructura matricial
Dimensiones horizontal y
vertical del circuito sean
comparables. Esto se
consigue al repartir los bits
de la direccin (Aa, A, ...
,Ak-) en dos grupos, uno
para direccionar las filas
de una matriz (Al, AI+ , ...
,Ak-) Y el otro para
direccionar las columnas
(Aa, A, ... ,AI_)
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Memorias RAM y CAM
Cronograma de un ciclo de lectura
Cronograma de un ciclo de escritura
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Memorias RAM y CAM

Celdas RAM estticas (SRAM) en tecnologa Bipolar.
Su caracterstica principal es el tiempo de acceso que es muy corto, por ello se emplean principalmente en el diseo de
memorias cach.
Se realiza con transistores multiemisor,

que equivalen a transistores colocados en
paralelo el colector y la base y con la
entrada por emisor. De esta manera, al
conectar un 0 en cualquiera de los dos
emisores, el transistor correspondiente
conducir y por lo tanto la VCE=0V y la
tensin colector masa ser de 0V.
Por convenio se interpreta que se
almacena un 1 cuando Q1 est
conduciendo (Q2 al corte) y un 0
cuando Q1 al corte (Q2 conduciendo).
La salida se obtiene de un amplificador
diferencial, de forma que cuando aparece
un nivel de tensin en la lnea BL
( BL 0V ) habr una cada de tensin
en R3(1) y no la habr en la R3(0),
provocando ello un nivel 1 de salida. Al
revs, cuando aparece un nivel de tensin
en la lnea BL 3,5V (BL=0V) habr
una cada de tensin en R3(0) y no la
habr en la R3(1), provocando ello un
nivel 0 de salida.
Seleccin de celda: La seleccin de celda se producir introduciendo un nivel alto (1) en WL, provocando ello que los
emisores Ei estn los dos a 1 y dejando el estado del transistor en manos de los emisores Ei, o sea en manos
de las entradas de escritura de 1 (BL) o de escritura de 0 BL .
En caso de que WL=0V, los dos emisores Ei estarn a 0V, provocando ello que el biestable permanezca en el
estado anterior. Esto es, si anteriormente Q1 conduca, su VCE=0V por lo que la tensin en B2 era 0V y por lo
tanto Q2 estaba cortado. En estas circunstancias no importa lo que metamos en BL y BL porque nunca
conseguiremos hacer cortarse al transistor que estaba conduciendo, ni conducir al que estaba cortado,
permaneciendo la celda en su estado anterior.
Lectura: Tras seleccionar la celda con WL, solo el emisor del transistor que conduce (Q1 por ejemplo) proporciona
corriente a una de las lneas de datos produciendo un impulso de salida del amplificador de lectura.
Escritura: Se empieza seleccionando la celda mediante WL e introduciendo el dato que queremos meter (nivel lgico 0)
por BL (1) o por BL (0). Por ejemplo supongamos que se quiere introducir un 1, para ello activaremos WL (3V)
e introduciremos un 1 (3V) por BL y un 0 por BL. Un 0 en BL provoca que Q1 conduzca, su VCE=0V y por lo
tanto la VEB2=0V, lo cual provoca que Q2 se corte y su VCE=3V (1). De esta manera la VEB1=3V y provocar
que Q1 conduzca y por lo tanto su VCE=0V, manteniendo con ello el nivel introducido al principio y provocando
su almacenamiento.
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Memorias RAM y CAM

Inversor Bsico en MOS
Su estructura es anloga a la del inversor bsico en tecnologa bipolar (RTL) slo que ahora el transistor impulsor
("driver") es MOS y la resistencia de carga, RL, se realiza en tecnologa integrada mediante otro transistor operando en
zona triodo o zona de saturacin y con el sustrato, en general, unido a tierra. Esto permite obtener fcilmente
resistencias integradas del orden de los 200k sobre un rea mucho menor que las usadas en resistencias de difusin.
T 1 que acta como carga dinmica de T 2.

Cuando la tensin de entrada, Vi, supera el valor umbral, VT2, el transistor T2 empieza a conducir en su zona lineal con
corriente creciente a medida que aumenta vi y el transistor de carga est en saturacin en el punto correspondiente a
cada uno de esos valores de corriente ya que lD1= lD2 = lD.
Al seguir aumentando vi, T2 conduce en regin triodo con mayor valor de lD, y con mayor cada en T1, con lo que
disminuye la tensin de salida vo.
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Memorias RAM y CAM
Celdas RAM estticas (SRAM) en tecnologa MOS.

La idea bsica es la misma que en el caso bipolar paro a partir de transistores MOS.
Igual que en el caso anterior se dispone de la patilla

de seleccin de celda WL y de las lneas de datos
BL y BL .
Partimos de dos inversores acoplados (Q1-Q3 y Q2-
Q4) y se aaden otros dos (Q5 y Q6) para habilitar
la lectura y escritura.
Suponer que se almacena un 1 cunado Q1 est
conduciendo y Q2 esta cortado.
Seleccin de celda: La seleccin de celda se

producir introduciendo un nivel alto (1) en
WL, provocando ello que los transistores Q5
y Q6 conduzcan y que por lo tanto se pueda
leer o escribir en la celda.
Lectura: Tras seleccionar la celda con WL, har
que Q5 y Q6 conduzcan y por lo tanto los
valores de los puntos A y B aparezcan en
las lneas BL y BL respectivamente.
Escritura: Se empieza seleccionando la celda mediante WL e introduciendo el dato que queremos meter (nivel lgico 1)
por BL (1) o por BL (0). Por ejemplo supongamos que se quiere introducir un 0, para ello activaremos WL e
introduciremos un 1 por BL y un 0 por BL. Un 0 en BL provoca que la puerta de Q1 se polarice a 0V y por lo
tanto dicho Q1 se corte y la VDS=VDD. Dicha tensin se aplica a la puerta de Q2 y por lo tanto VGS2=VDD. Esto
provoca que Q2 conduzca y por lo tanto su VDS=0V, reforzando y memorizando el nivel inicialmente introducido
de 0V.
Uso del amplificador diferencial en celdas SRAM
Celda SRAM de 4 transistores con carga resistiva
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Memorias RAM y CAM

Celdas RAM dinmicas (DRAM) en tecnologa MOS.
En los casos en los que se desea alto nivel de integracin y bajo consumo aunque se penalice con velocidades de
trabajo menores, se recurre a las celdas dinmicas. Bsicamente el diseo consiste en reducir el nmero de transistores
que componen la celda, consiguiendo las caractersticas citadas, obteniendo diferentes configuraciones a cada cual ms
sencilla, hasta llegar el mximo de simplicidad consistente en construir una celda con nico transistor.
Si se compara con la celda esttica se aprecia que se

han eliminado dos transistores y que el elemento
almacenador de informacin son los condensadores C1
y C2. Estos condensadores no se implementan
especficamente en la celda, sino que son las
capacidades parsitas de los propios transistores las
que sirven como elementos almacenadores.
Para evitar la prdida de carga de estos condensadores
se introduce un sistema de refresco a travs de los
transistores Q11 y Q12 que hace que la informacin de
salida se vuelva a meter en la entrada.
El paso posterior fue pasar de cuatro a tres transistores.

Se consigue en base a eliminar la redundancia de
almacenamiento, ya que hasta este momento se
almacenada la informacin deseada y su
complementaria. Como ahora la clula de
almacenamiento es la capacidad parsita del transistor
MOS, no es necesaria dicha redundancia y por lo tanto
se puede eliminar la mitad de la celda.
La ltima reduccin del tamao de celda en la RAM

dinmica consiste en utilizar un nico transistor y su
capacidad parsita como elemento almacenador.
Su funcionamiento es sencillo, basta un transistor que
permita la entrada y salida de carga al condensador.
Durante el ciclo de escritura se habilita la celda WL y se
introduce el nivel en la entrada BL, al conducir Q1 dicha
carga se introduce en C1 y queda almacenada.
Para su lectura, simplemente se habilita la celda WL,
provocando que Q1 conduzca y que por lo tanto el valor
de C1 aparezca en BL.
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Memorias RAM y CAM

CIRCUITOS DE MEMORIA ASOCIATIVA (CAM)
Celda CAM bsica en CMOS.

Su constitucin bsica consiste en utilizar una celda SRAM de 6 transistores y 4 transistores ms para realizar las
funciones de comparacin del estado de alta o bajadle bit almacenado en los otros seis con el bit correspondiente al
registro patrn.
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Memorias de Acceso Secuencial

FIFO (First-In, First-Out)
LIFO (Last-In, First-Out)
Registros CCD (Charge Coupled Devices)
12.1 ORGANIZACIONES DE ACCESO SECUENCIAL
FIFO = Primera que entra, primera que sale.

Una memoria de K palabras de n bits se
construye a partir de n registros de
desplazamiento (uno por bit) de longitud K
(nmero de palabras).
Es una organizacin serie-serie porque los
datos se leen en serie y se escriben en serie y
es FIFO porque a cada pulso de reloj se
desplazan una posicin los contenidos de
todos los registros de desplazamiento, de
forma que la palabra que entr primero, es la
que tambin sale primero.
LIFO = ltima que entra, primera que

sale.
Cada pulso de reloj entra una nueva
palabra que empuja a las que haban
entrado antes aumentando la altura de la
''pila''. Si cambiamos ahora de lectura a
escritura hay que cambiar tambin el
sentido del desplazamiento y aparecen en
el primer registro las palabras en orden
inverso al que fueron escritas.
Esta organizacin se llama LIFO (Last-In,
First-Out) ya que la ltima palabra que
entr en la memoria es la primera que sale
cuando el control pasa de escritura a
lectura. Tambin se le suele llamar
memorias de pila ("stack") porque las
palabras se "amontonan" en forma de pila.
Al aumentar mucho la longitud de los registros de desplazamiento el tiempo de acceso a la informacin crece de
forma tal que las organizaciones serie-serie (tipo LIFO FIFO) no son adecuadas. Siempre hay que moverse en
una situacin de compromiso entre capacidad y tiempo de acceso.
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Memorias CCD (Charge-coupled device)
Organizacin serie, con etapas intermedias de regeneracin.

Se mantiene la organizacin serie incluyendo etapas regeneradoras de seal en todas las "esquinas". En esta
organizacin todos los
bits realizan el mismo
recorrido a travs del
lazo y a la misma
frecuencia.
El nmero de bits entre
dos amplificadores-
regeneradores
sucesivos est
determinado o bien por
la eficiencia en el
proceso de transmisin
(inversamente
proporcional a las prdidas de carga) o bien por el valor ms bajo en la frecuencia
de trabajo deseada en condiciones de mantenimiento.
Evidentemente, como esta organizacin es serie, el nmero de bits mximo
(longitud del ciclo de
recirculacin) determina el
valor medio del tiempo de
acceso.
Organizacin por lazos mltiples con direccionamiento directo

para cada lazo
Mejora el tiempo de acceso al coste de aumentar la electrnica de
direccionamiento. Lo que se ha hecho es segmentar en tramos y
direccionar cada uno de estos tramos de forma directa, como
hacamos en las memorias RAM.
Organizacin S-P-S (serie-paralelo-serie)
Consta de dos registros serie y un gran registro

paralelo multicanal. Los datos se introducen en serie
en el registro superior. Despus se transfieren en
paralelo a la primera etapa del registro paralelo.
Todos los canales paralelos se desplazan al unsono
con un mismo reloj ms lento que el de los registros
serie y a la salida se realiza el proceso inverso. El
registro ms bajo es de nuevo serie y rpido, se carga
en paralelo y se lee a travs del amplificador
regenerador.
Obsrvese que en esta organizacin SPS todos los

bits no siguen el mismo camino. Si el registro serie
tiene Ns bits y el paralelo, Np, cada bit se transfiere a
travs de Ns+Np etapas. As, basta con un
amplificador regenerador para mantener la
informacin asociada a un nmero de bits mucho
mayor que si la organizacin fuera serie.
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12.2. ETAPAS DINMICAS EN MOS y CMOS
Para realizar las etapas de almacenamiento transitorio junto con el control local de la
transferencia entre etapas vecinas puede usarse celdas SRAM convencionales y lgica
combinacional.
Sin embargo, para el tamao usual en memorias de acceso secuencial y en particular
para las CCD, estos diseos ocupan mucha rea de semiconductor por lo que se usan
etapas dinmicas en MOS y CMOS.
Debido a la alta impedancia de entrada de los transistores MOS existe la posibilidad de

almacenar carga en la capacidad de puerta.
Registro de desplazamiento usando reloj bifsico
Supongamos que se introduce un "0" en la entrada. Durante el intervalo en el que el reloj 1 est en alta los transistores
Q2 y Q3 pasan a conduccin. Consecuencia del 0" en la entrada Q1 est en corte y el punto P1 es llevado a las
proximidades de VDD por el transistor de carga Q2. Este nivel de tensin alto (" 1") se transfiere a travs de Q3 al
condensador C l. Comienza entonces la fase de reloj 2, pasando este a alta y haciendo que ahora conduzca Q5 y Q6.
Como consecuencia del "1" almacenado en C1, el transistor Q4 tambin pasa a conducir y lleva al punto P3 a tierra. Esta
informacin se transmite a C2 a travs de Q6 y queda almacenada en C2 cuando termina el ciclo de reloj 2. que vuelve
a pasar a corte a los transistores Q5 y Q6. As, tras I y 2 se ha desplazado el "0" desde la entrada de la primera
etapa, Vi, a la entrada de la segunda (terminal de puerta de Q7). De forma anloga durante los siguientes ciclos de I y
2 esta operacin se repite tambin en la segunda etapa a la vez que en la primera etapa se almacena la nueva entrada
teniendo, por consiguiente, la estructura bsica de un registro de desplazamiento.
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12.4. MEMORIAS FIFO SOBRE CELDAS RAM EN CMOS
La funcin principal de las memorias FIFO es el almacenamiento transitorio de datos en aquellas situaciones de diseo
electrnico en las que sea necesario acoplar dos sistemas digitales que operen a distinta velocidad y necesiten
intercambiar datos. Siempre que los datos lleguen a un procesador en paquetes, de forma irregular o de forma regular
pero a mayor velocidad, hace falta un almacenamiento intermedio, un buffer, en el que los datos que se escriben primero
son los que primero salen.
Las caractersticas que definen la necesidad de las memorias FIFO son :
1. Acceso a sistemas de proceso lento pero constante con datos (demandas de servicio) que llegan de forma
irregular.
2. Acceso a sistemas que procesan en paquetes pero a los que los datos llegan de forma espordica.
3. Interfaces entre sistemas que trabajan a distinta velocidad.
12.4.1. Tipos de FIFO
I. FIFO tipo registro de desplazamiento, que ya hemos visto en el apartado anterior. En estas el nmero de
palabras almacenadas es fijo (coincide con la longitud del registro) y hay un sincronismo implcito y necesario
entre las operaciones de lectura y escritura. A medida que van entrando nuevas palabras dato en los registros
FIFO, otras van saliendo por el otro extremo.
II. FIFO de lectura/escritura mutuamente exclusivas en las que, en cada momento, slo se puede leer o escribir,
pero no ambas cosas. El nmero de palabras almacenadas es variable y deben satisfacerse ciertas condiciones
en el cronograma entre las seales procedentes del "sistema que escribe" y las procedentes del "sistema que
lee". Es necesario un cierto nivel de sincronismo entre estos dos sistemas.
III. FIFO de lectura/escritura concurrente, con un nmero variable de palabras almacenadas y posibilidad de
lectura y escritura asncrona, pudiendo coexistir ambos procesos. Es decir, no hay restricciones en el
cronograma de los ciclos de lectura y escritura. Son independientes y no necesitan ningn sincronismo entre
ellos. Esto significa que cuando dos sistemas de distinta frecuencia se conectan a la FIFO, no necesitamos
preocupamos de la sincronizacin, porque la realiza internamente el circuito.
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12.4.2. Arquitecturas de las FIFO-RAM
La primera es la inherente a los registros de desplazamiento: entra un nuevo dato, que "cae" hasta la primera posicin
no ocupada, se desplazan todos los dems y sale el del ltimo biestable del registro. El principal inconveniente de esta
organizacin es el retardo intrnseco al recorrido de todo el registro cuando el tamao de la FIFO es grande.
El otro tipo de arquitectura est basado en una organizacin circular de la memoria y el uso de dos punteros.
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12.6. APLICACIONES DE LAS FIFO
Esquema cualitativo de las aplicaciones de las FIFO en los procesos de adquisicin de datos para su posterior
tratamiento digital o transmisin.
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Apuntes Completos Fundamentos De Sistemas Digitales-

Fundamentos de Sistemas Digitales (UNED)

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OPERACIONES EN EL ALGEBRA DE BOOLE

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Teorema de Shannon F f (a, b, c) a f (1, b, c) a f (0, b, c)

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2 forma cannica maxterm producto de sumas cannicas.

OBTENCIN A PARTIR DE LA TABLA DE LA VERDAD:

F (a, b, c) abc abc abc abc abc F (a, b, c) m1 m2 m5 m6 m7 m(1, 2,5, 6, 7)

F (a, b, c) (a b c)(a b c)(a b c) F (a, b, c) M 0 M 3 M 4 M (0,3, 4)

Paso de la 1 forma cannica a la 2 forma cannica:

F (a, b, c) m1 m2 m5 m6 m7 m(1, 2,5, 6, 7)

2. F (a, b, c) m0 m3 m4 m(0,3, 4) F (a, b, c) m0 m3 m4

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1. F (a, b, c) M 0 M 1 M 2 M 5 M 6 M (0,1, 2,5, 6)

2. F (a, b, c) M 0 M 1 M 2 M 5 M 6 M (0,1, 2,5, 6) F (a, b, c) M 0 M 1 M 2 M 5 M 6

Febrero del 2003.Gestin.D.14 (Nuevo)

Septiembre del 2003.Sistemas.A.14 (Viejo)

Febrero del 2003.Sistemas.A.11 (Nuevo)

Septiembre del 2003.Gestin.A.11 (Nuevo)

2 Semana del 2004.Gestin.A.16

Indicar la funcin lgica del circuito

Septiembre Reserva del 2004.Sistemas.D.16

x y z S0 S1 S2 Cul de las funciones S0, S1, S2 de la tabla de la verdad es equivalente a

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Aplicacin de las leyes del lgebra de Boole

2 variables (b,a) F(b,a)

4 variables (d,c,b,a) F(d,c,b,a) b m0 m1 m5 m4

b m10 m11 m15 m14

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F (a, b, c, d ) acd abd abc abc abcd

F (a, b, c, d ) m0 m1 m3 m4 m6 m8 m9 m12 m13 m(0,1,3,4,6,8,9,12,13)

c m10 m11 m15 m14 c 0 0 0 0

F (a, b, c, d ) ac cd abd abd

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Redundancias y trminos indiferentes:

Nmero decimal R3 R2 R1 Ro fpar A la derecha se ha incluido una

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En la simplificacin se han tomado tres minterms

c) Circuito mnimo con puertas NAND y NOR

Nmero decimal R3 R2 R1 Ro fpar

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Teniendo en cuenta los tres minterms redundantes

La suma presente en la funcin fpar, puede

Con todo esto, la expresin de la funcin queda f par R3 R0 R3 R0

Febrero del 2003.Sistemas.A.16 (Nuevo)+ Septiembre 2003.Reserva

Septiembre del 2003.Gestin.R.19

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Acumulativos Cada smbolo un nico valor (Romano).

Valor Valor del dgito y posicin que ocupa (Peso)

N (b = a p 1a p 2 a p 3 a p 4 ......a3a2 a1a0 , a1a2 a3 .....a q

N (b = a p 1b p 1 + a p 2b p 2 ... + a1b1 + a0b 0 + a1b 1 + a2b 2 + a3b 3 ....a q b q

1927, 456(10 = 1i103 + 9i102 + 2i101 + 7i100 + 4i10 1 + 5i102 + 6i10 3

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Divisiones sucesivas por la base hasta que se obtenga un cociente inferior a

Multiplicaciones sucesivas por la base tomando en cada multiplicacin la

485,376(10 pasar a binario

0,376 2 = 0,752 Parte entera = 0

Conversiones mediante tabla de pesos

Peso 256 128 64 32 16 8 4 2 1 0,5 0,25 0,125 0,0625 0,03125