Registro de desplazamiento universal bidireccional de 4 bits 74LS194A.

El 74LS194A es un registro de desplazamiento universal, tiene capacidad de

entrada y salida serie paralelo.
La carga paralelo que se sincroniza con una
Smbolo Lgico. transicin positiva de la seal de reloj, se
consigue aplicando los cuatro bits de datos
en las entradas paralelo y un nivel alto en las
entradas S0 y S1. El desplazamiento a la
derecha se consigue de forma sncrona con
el flanco positivo del impulso de reloj S0 est
a nivel ALTO y S1 a nivel BAJO. En este
modo, los datos serie se introducen por la
entrada serie de desplazamiento a la derecha
(SR SER). Cuando S0 est a nivel BAJO y S1
a nivel ALTO, los bits de datos se desplazan
hacia la izquierda sincronizados con la seal de reloj, introduciendo nuevos datos
por la entrada de desplazamiento a la izquierda (SL SER). La entrada SR SER entra
en la etapa Q0 y SL SER entra en la etapa Q3.
Diagrama de Tiempos
Registro de desplazamiento de 4 bits 7495 (74LS95).

Este registro puede utilizarse para trabajar con entrada y salida paralelo.
Cuando la entrada
SHIFT/(LOAD)(SH/(LD)) est a nivel
Smbolo Lgico.
BAJO, los datos de las entradas
paralelo se introducen en forma
sncrona durante la transicin positiva
de la seal de reloj. Cuando SH/(LD)
est a nivel ALTO, los datos
almacenados se desplazan a la
derecha (Q0 a Q3), sincronizados con la
seal de reloj. Las entradas J y K son
para las entradas de datos serie de la
primera etapa del registro (Q0); Q3
puede utilizarse como salida de datos
serie. La entrada de borrado activa a
nivel BAJO es asncrona.

Diagrama de Tiempos
Registro de desplazamiento de 8 bits 74166 (74LS166)
Es un registro de desplazamiento en formato de circuito integrado que trabaja con
entrada en paralelo y salida serie (tambin puede funcionar con entrada y salida
serie).
Smbolo Lgico.

Diagrama de Tiempos
Registro de desplazamiento Paralelo-Serial

El SN54 / 74LS165 es una carga en paralelo de 8 bits o un registro en serie con

productos complementarios disponibles desde la ltima etapa. Se produce una
entrada paralela asincrnicamente cuando la entrada de Carga Paralela (PL) est
BAJA. Con PL HIGH, el cambio en serie ocurre en el borde ascendente del reloj; los
nuevos datos ingresan a travs del
Entrada de datos en serie (DS). El
reloj OR clock de 2 entradas se
puede usar para combinar dos
fuentes de reloj independientes, o
una entrada puede actuar como un
Smbolo Lgico.
reloj BAJO activo habilitar

Tabla de verdad.
FLIP-FLOP D 74LS175

El LSTTL / MSI SN54 / 74LS175 es un Flip-Flop D de alta velocidad. El dispositivo

es til para los requisitos generales de flip-flop donde el reloj y las entradas claras
son comunes. La informacin en las entradas D se almacena durante el BAJO a
ALTA transicin de reloj. Las Salidas verdaderas y complementadas de cada flip-
flop estn provistas. Una entrada de reinicio maestro restablece todos los flip-
flops, independientemente de la Entradas de reloj o D, cuando el nivel es BAJO. El
LS175 est fabricado con el proceso de diodos de barrera Schottky para alta
velocidad y es completamente compatible con todas las familias de Motorola TTL.
Entradas de tipo D activadas por flanco
Reloj tamponado con borde positivo activado
Demoras de reloj a salida de 30 nanosegundos
Reinicio comn asincrnico
Salida verdadera y complementaria
Diodos de abrazadera de entrada limitan los efectos de terminacin de alta
velocidad

El LS175 consta de cuatro flip-flops D activados por flanco con entradas D

individuales y salidas Q y Q. El reloj y Reinicio son comunes. Las cuatro flip-flops
almacenan el estado de sus entradas D individuales en el reloj BAJO a ALTO
Transicin (CP), lo que hace que los productos individuales Q y Q sigan. La entrada
BAJO en el Master Reset (MR) forzar todas las salidas Q BAJA y Q salidas ALTA
independiente de reloj o datos entradas. El LS175 es til para aplicaciones lgicas
generales donde el reinicio maestro comn y el reloj son aceptables.
Registro de desplazamiento universal de 4 bits 74LS195A
El diagrama lgico y la tabla de verdad indican las caractersticas funcionales del
LS195A 4-Bit. El dispositivo es til en una amplia variedad de cambios, conteos y
aplicaciones de almacenamiento. Realiza la trasferencia de datos en serie a muy
altas velocidades. El LS195A tiene dos modos de operacin principal,
desplazamiento a la derecha (Q0 "Q1) y carga paralela que estn controladas por
el estado de la entrada paralelo habilitado (PE). Cuando la entrada de PE es ALTA,
los datos seriales ingresan al primer flip-flop Q0 a travs de las entradas J y K y se
desplaza un bit en la direccin Q0 "Q1" Q2 "Q3 siguiente cada transicin de reloj
BAJA a ALTA. Las entradas JK proporcionan la flexibilidad de la entrada de tipo JK
para aplicaciones especiales, y la entrada de tipo D simple para aplicaciones
generales atando los dos pasadores juntos. Cuando la entrada PE es BAJA,
aparece el LS195A como cuatro flip-flops D cronometrados comunes. Los datos en
el paralelo las entradas P0, P1, P2, P3 se transfieren a los respectivos Q0, Q1, Q2,
salidas Q3 despus de la transicin de reloj de BAJO a ALTO. Las operaciones de
desplazamiento hacia la izquierda (Q3 "Q2) se pueden lograr atando el Qn Salidas
a las entradas Pn-1 y manteniendo la entrada PE BAJA. Todas las transferencias
de datos en serie y paralelas son sncronas que
ocurre despus de cada transicin de reloj de
BAJO a ALTO. Desde el LS195A utiliza el disparo
por el borde, no hay restriccin en la actividad de
las entradas J, K, Pn y PE para la operacin lgica
excepto por los requisitos de tiempo de
preparacin y liberacin. a BAJO en los conjuntos
de entrada de reinicio maestro asncrono (MR)
todas las salidas Q BAJO, independientemente de
cualquier otra condicin de entrada.
Flip-flop D doble activado por flanco de subida. 74LS74A

El flip-flop de doble borde SN54 / 74LS74A utiliza

circuitos Schottky TTL para producir flip-flops de tipo
D de alta velocidad. Cada flip-flop tiene
individualmente entradas claras y definidas, y
tambin salidas Q y Q complementarias.
La informacin en la entrada D se transfiere a la
salida Q en el borde positivo del pulso del reloj. El
disparo del reloj ocurre a un nivel de voltaje del reloj
pulso y no est directamente relacionado con el
tiempo de transicin de los positivos. Cuando la
entrada del reloj est en el nivel ALTO o BAJO, la entrada D la seal no tiene efecto.
Flip-Flop JK doble 74LS76A

El SN54 / 74LS76A ofrece J, K, pulso de reloj, Direct Set y Direct individuales

Entradas claras, Estos flip-flops dobles estn diseados para que cuando el reloj va
ALTO, las entradas estn habilitadas y los datos sern aceptados. El nivel lgico de
las entradas J y K funcionarn de acuerdo con la Tabla de Verdad siempre que sea
mnimo los tiempos de preparacin son observados Los datos de entrada se
transfieren a las salidas en el Transiciones de reloj ALTO a BAJO.
FLIP FLOP JK por flanco de bajada

El SN54LS / 74LS73A ofrece entradas individuales J, K, independientes y de reloj.

Estos flip-flops dobles estn diseados para que cuando el reloj se pone ALTO, las
entradas sean habilitadas y los datos sern aceptados. El nivel lgico de las
entradas J y K puede se le permitir cambiar cuando el pulso del reloj sea ALTO y
la biestable funcionar de acuerdo con la tabla de verdad siempre que se observen
los tiempos mnimos de configuracin. Los datos de entrada se transfieren a las
salidas en el borde negativo del pulso del reloj.
DESCRIPCION FUNCIONAL

Los LS192 y LS193 son Decade pre-ajustables asncronamente y contadores

binarios sincronizados binarios (reversibles) de 4 bits. Los modos de funcionamiento
del contador de dcadas LS192 y el contador binario LS193 son idnticos, siendo
la nica diferencia las secuencias de conteo que se indican en los diagramas de
estados. Cada circuito contiene cuatro flip-flops maestro / esclavo, con
sincronizacin interna y lgica de direccin para proporcionar reinicio maestro, pre
ajuste individual, operaciones de cuenta atrs y cuenta atrs.
Cada flip-flop contiene JK realimentacin de esclavo a maestro de modo que una
transicin BAJA a ALTA en su entrada T causa que el esclavo, y por lo tanto la
salida Q cambie de estado. La conmutacin sncrona, a diferencia del recuento de
rizado, se logra accionando las compuertas de direccin de todas las etapas desde
una lnea comn de conteo ascendente y una lnea de recuento comn, lo que
provoca que todos los cambios de estado se inicien simultneamente. Una
transicin BAJA a ALTA en la entrada de Cuenta Atrs har avanzar el recuento en
uno; una transicin similar en la entrada de Cuenta Atrs disminuir el recuento en
uno. Mientras se cuenta con una entrada de reloj, la otra debe mantenerse ALTA.
De lo contrario, el circuito contar de dos en dos o no en absoluto, dependiendo del
estado del primer flip-flop, que no puede alternar mientras la entrada del reloj sea
BAJA.
LS190
DESCRIPCION FUNCIONAL
El LS190 es un contador de decimales BCD
ascendente / descendente sincrnico y el LS191 es
un contador binario sincronizado ascendente /
descendente de 4 bits. Los modos de funcionamiento
del contador de dcadas LS190 y el contador binario
LS191 son idnticos, con la nica diferencia de las
secuencias de conteo como se indica en los
diagramas de estados. Cada circuito contiene cuatro
flip-flops maestros / esclavos, con control interno y
lgica de direccin para proporcionar operaciones individuales de prea juste, conteo
regresivo y cuenta regresiva. Cada circuito tiene una capacidad de carga paralela
asncrona que permite preestablecer el contador a cualquier nmero deseado.
Cuando la entrada de Carga Paralela (PL) es BAJA, la informacin presente en las
entradas de Datos Paralelos (P0-P3) se carga en el contador y aparece en las
salidas Q. Esta operacin anula las funciones de conteo, como se indica en la Tabla
de seleccin de modo. Una seal ALTA en la entrada CE inhibe el conteo. Cuando
CE est BAJO, el cambio de estado interno se inicia de forma sncrona mediante la
transicin BAJA a ALTA de la entrada del reloj. La direccin de conteo est
determinada por la seal de entrada U / D, como se indica en la Tabla de Seleccin
de Modo. Cuando se va a habilitar el conteo, la seal CE se puede hacer BAJA
cuando el reloj est en cualquier estado. Sin embargo, cuando se va a inhibir el
conteo, la transicin BAJO a ALTO debe ocurrir solo mientras el reloj est ALTO.
De manera similar, la seal U / D solo se debe cambiar cuando CE o el reloj estn
ALTO. Se proporcionan dos tipos de salidas como indicadores de desbordamiento
/ subdesbordamiento. La salida del conteo de terminales (TC) normalmente es BAJA
y pasa a ALTA cuando un circuito llega a cero en el modo de cuenta atrs o alcanza
el mximo (9 para el LS190, 15 para el LS191) en el modo de cuenta ascendente.
La salida TC permanecer ALTA hasta que ocurra un cambio de estado, ya sea
contando o preajustando o hasta que se cambie U / D. La salida TC no debe usarse
como seal de reloj porque est sujeta a picos de decodificacin. La seal TC
tambin se usa internamente para habilitar la salida Ripple Clock (RC). La salida
RC es normalmente ALTA. Cuando CE es BAJO y TC es ALTO, la salida RC se
pondr en BAJO cuando el reloj prximo sea BAJO y permanecer BAJO hasta que
el reloj vuelva
a ALTO.
74LS168
DESCRIPCION FUNCIONAL

El SN54 / 74LS168 y el SN54 / 74LS169

usan flip-flops de tipo D con desplazamiento
de borde que no tienen restricciones para
cambiar el control o las seales de entrada
de datos en cualquier estado del reloj. El
nico requisito es que las diversas entradas
alcancen el estado deseado al menos un
tiempo de configuracin antes del borde
ascendente del reloj y sigan siendo vlidas
durante el tiempo de retencin recomendado
a partir de entonces. La operacin de carga
paralela tiene prioridad sobre las otras
operaciones, como se indica en la Tabla de seleccin de modo. Cuando PE est
BAJO, los datos en las entradas P0-P3 entran en los flip-flops en el siguiente flanco
ascendente del Reloj. Para que se produzca el recuento, tanto CEP como CET
deben ser BAJOS y PE debe ser ALTO. La entrada U / D determina la direccin de
conteo.
La salida del conteo de terminales (TC) normalmente es ALTA y baja, siempre que
CET sea BAJA, cuando un contador llega a cero en el modo CUENTA A BAJAR o
llega a 15 (9 para el SN54 / 74LS168) en el modo CUENTA ARRIBA. El estado de
salida TC no es una funcin del nivel de entrada Conteo Habilitar Paralelo (CEP).
La salida TC del contador de dcadas SN54 / 74LS168 tambin puede ser BAJA en
los estados ilegales 11, 13 y 15, que pueden ocurrir cuando se enciende la
alimentacin o por carga paralela. Si se produce un estado ilegal, el SN54 / 74LS168
volver a la secuencia legtima dentro de dos tiempos. Como la seal TC se obtiene
decodificando los estados de flip-flop, existe la posibilidad de decodificar los picos
en TC. Por esta razn, no se recomienda el uso de TC como seal de reloj.
DECADE COUNTER; DIVIDE-BY-TWELVE COUNTER; 4-BIT BINARY
COUNTER
DESCRIPCION FUNCIONAL
Los modelos LS90, LS92 y LS93 son contadores Decade, Divide-By-Twelve y Binary de 4
bits, respectivamente. Cada dispositivo consta de cuatro flip-flops maestro / esclavo que
estn conectados internamente para proporcionar una seccin dividida por dos y una
dividir por cinco (LS90), dividir por seis (LS92), o dividir por ocho (LS93) seccin. Cada
seccin tiene una entrada de reloj separada que inicia los cambios de estado del contador
en la transicin de reloj ALTA a BAJA. Los cambios de estado de los resultados Q no
ocurren simultneamente debido a demoras de onda interna. Por lo tanto, las seales de
salida decodificadas estn sujetas a picos de decodificacin y no deberan usarse para
relojes o estroboscopios. El Q cada dispositivo est diseado y especificado para
controlar la entrada de salida nominal plus del CP1 del dispositivo. Se proporciona un
reinicio maestro asncrono y cerrado (MR1 MR2) en todos los contadores, que
sobrescribe y registra y restablece (borra) todos los flip-flops. En el LS90 se proporciona
un Conjunto maestro asncrono y bloqueado (MS1 MS2) que anula los relojes y las
entradas MR y establece las salidas en nueve (HLLH). Como la salida de la seccin de
divisin por dos no est conectada internamente a las etapas sucesivas, los dispositivos
pueden operarse en varios modos de conteo.
Registro de desplazamiento entrada-serie salida-paralelo.
El LS164 es un registro de desplazamiento de 8 bits activado por flanco con entrada de
datos en serie y una salida de cada una de las ocho etapas. Los datos se ingresan en serie
a travs de una de dos entradas (A o B); cualquiera de estas entradas se puede utilizar
como Habilitacin ALTA activa para la entrada de datos a travs de la otra entrada. Una
entrada no utilizada debe estar vinculada ALTO, o ambas entradas conectadas juntas.

Cada transicin BAJA a ALTA en la entrada del Reloj (CP) desplaza los datos un lugar hacia
la derecha y introduce en Q0 la Y lgica de las dos entradas de datos (A B) que existan
antes del flanco ascendente del reloj. Un nivel BAJO en la entrada de Restablecimiento
maestro (MR) anula todas las otras entradas y borra el registro de forma asncrona,
forzando a todas las salidas Q a BAJO.
FLIP-FLOP D HEX

El LS174 consta de seis flip-flops D activados por flanco con entradas D individuales y
salidas Q. El reloj (CP) y el reinicio maestro (MR) son comunes a todos los flip-flops.

El estado de cada entrada D se transfiere a la salida del flip-flop correspondiente despus

de la transicin de Reloj BAJO a ALTO (CP).

Una entrada BAJA al Restablecimiento Maestro (MR) forzar todas las salidas BAJO
independientemente de las entradas de Reloj o Datos. El LS174 es
til para aplicaciones en las que solo se requiere la salida verdadera y Clock and Master
Reset son comunes a todos los elementos de almacenamiento.