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PRÁCTICA No. 8
Fecha: 02/01/2018-05/01/2018
1. Objetivos:
2. Preparatorio
Día Módulo
Lunes 18
Martes 12
Miércoles 14
Jueves 13
Viernes 16
Día Módulo
Lunes 17
Martes 11
Miércoles 13
Jueves 12
Viernes 15
III. Realizar el código en VHDL como las pruebas en gtkwave de las siguientes
compuertas lógicas 7490, 7492 y 7496.
V. Realizar el código VHDL (con base de flip-flops J-K) necesario para implementar un
contador ascendente del módulo indicado en la siguiente tabla.
Día Módulo
Lunes 492
Martes 419
Miércoles 451
Jueves 427
Viernes 512
VI. Realizar el código VHDL (con base de flip-flops J-K) necesario para implementar un
contador descendente del módulo indicado en la siguiente tabla.
Día Módulo
Lunes 597
Martes 563
Miércoles 573
Jueves 581
Viernes 612
3. Parte Practica
Día Módulo
Lunes 642
Martes 534
Miércoles 567
Jueves 568
Viernes 743
III. Realizar el código VHDL (Flip-Flop J-K) necesario para implementar un contador
ascendente del módulo indicado en la siguiente tabla.
Día Módulo
Lunes 745
Martes 646
Miércoles 543
Jueves 463
Viernes 801
IV. Realizar un programa en VHDL el cual realice un contador con módulo que se
presente en la tabla a partir de compuertas lógicas 7490, 7492 y 7496.
Escuela Politécnica nacional
Facultad de Ingeniería Eléctrica y Electrónica
Laboratorio de Sistemas Digitales
http://detri.epn.edu.ec
Quito, Ecuador
Día Módulo
Lunes 382
Martes 423
Miércoles 454
Jueves 301
Viernes 543
4. Informe
Día Módulo
Lunes 37
Martes 31
Miércoles 30
Jueves 32
Viernes 34
III. Utilizando flip – flops tipo J -K, diseñar un contador asíncrono módulo que se
presenta en la tabla, con control ascendente – descendente y control de arranque y
detención. Presente su diseño simulado en paquete computacional Proteus y
Logisin además crear el código en vhdl como también las pruebas (solo realizarlo
con flip-flops).
Día Modulo
Lunes 234
Martes 123
Miércoles 145
Jueves 156
Viernes 214
5. Conclusiones
6. Recomendaciones
BIBLIOGRAFÍA: