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ELETRÔNICA DIGITAL (EDIG)

Charles Boulhosa Rodamilans


FLIP-FLOP
INTRODUÇÃO
  Circuito Combinacional
  MUX, DEMUX, Somador, Subtrator...
  Não possuem memória
  Elementos de Memória
  Possuem a capacidade de armazenar informação
FLIP-FLOP
  É um elemento de memória
  Implementado a partir de portas lógicas
LATCH COM PORTAS NAND
  Circuitomais simples de FF
  Existem dois estados de saída possíveis quando
SET = RESET = 1
  O estado atual da saída depende do que
aconteceu anteriormente nas entradas
SETANDO O LATCH (FF)
  Pulsando o SET para 0 quando
  Q = 0 antes do pulso SET
  Q = 1 antes do pulso SET
  Para ambos casos, a saída Q termina em ALTO
RESETANDO O LATCH (FF)
  Pulsando o RESET para 0 quando
  Q = 0 antes do pulso RESET
  Q = 1 antes do pulso RESET
  Para ambos casos, a saída Q termina em BAIXO
SETANDO E RESENTANDO
SIMULTANEAMENTE

  SET = RESET = 0 (Simultaneamente)


  Gera nível ALTO nas saídas das portas NAND,
ou seja, Q = ~Q = 1
  Essa é um condição indesejada
  SET= RESET = 0 não é normalmente utilizado
no latch NAND
RESUMO
REPRESENTAÇÃO ALTERNATIVA
(PARA O LATCH NAND)
  As
entradas SET e RESET são ativadas em nível
BAIXO
  SET =0 => Q =1
  RESET = 0 => Q=0
  ~SET e ~RESET indicam que o estado de
ativação é em nível BAIXO
  Representação alternativa (mais utilizada)

Indica ativação em BAIXO


EXEMPLO (LATCH NAND)
  Asformas de onda abaixo são aplicadas nas
entradas do latch NAND. Considerando Q = 0,
determine a forma de onda na saída Q.
EXEMPLO (LATCH NAND)
  Asformas de onda abaixo são aplicadas nas
entradas do latch NAND. Considerando Q = 0,
determine a forma de onda na saída Q.
LATCH COM PORTAS NOR
  Funcionaexatamente como um latch NAND,
exceto que SET e RESET são ativados em nível
ALTO
EXEMPLO (LATCH NOR)
  Considere
Q = 0 e determine a forma de onda da
saída Q para um latch NOR que tem as entradas
abaixo:
EXEMPLO (LATCH NOR)
  Considere
Q = 0 e determine a forma de onda da
saída Q para um latch NOR que tem as entradas
abaixo:
SINAIS DE CLOCK
  Sistema Assíncrono
  As saídas do circuito lógico podem mudar de estado a
qualquer momento em que uma ou mais entradas
mudarem de estado
  Projeto mais complicado
  Sistema Síncrono
  Os momentos exatos em que uma saída qualquer
podem mudar de estado, são determinados por um
sinal (clock).
  As saídas mudam de estado apenas quando ocorre
uma transição no sinal de clock
  Mais fácil de projetar
SINAIS DE CLOCK
SINAIS DE CLOCK
  Transição positiva (borda de subida)
  Transição do clock de 0 para 1
  Transição negativa (borda de descida)
  Transição do clock de 1 para 0
SINAIS DE CLOCK
  Ciclo de clock
  Medido de uma borda de subida até a próxima borda de
subida; ou
  Medido de uma borda de descida até a próxima borda de
descida
  Período (T)
  Tempo em que se leva para completar um ciclo (segundos/
ciclo)
  Velocidade
  Freqüência (F)
  Um hertz (1 Hz) = 1 ciclo/segundo
FLIP-FLOPS COM CLOCK
  Entradas de controle
  Determinam o que ocorrerá com as saídas
  Entrada de CLK
  Determina quando as saídas serão alteradas em
função das entradas de controle
TEMPOS DE
SETUP (PREPARAÇÃO) E
HOLD (MANUTENÇÃO)

  Sãoos tempos necessários para que o FF se


comporte de maneira confiável
  Tempo de setup (ts)
  Intervalo de tempo que precede imediatamente a
transição ativa do sinal de clock
  Tempo de manutenção (tH)
  Intervalo de tempo que segue imediatamente após a
transição ativa do sinal do clock
  Asentradas de controle não podem mudar de
estado no intervalo de tempo ts(mín) e tH(mín)
TEMPOS DE
SETUP (PREPARAÇÃO) E
HOLD (MANUTENÇÃO)
FLIP-FLOP S-R COM CLOCK (SUBIDA)
FLIP-FLOP S-R COM CLOCK (DESCIDA)
CIRCUITO INTERNO DE UM FLIP-FLOP
DISPARADO POR BORDA
DETECTOR DE BORDA
  A porta INVERSORA causa atraso (de ns)
FLIP-FLOP J-K COM CLOCK
  Diferença do S-R com clock
  J = K = 1 não resulta em condição ambígua
  Nesse modo, ocorre mudança de estado. Modo
denominado modo de comutação (toggle mode)
FLIP-FLOP J-K COM CLOCK

Tempo
FLIP-FLOP J-K COM CLOCK
CIRCUITO INTERNO DE UM FLIP-FLOP
DISPARADO POR BORDA
FLIP-FLOP MESTRE-ESCRAVO
  Possui este nome devido aos dois blocos internos com
os quais ele é formado
  Estes dois blocos representam dois circuitos
separados de latch.
  O latch mestre é utilizado para aceitar a entrada do
bit de dado A no flip-flop
  O valor de A é armazenado no mestre e, então,
transferido para o escravo em um tempo posterior.
  Ambas as entradas são sincronizadas pelo sinal de
clock

A Mestre A Q B Mestre A Escravo Q=A


(Ativo) Escravo
(Ativo)

Mestre ativo [GUILHERMINO] Escravo ativo


FLIP-FLOP MESTRE-ESCRAVO
  Para eliminar a oscilação do flip-flop JK, foram
combinados dois flip-flops RS como no circuito a
seguir, denominado flip-flop JK Master-Slave
(Mestre-Escravo).

[GUILHERMINO]
FLIP-FLOP MESTRE-ESCRAVO
  Quando o clock for ‘0’ o circuito de entrada está
inativo, logo as entradas do escravo não serão
alteradas e a saída do flip-flop JK – MS não será
alterada.
  Quando o clock for ‘1’ o mestre operará como um
flip-flop JK normal, mas o escravo estará inativo
e as saídas não serão alteradas.
  Quando o clock voltar para o nível ‘0’ o circuito
mestre para de funcionar. O circuito escravo
volta a funcionar (habilitado) e as saídas do
mestre no instante que o clock volta a zero são
transferidas para o escravo.
  Isto é muito interessante porque não vai haver
mais que uma mudança na saída do flip-flop JK
mestre-escravo por ciclo de clock.
[GUILHERMINO]
FLIP-FLOP MESTRE-ESCRAVO
  Tabela Verdade

J K Q Note que este é um circuito


0 0 QA sensível à descida do clock.
Para continuarmos um que
0 1 0 seja sensível à subida do
clock, basta colocarmos um
1 0 1 inversor na entrada do
clock.
1 1 Q’A

[GUILHERMINO]
FLIP-FLOP MESTRE-ESCRAVO C P Q
L R

  Com entrada Preset e Clear 0 0 Não permitido


0 1 0
1 0 1
1 1 Funcionamento
normal

[GUILHERMINO]
FLIP-FLOP MESTRE-ESCRAVO
  Tabela Verdade

CL PR Q
0 0 Não permitido
0 1 0
1 0 1
1 1 Funcionamento
normal

[GUILHERMINO]
FLIP-FLOP D COM CLOCK
  Entrada D (Data-Dado)
  O nível presente na entrada D é armazenado no
flip-flop
IMPLEMENTAÇÃO DO FLIP-FLOP D
  Implementação do flip-flop D disparado por borda
a partir do flip-flop J-K
TRANSFERÊNCIA DE DADOS EM PARALELO
  OsFF podem armazenar os valores (ex.: X, Y e Z)
para ser processados posteriormente
LATCH D (LATCH TRANSPARENTE)
  Não utiliza detector de bordas, logo não é
disparado por bordas
  Não tem a entrada do clock, mas sim, a entrada
de habilitação (enable, EN)
EXEMPLO (LATCH D)
  Determinea forma de onda na saída Q para um
latch D com as forma de onda das entradas EN e
D mostradas abaixo. Considere inicialmente Q=0.
EXEMPLO (LATCH D)
  Determinea forma de onda na saída Q para um
latch D com as forma de onda das entradas EN e
D mostradas abaixo. Considere inicialmente Q=0.
FLIP-FLOP T (TOGGLE)
T Saída
0 Q0
1 Q0
BIBLIOGRAFIA

  TOCCI, J. T; WIDMER, N.S.; MOSS, G.L.


“Sistemas Digitais: Princípios e Aplicações”. 10ª
ed., Pearson.
  LALA, P. K. “Principles of Modern Digital
Design”, Wiley, 2007
  GUILHERMINO, ABEL - Slides de Aula de
Circuitos Digitais 2 – POLI/UPE.
PULSOS DIGITAIS
  Pulso positivo: executa sua função no nível ALTO
  Pulso negativo: executa sua função no nível
BAIXO
  Transição
  (entre 10% e 90% do nível ALTO de tensão)
  Borda de Subida
  Tempo de subida (tr – rise time)
  Borda de Descida
  Tempo de descida (ts – fall time)
  Largura do pulso (tw)
  Tempo entre os pontos em que as bordas de subida e
descida estão a 50% do nível ALTO de tensão
PULSOS DIGITAIS

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