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✔ Sistemas Digitales
Realizado por:
Patricio Vaca
(Espacio Reservado)
Fecha de entrega: 2018 / 01 / 30 f. ______________________
año mes día Recibido por:
Sanción:
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CONTADORES
Christian Rueda, Patricio Vaca.
Quito, Ecuador
christian.rueda@epn.edu.ec
lenin.vaca@epn.edu.ec
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asincrónicos se emplean diferentes señales C. Se desea diseñar un contador binario que
derivadas del mismo arreglo de Flip-Flop. haga cuentas pares o impares bajo el control
Si bien ambos arreglos o configuraciones de de una entrada U. Si U=0 la cuenta será:
contadores presentas retardos temporales 0,2,4,6 y si U=1 la cuenta será: 1,3,5,7.
inherentes a cada dispositivo, en el contador Considerar que la entrada de control U sólo
asincrónico es mucho mas notable debido al puede cambiar mientras el contador está en
acarreo del retraso en las etapas de los Flip- el estado más elevado de la cuenta par o
Flop. impar. El paso de la cuenta impar a par (al
ponerse U=0) se hará decrementando en una
B. Determinar lo que haría para obtener una unidad al estado más alto de la cuenta impar.
señal de reloj de 8 Hz, a partir de una señal Por el contrario, el paso de la cuenta par a
de reloj generada por un cristal de 16 MHz. la impar (al ponerse U=1) se hará
incrementando en una unidad el máximo
Dado que la señal primaria posee una estado par. Utilizar Flip-Flops J-K
frecuencia de 16MHz y se desea obtener una disparados por el flanco de bajada con
señal de 8 Hz, lo que se puede hacer es entradas asíncronas activas a nivel bajo para
emplear contadores /divisores de frecuencia la inicialización. Presentar la simulación del
creando un arreglo en primera instancia de un circuito diseñado en el paquete
divisor binario y posteriormente en serie 6 computacional Proteus.
decádicos para lograr dividir esta frecuencia
3
Rendimiento. Aprovechando del paralelismo necesitan sistemas operativos, minimizan los
del hardware, los FPGA exceden la potencia retos de fiabilidad con ejecución paralela y
de cómputo de los procesadores digitales de hardware preciso dedicado a cada tarea.
señales rompiendo el paradigma de ejecución
secuencial y logrando más en cada ciclo de Mantenimiento a largo plazo. los FPGA
reloj. El controlar entradas y salidas (E/S) a son actualizables en campo y no requieren el
nivel de hardware ofrece tiempos de tiempo y el precio que implica rediseñar un
respuesta más veloces y funcionalidad ASIC. Los FPGA, al ser reconfigurables, son
especializada que coincide con los capaces de mantenerse al tanto con
requerimientos de una aplicación. modificaciones a futuro que pudieran ser
necesarias. Mientras el producto o sistema se
Tiempo en llegar al mercado. La tecnología va desarrollando, usted puede implementarle
FPGA ofrece flexibilidad y capacidades de mejoras funcionales sin la necesidad de
rápido desarrollo de prototipos para enfrentar invertir tiempo rediseñando el hardware o
los retos de que un producto se libere tarde al modificando el diseño de la tarjeta.
mercado. Posteriormente podrá implementar
cambios y realizar iteraciones de un diseño II. CONCLUSIONES
FPGA en cuestión de horas en vez de
semanas. También existe hardware comercial Conclusiones Christian Rueda.
listo para usarse con diferentes tipos de E/S - Empleando el contador más sencillo con Flip-
ya conectados a un chip FPGA programable Flop se puede obtener una forma de onda de
por el usuario. El aumento en disponibilidad
salida cuya frecuencia es la mitad exacta de la
de herramientas de software de alto nivel
disminuye la curva de aprendizaje con frecuencia de la forma de onda de su entrada
niveles de abstracción. CLK.
- En el contador asíncrono, cada salida de los
Precio. El precio de la ingeniería no Flip-Flop excita la entrada CLK del siguiente
recurrente de un diseño personalizado ASIC Flip-Flop.
excede considerablemente al de las
soluciones de hardware basadas en FPGA. La Conclusiones Patricio Vaca.
fuerte inversión inicial de los ASICs es
fácilmente justificable para los fabricantes de - Los contadores asincrónicos presentan la
equipos originales que embarcan miles de facilidad de diseño cuando el modulo
chips por año, pero muchos usuarios finales
requerido es de la forma 2n, así se los
necesitan la funcionalidad de un hardware
personalizado para decenas o cientos de construye poniendo Flip-Flops en cascada.
sistemas en desarrollo. Los requerimientos de - El circuito divisor de frecuencia se utiliza para
un sistema van cambiando con el tiempo, y el obtener frecuencias inferiores a partir de una
precio de cambiar incrementalmente los frecuencia principal, así se obtiene unidades
diseños FPGA es insignificante al compararlo de tiempo múltiplos del período que
con el precio de implementar cambios en un
corresponde a dicha frecuencia principal.
ASIC antes de su lanzamiento.