Sie sind auf Seite 1von 42

INSTITUT SUPERIEUR DES ETUDES

TECHNOLOGIQUES DE GABÈS

Présenté par :

LASSAAD TAYARI

Maitre Technologue en Informatique Industrielle


à L’ISET de Gabès
E-mail:lassaad.tayari@isetn.rnu.tn
thème :

Initiation aux Circuits


Logiques Programmables
et leurs outils de
développement
ISET DE GABÈS

PLD Plan
 Introduction
 Les composants logiques programmables
 SPLD {PLE, PLA, PAL et GAL}
 CPLD
 FPGA
 Les étapes de conception

<lassaad.tayari@isetn.rnu.tn> 3
PLD
ISET DE GABÈS

Introduction
 Différentes approches pour un système logique
 logique standard
ASIC (Application Specific Integrated Circits)

 Les microprocesseurs

 Progression constante de l ’intégration :


 diminution des coûts, de la consommation et de la taille
des systèmes
 amélioration des performances et de la fiabilité
 80 : composants programmables
 90 : FPGA complexes

 Développement du domaine avec des méthodes de


conception spécifiques
<lassaad.tayari@isetn.rnu.tn> 4
Introduction ISET DE GABÈS

PLD
CIRCUITS
LOGIQUES

MICRO
Circuit
standards
ASICS PROCESSEURS

Microprocesseurs
Portes logiques de base: Circuits à la
PLD demande Microcontroleurs
- AND, OR, NOT, XOR
DSP
- multiplexeurs
- decodeurs SPLD CPLD FPGA Pré-caractérisé
Full custom
- additionneurs … PAL
<lassaad.tayari@isetn.rnu.tn> 5
GAL
ISET DE GABÈS

PLD Pourquoi des circuits programmables ?


 Logique standard (fonctions Câblées)
 fonction figée par le constructeur
 intégration faible (SSI ou MSI)
 coût faible
 disponibilité immédiate
 ASIC (Fonctions câblées-programmées)
 Circuit personnalisables (PLD)
 fonction à programmer par l ’utilisateur
 intégration élevée (LSI ou VLSI)
 coût ?
 Temps de développement nécessaire
<lassaad.tayari@isetn.rnu.tn> 6
ISET DE GABÈS

PLD Pourquoi des circuits programmables ?


 Circuits à la demande (Fonctions câblées-programmées)
 à développer par le concepteur
 très grande intégration (VLSI)
 coût important
 temps de développement important
 MICROPROCESSEURS (Fonctions programmables)
 très grande souplesse d’utilisation
 logique programmée enregistrée
 utilisation d’une suite d’instructions enregistrée en mémoire
<lassaad.tayari@isetn.rnu.tn> 7
ISET DE GABÈS

PLD Les réseaux logiques programmables

E1

E2 MATRICE
ET

En

m termes

Fonction= somme de produits


Pm P2 P1

f1
f2
MATRICE
OU
fp

<lassaad.tayari@isetn.rnu.tn> 8
ISET DE GABÈS

PLD Matrice ET (1)


+Vcc

E1

E2

E1 E3
E2 S=E1.E2

E3

SCHEMA S=E1.E2
REPRESENTATION

<lassaad.tayari@isetn.rnu.tn> 9
ISET DE GABÈS

PLD Matrice ET (2)


+Vcc

E1

E1
E2

E2

E3
E3

P1 P2
P3 P2 P1 P3

SCHEMA REPRESENTATION

<lassaad.tayari@isetn.rnu.tn> 10
ISET DE GABÈS

PLD Matrice OU

E1
E1
E2 S=E1+ E2 E2

E3 E3

SCHEMA
S=E1+E2

REPRESENTATION

<lassaad.tayari@isetn.rnu.tn> 11
ISET DE GABÈS

PLD Structures de base PLA

<lassaad.tayari@isetn.rnu.tn> 12
ISET DE GABÈS

PLD Les différentes familles des PLDs

TYPE Nombre de portes intégrées Matrice ET Matrice OU Effaçable


PROM 2 000 à 500 000 Fixe Programmable Non

PAL 10 à 100 Programmable Fixe Non


GAL 10 à 100 Programmable Fixe Électriquement
EPLD 100 à 3000 Programmable Fixe Aux U-V
CPLD 100 à 3000 Programmable Fixe Électriquement
FPLA 2000 à 3000 Programmable Programmable Électriquement

<lassaad.tayari@isetn.rnu.tn> 13
ISET DE GABÈS

PRAOGRAMMABLE ARRAY LOGIC


PAL n entrées
Structure d’un PAL à 4 entrées et 4 sorties

Matrice OU Fixe

PAL 4 entrées
4 sorties
16 Produits
16=24

Matrice ET Programmable O3 O2 O1 O0
Sorties

<lassaad.tayari@isetn.rnu.tn> 14
ISET DE GABÈS

PRAOGRAMMABLE LOGIC ELEMENT


PLE Structures de base PLE ou PROM

<lassaad.tayari@isetn.rnu.tn> 15
ISET DE GABÈS

PAL Les différents types d’entrées / sorties (1)


 Entrées / Sorties combinatoires

 Sorties à registres

<lassaad.tayari@isetn.rnu.tn> 16
ISET DE GABÈS

PAL Les différents types d’entrées / sorties (2)

 Entrées / Sorties des PAL versatiles (VPAL)


OLMC

<lassaad.tayari@isetn.rnu.tn> 17
ISET DE GABÈS

PAL Références des PALs

<lassaad.tayari@isetn.rnu.tn> 18
ISET DE GABÈS

PAL PAL 16V8

<lassaad.tayari@isetn.rnu.tn> 19
ISET DE GABÈS

GAL GATE ARRAY LOGIC

• L’appellationGAL est une marque déposée de LATTICE


SEMICONDUCTOR qui a été la première société à proposer
sur le marché ce type de produits.
•Autres marques proposent des équivalents (compatibles)
commercialisés sous le nom de PAL CMOS, E2PAL ou
encore PAL EECMOS.

Les GAL sont des PAL effaçables électriquement, qui


utilisent la technologie CMOS.

<lassaad.tayari@isetn.rnu.tn> 20
ISET DE GABÈS

CPLD C OMPLEX PROGRAMMABLE LOGIC DIVICE

 architecture composée d ’une grosse matrice


d ’interconnexion entourée de macro-cellules
logiques
 cellules d ’interconnexion en technologie
EEPROM (Flash) ou/et SRAM
 capacité de 32 à 3072 macrocellules
 57à 426 entrées/sorties

<lassaad.tayari@isetn.rnu.tn> 21
ISET DE GABÈS

CPLD Architecture d ’un CPLD

ES ES ES ES

Bloc logique Bloc logique

Matrice d ’interconnexions

Bloc logique Bloc logique

ES ES ES ES

<lassaad.tayari@isetn.rnu.tn> 22
ISET DE GABÈS

FPGA FIELD PROGRAMMABLE GATE ARRAY


 architecture composée d’un grand nombre de petites
cellules logiques interconnectées entre elles
 cellules d’interconnexion en technologie type anti-
fusible (OTP) ou SRAM
 capacité de 10k à 8000k portes
 57 à 1200 entrées/sorties
 possibilités d’intégrer des blocs IP de fonctions
complexes (processeurs, liens série haut débit,
multiplieurs, mémoires, périphériques divers )
<lassaad.tayari@isetn.rnu.tn> 23
ISET DE GABÈS

FPGA le « top »

« Le fleuron de la gamme Xilinx illustre le


principe du système sur une puce
programmable en intégrant notamment
jusqu’à quatre PowerPC, des multiplieurs
pour le traitement du signal et des liens
série haut débit. »

Extrait de « Électronique Mensuel », Juillet 2003


<lassaad.tayari@isetn.rnu.tn> 24
1 ISET DE GABÈS

FPGA Architecture interne


ES ES ES ES
ES

ES
BL BL BL BL

BL BL BL BL Canaux
d ’interconnexions
ES

ES
BL BL BL BL

BL BL BL BL
ES

ES
BL BL BL BL
ES

ES
BL BL BL BL
ES ES ES ES
<lassaad.tayari@isetn.rnu.tn> 25
2 ISET DE GABÈS

FPGA Architecture interne

<lassaad.tayari@isetn.rnu.tn> 26
3 ISET DE GABÈS

FPGA Architecture interne

<lassaad.tayari@isetn.rnu.tn> 27
ISET DE GABÈS

PLD ETAPES DE CONCEPTION D’UN PLD


Le passage du concept au circuit se fait en
plusieurs étapes avec des outils spécialisés :
1. Description comportementale du projet
2. Synthèse logique
3. Simulation fonctionnelle
4. Élaboration du « câblage interne » du composant
5. Simulation temporelle
6. Programmation du composant ou de sa mémoire de
configuration

<lassaad.tayari@isetn.rnu.tn> 28
1
ISET DE GABÈS

ETAPE1 Description comportementale

Le comportement d ’un circuit peut être décrit de


différentes façons (mode d ’entrée ou vue)
 Modes d’entrée graphiques

 schéma

 organigramme

 Table de vérité

 machine d’état

<lassaad.tayari@isetn.rnu.tn> 29
2
ISET DE GABÈS

ETAPE1 Description comportementale


 Modes d ’entrée textuels (langages HDL)
 langages propriétaires tels que
 PALASM (l ’ancêtre)
 OrcadPLD (OrCad)
 Abel HDL (Data I/O), très populaire
 Verilog (Cadence), concurrent de VHDL
 Langage non propriétaire et standardisé
 VHDL, sa standardisation assure sa portabilité et son
indépendance vis à vis des fabricants de composants et
éditeur de CAO
<lassaad.tayari@isetn.rnu.tn> 30
3
ISET DE GABÈS

ETAPE1 Description comportementale


 Modes d ’entrée mixte, graphique et VHDL
 Le mode graphique apporte beaucoup de facilité
pour une construction hiérarchique du projet en
modules
 Les différents modules peuvent avoir une
description sous plusieurs types de « vue »,
graphiques ou textuelles
 L’outil de CAO convertit les différentes « vues » en
fichiers standard VHDL

<lassaad.tayari@isetn.rnu.tn> 31
ISET DE GABÈS

ETAPE2 Simulation Fonctionnelle

Cette première étape de simulation permet de


vérifier la validité du concept.

Les temps de propagations sont approchés


puisque l ’on ne connaît pas, à ce stade, le
trajet exact des signaux.

<lassaad.tayari@isetn.rnu.tn> 32
1
ISET DE GABÈS

ETAPE3 Synthèse Logique

L ’outil de synthèse « aplanit » les niveaux


hiérarchiques du projet et extrait une
représentation réduite du système qui peut
prendre deux formes :
Équations logiques pour les CPLD (type somme de
produits)
Liste d ’équipotentielles (« netlist »)reliant des
portes logiques de base (représentation RTL)

<lassaad.tayari@isetn.rnu.tn> 33
2
ISET DE GABÈS

ETAPE3 Synthèse Logique

 L’outil optimise la description RTL en fonction


de la technologie utilisée selon des critères
de vitesse et d’occupation en ressources de
la famille de composants
 Il produit une « netlist » dans un format
standard (EDIF)

<lassaad.tayari@isetn.rnu.tn> 34
ISET DE GABÈS

ETAPE4 Implémentation physique

Cette étape dépend de l ’architecture et de la


référence du composant utilisé
 Pour les CPLD, le « fitter »effectue une
partition des équations logiques et établit la
carte des fusibles (fichier JEDEC)
 Pour les FPGA, le « routeur » établit le
schéma de connexion des cellules logiques et
crée un fichier de configuration (spécifique
au produit)
<lassaad.tayari@isetn.rnu.tn> 35
ISET DE GABÈS

ETAPE5 Simulation Temporelle

Le simulateur peut maintenant effectuer


une simulation avec des temps de
propagation précis à partir du modèle
(VHDL ou autre) créé par le « fitter »
ou le « routeur »

<lassaad.tayari@isetn.rnu.tn> 36
ISET DE GABÈS

ETAPE6 Programmation du composant


Selon le composant ou sa mémoire de
configuration, la programmation peut se faire :
 Avec un programmateur spécifique ou universel

 De façon « in situ » directement sur la carte


d ’application avec un câble approprié
 Par le système micro-informatique embarqué

<lassaad.tayari@isetn.rnu.tn> 37
1
ISET DE GABÈS

RESUMÉ Diagramme de conception (CPLD)

Textes
Compilateur Simulateur
VHDL
(HDS) (ModelSim)
Graphiques Synthèse
(Leonardo)

EDIF

« fitter »
(ex : Warp)
Programmateur
ou Isp
JEDEC

<lassaad.tayari@isetn.rnu.tn> 38
2
ISET DE GABÈS

RESUMÉ Diagramme de conception (FPGA)

Textes
Compilateur Simulateur
VHDL
(HDS) (ModelSim)
Graphiques Synthèse
(Leonardo)

EDIF

Place/Route
(Leonardo)
Programmateur
VHDL,bin

<lassaad.tayari@isetn.rnu.tn> 39
1
ISET DE GABÈS

Glossaire
 ASIC Application Specific Integrated Circuit
 SPLD Simple Programmable Logic Device
 CPLD Complex Programmable Logic Device
 EDIF Electronic Design Interchange File
 EEPROM Electrically Erasable Programmable ROM
 FPGA Field Programmable Logic Device
 FSM Finite State Machine
 HDL Hardware Design Language

<lassaad.tayari@isetn.rnu.tn> 40
2
ISET DE GABÈS

Glossaire
 IP Intellectual Property
 ISP In Situ Programmable
 JEDEC Joint Electronic Device Engineering Council
 OTP On Time Programmable
 SOC System On a Chip
 RTL Register transfer Level
 SRAM Static RAM
 VHDL Very high speed integrated circuit-HDL

<lassaad.tayari@isetn.rnu.tn> 41
n entrées

Matrice OU programmable

O3 O2 O1 O0
Matrice ET Programmable
Sorties
FPLA 4 Entrées 4 Sorties 16 Produits

<lassaad.tayari@isetn.rnu.tn> 42