EJERCICIO 2 (1,5 puntos)

Dibujar la forma de onda a la salida del circuito de la figura durante 6 ciclos de la señal
de reloj CLK, considerando:
a) El circuito ideal, es decir, los tiempos de propagación de las puertas son 0 ns.
b) Tiempo de propagación de las puertas vale δ=10ns. La frecuencia de la señal de reloj
es de 1 MHz.
U4A

1
CL K
3 SALIDA

2
7486

s3
U3A U3B U3C U3D
1 s0 4 s1 9 s2 12
3 6 8 11
2 5 10 13

7400 7400 7400 7400

a) Si el circuito fuese ideal, el efecto de las puertas NAND, que funcionan como
inversores, se anula, y por tanto en ambas entradas de la XOR tendríamos la misma
señal CLK. Por tanto, la salida sería '0' durante todo el tiempo.

Clk

Salida '0'

b) El circuito es real, y tanto las puertas NAND como la XOR introducen retardo. Así
que transcurre un tiempo desde que hay una transición en la señal CLK hasta que se
estabiliza SALIDA.
Cada puerta hace que haya un retardo y por lo tanto se van acumulando como muestra la
siguiente figura (no está a escala). Al final la salida es 1 en los instantes cuando
CLK≠S3, aunque también ésta salida sufre el retardo debido a la XOR.
ns
ns

10
10

Clk

S0

S1

S2

S3

Salida

retardo de la XOR
S3≠Clk:
Salida='1'
En 6 ciclos de reloj, el cronograma sería como el siguiente (no está a escala)
1000ns

Clk

S0

S1

S2

S3

Salida
EJERCICIO 3 (2 puntos)

a) Completar el cronograma adjunto para el circuito de la figura. ¿Cuál es el cometido

de este circuito lógico?

El circuito detecta flancos de bajada de la señal de entrada Ent, es decir, cuando en la

señal Ent hay una transición de 1 a 0, por medio de la salida sal el circuito da un pulso
que dura un ciclo de reloj.
¿Por qué? Primero, el biestable Q1 copia el valor de la señal Ent después de cada
flanco de subida del reloj. Luego, en el siguiente flanco de reloj el biestable Q2, copia el
valor de Q1, y por tanto, Q2 es exactamente igual que la señal Q1, salvo que está
retrasada un ciclo de reloj.
Así que para cada pulso (subida y bajada) de la señal Ent, sólo habrá un ciclo de reloj en
el que Q1 = 0 y Q2 = 1, en dicho ciclo de reloj es cuando se activa la señal Sal
Para que las transiciones de Ent sean detectadas, el pulso debe durar como mínimo un
ciclo de reloj.
Flanco de bajada Éste no sería detectado
b) Completar la tabla de verdad que describe el siguiente circuito lógico. Indicar a qué
biestable corresponde el circuito, y qué señales son A y B

0 0 Q(t-1) Mantiene Q
0 1 0 Puesta a 0 (Reset)
1 0 1 Puesta a 1 (Set)
1 1 1

Es equivalente a un latch S-R asíncrono, en el que:

• A es equivalente a S (Set)
• B es equivalente a R (Reset)
• Y en el que nunca se debe dar la condición A=B='1' (condición prohibida).

EJERCICIO 4 (2,5 puntos)

a) Necesitamos obtener una señal de 20 KHz a partir de una señal de reloj de 1 MHz.
Para ello disponemos de dos contadores síncronos BCD 74HC160 como el de la
figura. Dibujar el diagrama lógico necesario.

La frecuencia tiene que disminuir desde 1MHz hasta 20kHz, lo que supone que
necesitamos dividir la frecuencia entre 50. Como disponemos de contadores BCD,
podemos dividir primero entre 10 y luego entre 5. Como es un contador BCD, cuenta de
0 a 9, y por tanto para el primer contador no hace falta calcular el fin de cuenta pues ya
lo hacen las señales CEO y TC.
A continuación se muestra una posible solución, aunque hay muchas otras posibles

Este contador es BCD,

va de 0 a 9 (el fin de Contador módulo 5
Contador módulo 10
cuenta está en 9) Fin de cuenta al
74HC160 74HC160
llegar a 4
D0 Q0 D0 Q0
'0' '0'
D1 Q1 D1 Q1 Clk1Hz
D2 Q2 D2 Q2
VCC VCC CONTA10 CONTA50
D3 Q3 D3 Q3 20kHz
'1' '1'
UP UP
CONTA10
L CEO CONTA50
L CEO
100kHz
CE TC CE TC
C C

CLK
1MHz