Diapositiva 1

Biestables

Biestable SR NO-O cruzado

Puesta a cero
S R Q Q
Q
0 0 Q Q retener
0 1 0 1 poner a cero
1 0 1 0 poner a uno
Puesta a uno Q
1 1 0 0 no utilizado

Biestable SR NY cruzado
S R Q Q
Puesta a cero Q
0 0 1 1 no utilizado
0 1 0 1 puesta a cero
1 0 1 0 puesta a uno
Q
Puesta a uno 1 1 Q Q retener

6.071 Lógica digital 1

Diapositiva 2

Biestable NY SR sincronizado disparado por nivel

R
Q
RELOJ NY
puertas habilitadas

Q
S
RELOJ S R Q Q Biestable SR
0 0 0 Q Q retener
0 0 1 Q Q retener entradas SR
0 1 0 Q Q retener deshabilitado
0 1 1 Q Q retener
1 0 0 0 0 retener
1 0 1 0 1 puesta a 0 entradas SR
1 1 0 1 0 puesta a 1 habilitado
1 1 1 Q Q indeterminado

6.071 Lógica digital 2

Diapositiva 3

Biestables SR disparados por margen

Los biestables de disparo por nivel se pueden hacer más flexibles (en
cuanto al control del tiempo) conviertiéndolos en biestables disparados
por margen. Éstos sólo muestrean las entradas bien en el flanco del
reloj positivo o bien en el negativo. Esta conversión se puede realizar
haciendo pasar la señal del reloj por una red de disparo por nivel de
generación de impulsos y tomando la correspondiente salida como la
señal sincronizada.
Disparado por margen positivo Disparado por margen negativo
puerta retardo puerta retardo
RELOJ
RELOJ X RELOJ X
Z Z
Y Y

RELOJ RELOJ
X RELOJ
Y X
Z Y
6.071 Lógica digital Z 3
Diapositiva 4

Símbolos de biestables disparados por nivel y por margen

la ausencia de triángulo el triángulo indica
indica disparado por nivel disparado por margen

S S Q Q S S Q Q
RELOJ RELOJ RELOJ RELOJ
R R Q Q R R Q Q
salida invertida
ausencia de círculos (complemento)
ausencia de círculo junto al
indica entrada alta triángulo significa entrada
disparado por margen
activa disparada por margen

S S Q Q
RELOJ RELOJ
R R Q Q
círculo junto al triángulo significa
entrada negativa disparada por margen
6.071 Lógica digital 4
Diapositiva 5

Biestables tipo D

D Q Q
Biestable tipo D básico
0 0 1 Puesta a 0
D (datos) S 1 1 0 Puesta a 1
Q

símbolo lógico
D Q
R
Biestable RS D Q
NY a modo
de inversor Q Q

6.071 Lógica digital 5

Diapositiva 6

Circuito divisor por dos

D Q
RELOJ
Nota: detector de flancos Q

RELOJ En el flanco de impulso del reloj

↑ Q pasa a D
Q
Q
D

Siempre que hay un impulso de reloj, Q pasa al valor anterior

de D. Así, Q cambia (igual que D) pero cuando D cambia,
ya ha pasado el flanco.

6.071 Lógica digital 6

Diapositiva 7

Indicador de inicio y parada

D D Q
300Ω
Q
Q
LED
300Ω verde
D
LED
Q verde rojo
Q rojo

6.071 Lógica digital 7

Diapositiva 8

Contador de divisor por dos

Entrada/2
Entrada D Q
RELOJ
Q
Q

RELOJ
D=Q
Q

6.071 Lógica digital 8

Diapositiva 9

Sincronizador

A
B A
D
iniciar Q
detener D Q Retener Retener
puesta1 puesta1 puesta0
RELOJ
Q B
Q

6.071 Lógica digital 9

Diapositiva 10

Sincronizador 2

Hemos visto que la sincronización es importante y queremos sincronizar las señales.

On/Off D Q
RELOJ
Q salida

reloj
flanco
D off on off
alineado con el reloj
Q pero no resultado
de la pulsación
Q ⋅reloj

6.071 Lógica digital 10

Diapositiva 11

Biestables JK

J Q
generador
Reloj (C) pulsaciones Z

K Q
disparado por margen positivo

J Q
disparado por C
margen positivo Q
K Q
disparado por disparado por margen negativo
margen negativo
J Q
C
Q
K Q
6.071 Lógica digital 11
Diapositiva 12

Biestables JK 2

0 R Rin es (0,X) ∴ la salida es alta; Sin es

(0,1) ∴ la salida es alta.

S ∴ todas las salidas son altas.

0

El problema es que no se puede "retener" esta condición. La entrada

1,1 sólo puede retener salidas de (0,1) o (1,0).

6.071 Lógica digital 12

Diapositiva 13

Biestables JK 3
Disparado por margen positivo
C J K Q Q
0 X X Q Q retención
1 X X Q Q retención
↓ X X Q Q retención
↑ 0 0 Q Q retención Disparado por margen negativo
↑ 0 1 0 1 puesta 0 C J K Q Q
↑ 1 0 1 0 puesta 1 0 X X Q Q retención
↑ 1 1 Q Q basculam. 1 X X Q Q retención
↑ X X Q Q retención
↓ 0 0 Q Q retención
↓ 0 1 0 1 puesta 0
↓ 1 0 1 0 puesta 1
↓ 1 1 Q Q basculam.

6.071 Lógica digital 13

Diapositiva 14

Biestable JK con preselección y borrado

Q Q

PRE BOR
K J

RELOJ

6.071 Lógica digital 14

Diapositiva 15

Biestable JK con preselección y borrado

(Disparado por margen negativo)

PRE BOR REL J K Q Q

PRE 0 1 X X X 1 0 Preselec.
1 0 X X X 0 1 Borrado
J Q 0 0 X X X 1 1 no usado
1 1 ↓ 0 0 Q0 Q0 retención
C
Q 1 1 ↓ 0 1 0 0 puesta a 0
K Q 1 1 ↓ 1 0 0 0 puesta a 1
1 1 ↓ 1 1 Q0 Q0 basculam.
BOR 1 1 ↑ 0,1 1 1 Q0 Q0 retención

Q0 = estado de Q antes del flanco descendente del reloj.

6.071 Lógica digital 15

Diapositiva 16

Biestable JK con preselección y borrado

(Disparado por margen positivo

PRE CLR CLK J K Q Q

PRE 0 1 X X X 1 0 Preselec.
1 0 X X X 0 1 Borrado
J Q 0 0 X X X 1 1 no usado
1 1 ↑ 0 0 Q0 Q0 retención
C
Q 1 1 ↑ 0 1 0 0 puesta 0
K Q 1 1 ↑ 1 0 0 0 puesta 1
1 1 ↑ 1 1 Q0 Q0 basculam.
BOR 1 1 ↓ 0,1 1 1 Q0 Q0 retención

Q0 = estado de Q antes del flanco ascendente del reloj.

6.071 Lógica digital 16

Diapositiva 17

Contador de rizo MOD-16 / contador-divisor por 2,4,8,16

+5V
PRE PRE PRE PRE
J Q J Q J Q J Q

RELOJ K Q K RQ K Q K Q
BOR BO BOR BOR

CLR
divisor por 2 divisor por 4 divisor por 8 divisor por 16
Q0 Q1 Q2 Q3
(LSB) (MSB)

BORRADO
RELOJ
Q0
Q1
Q2
Q3
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000 0001
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1

6.071 Lógica digital 17

Diapositiva 18

Contador de rizo MOD-16, 2

+5V
PRE PRE PRE PRE
J Q J Q J Q J Q

K Q K Q K Q K Q
BOR BOR BOR BOR

BOR
Q0 Q1 Q2 Q3

RELOJ

Este circuito cuenta hasta 15 y luego deshabilita (todos los bits = 0).
Nota: si se usan las Q en lugar de las Q como bits continuos, el
contador contará hacia atrás desde 15 y desabilitará al llegar a 0.

6.071 Lógica digital 18

Diapositiva 19

Contador sincrónico MOD-16

+5V
PRE PRE PRE PRE
J Q J Q J Q J Q

K Q K Q K Q K Q
BOR BOR BOR BOR
RELOJ
BOR divisor por 2 divisor por 4 divisor por 8 divisor por 16

(LSB) Q0 Q1 Q2 (MSB) Q3
BORRADO
RELOJ
Q0
Q1
Q2
Q3
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000 0001
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1

6.071 Lógica digital 19

Diapositiva 20

Contador de 4 bits IC

La estructura interna del 7493 consta de cuatro biestables JK conectados

para suministrar secciones MOD-2 y MOD-8 separadas. Ambos están
sincronizados por entradas de reloj distintas. El MOD-2 usa C p0 como
su entrada de reloj, mientras que MOD-8 usa Cp1.

MR1 MR2 Q0 Q1 Q2 Q3
14 Cp0
7493 H H L L L L
Cp1 L H cuenta
1 Q0 Q1 Q2 Q3 H L cuenta
MR
L L cuenta
12
2 3 12 9 8 11

6.071 Lógica digital 20

Diapositiva 21

Contador reversible binario de 4 bits preseleccionable 74193

11 15 1 10 9
PL D3
CPU D0 D1 D2 TC
5 U 12
4 CPD Q0 Q1 Q2 TCD 13
MR Q3
14 3 2 6 7

Entradas Salidas
MR1 PL CpU CpD D0 D1 D2 D3 Q0 Q1 Q2 Q3 TCU TCD
Puesta a 0 H X X L X X X X L L L L H L
H X X H X X X X L L L L H H
Carga paralela L L X L L L L L L L L L H L
L L L X H H H H L L L L H H
L L H X H H H H H H H H L H
H L H H L L L L H H H H H H
cuenta H H ↑ H X X X X Cuenta H H
cuenta atrás L H H ↑ X X X X Cuenta atrás H H

H = nivel de voltaje alto; L = nivel de voltaje bajo; X = indiferente; ↑ = transición ascendente de voltaje

6.071 Lógica digital 21

Diapositiva 22

Diagramas de bloque de varios registradores variables

Serial entrada / Serial salida:

Serial entrada Serial salida

…010 1 0 1 1 0 1 0 0 0 0 1…

Paralelo entrada / Serial salida:

Paralelo entrada
1 0 1 1 0 1 0 0
Serial salida
1 0 1 1 0 1 0 0 0 0 1…

Serial entrada / Paralelo salida:

Paralelo salida
1 0 1 1 0 1 0 0
Serial entrada
…010 1 0 1 1 0 1 0 0

6.071 Lógica digital 22

Diapositiva 23

Creación de dispositivos
ton toff ton
Algunos dispositivos que crean potencia:
Hay dos modos de destrucción
1.) t on a corto plazo es demasiado largo. Inmediatamente, el calor au-
menta demasiado. Supóngase que no hay disipación de calor durante ton.
2.) a largo plazo el ciclo de servicio on/toff es demasiado alto.
∴Pruébense estas 2 condiciones
n-bits
ton < tmax
ton/toff < ciclo de servicio MSB LSB
desbord. contador cero?
arriba abajo puesta 0

reloj-t c ≡ periodo
Si se desborda el relé electrónico
ON tc⋅ 2n = tmax
Si se deshabilita cero, registrar
reloj/n hasta siguiente flanco↑ de ON.
ON
6.071 Lógica digital ON 23
Diapositiva 24

Problema

Explicar por qué no es muy útil un monoestable.

Resolver el problema usando

1 reloj 555
biestables, lógica simple …
1 contador reversible
préstamo
transporte
borrado

6.071 Digital Logic 24

Diapositiva 25

Registradores variables serial de entrada / serial de salida de 4 bits

Serial entradaVariación derecha Serial salida
…010 1 0 1 1 001…

Serial Serial
entrada D3 Q3 D2 Q2 D1 Q1 D0 Q0 salida
RELOJ RELOJ RELOJ RELOJ
f-f 0 f-f 0 f-f 0 f-f 0

reloj

Serial salida Variación izquierda Serial entrada

…100 1 1 0 1 010…

Serial Serial
salida Input
D0 Q0 D1 Q1 D2 Q2 D3 Q3
RELOJ RELOJ RELOJ RELOJ
f-f 0 f-f 1 f-f 2 f-f 3

reloj
6.071 Lógica digital 25
Diapositiva 26

Registrador variable de paralelo a serial

D0 D1 D2 D3
VARIACIÓN /CARGA
VARIACIÓN CARGA

Serial
D0 Q0 D1 Q1 D2 Q2 D3 Q3 SALIDA
RELOJ RELOJ RELOJ RELOJ
f-f 0 f-f 1 f-f 2 f-f 3
Inhibición
RELOJ Reloj
RELOJ Inhibición reloj
VARIACIÓN / CARGA
D0
D1
D2
D3
Serial salida 1 1 0 1
Inhibir Serial variación
6.071 Digital Logic 26
Diapositiva 27

Registrador variable de paralelo a serial

carga/variación

D1 D2 D3

D0
Serial
J Q J Q J Q J Q salida
RELOJ RELOJ RELOJ RELOJ
K K K K
reloj

6.071 Lógica digital 27

Diapositiva 28

Convertidor de datos serial a paralelo de 8 bits

+5V
14 1 20
VCC
9
MR
2 Q0 3 3D
0 Q0 2
DSb
Q1 4 4D
1 Q1 5
Entrada de 1D Q 5 7D Q 6
datos serial Sa 2 2 2
palabra
Q3 6 8D
3 Q3 9 paralela
8 Q4 10 13 D
4 Q4 12 de 8 bits
reloj RELOJ
Q 11 5
14 D
5 Q 15
5
Q6 12 17 D
6 Q6 16
Q7 13 18 D
7 Q7 19
RELOJ
MASA MASA
biestable
7 10
octal de
tipo D
Divide-by-8
counter

6.071 Lógica digital 28

Diapositiva 29

Interfaz serial a paralelo de 8 bits

+5V
16
11 D0 VCC
0
0 12 D1
Paralelo en
1 13 D2
ASCII 14 D3
0
0 3 D4 LSB sale
“&” primero
1 4 D5
0100110 5 00100110
1 D6 Q7 Dispositivo serial
6 9
0 D7 Q7
1 7
Carga paralela PL
15
Reloj habilitado CE
reloj 2 RELOJ

DS MASA
10 8

6.071 Lógica digital 29