Universidad Nacional Autónoma

de México

Facultad de Ingeniería

Laboratorio de Diseño Digital

GRUPO: 02

Reporte No. I: “Lógica Binaria para Compuertas Básicas y

Parámetros de Funcionamiento.”

Integrantes:

Flores Díaz Julio César

King Loeza Zaifen

México,Ciudad de México 2018-2

INTRODUCCIÓN.

La lógica transistor transistor (TTL) y la lógica semiconductor complementario de óxido

metálico (CMOS) es tecnología utilizada para la construcción de circuitos digitales. Se
identifican por su prefijo usualmente 74 o bien 54 (para casos militares) seguido de una
combinación de números que indica el tipo de compuerta lógica que contiene en su
interior.

Características TTL.

 Tensión de alimentación característica: de 4.75 [V] a 5.25 [V]. Normalmente

trabaja con 5[V].
 Los niveles lógicos vienen definidos por el rango de tensión comprendida entre 0
[V] y 0.8[V] para el estado L (bajo) y 2.2[V] y Vcc para el estado H (alto).
 Las señales de salida TTL se degradan rápidamente (no pueden viajar más de 2 m
por cable sin graves pérdidas).
 Fueron construidos con transistores de juntura bipolar.
 Son resistentes al daño por descargas electro estáticas.
 Retrasos de propagación son de 10 [ns] al tratar con 15 pF/400 Ω de carga.

Características CMOS.

 Son extremadamente sensibles al daño por descargas electroestáticas.

 Retrasos de propagación son usualmente de 25 [ns] a 50 [ns].
 Tiempos de subida y bajada controlados: Los flancos de subida y de bajada son
usualmente denominados como rampas en lugar de funciones de escalón, y tardan
entre 20% – 40% más que los retrasos de propagación.
 Nivel de tensión desde 0 a VDD donde VDD es la fuente de tensión. Un nivel bajo
es cualquier valor entre 0 y 1/3 de VDD mientras que un nivel alto se representa
como cualquier valor entre 2/3 VDD y VDD.

Ventajas de Desventajas.

 Los componentes CMOS son usualmente más caros que los equivalentes en TTL.
Sin embargo, la tecnología CMOS es más barata a nivel de sistema, esto debido a
los chips que poseen un menor tamaño además que requieren menos regulación.
 Los circuitos CMOS no drenan tanta potencia como los TTL en los períodos de
inactividad. Sin embargo, el consumo de potencia de los CMOS se incrementa más
rápidamente que los TTL
 TTL 10 mW de disipación de potencia por compuerta y CMOS la disipación de
potencia es típicamente 10nW por compuerta.
Niveles lógicos

Los niveles lógicos nos indican que valores de 0 a 5 volts se toman como uno o cero y que
intervalo se representa como incertidumbre.

1) Arme el siguiente circuito: observe el comportamiento de la entrada y la salida del

arreglo anterior al realizar los siguientes casos.

¿Qué nivel de voltaje se presenta a la salida?

Con forme se va disminuyendo el valor de voltaje en la entrada, en la salida se observa un

incremento de voltaje. De 5 a 2 volt, la salida nos entrega 0.13 volts

¿Qué nivel de voltaje se espera que tenga para una entrada baja?

En este caso pasa lo contrario mientras e incrementa el valor de voltaje va disminuyendo

el valor a la salida.
Potencia de disipación. Arme el siguiente circuito

a) Mida a corriente que consume el circuito integrado

i) Cuando todas las salidas con bajas (iccl).

Valor fabricante iccl=2.4 [mA]

El valor experimental iccl=2.7 [mA] a 4.9 [v]

ii) Cuando todas las salidas son altas (icch).

Valor Fabricante icch= 0.8[mA]

El valor experimental de voltaje icch=0.9 [mA] a 4.9[v]

b) Calcule la potencia que disipa el circuito para los casos del inciso anterior.

P1= (2.7)(4.9)= 13.23 [mW]

P2= (0.9)(4.9)= 4.41[mW]

c) ¿Cuál será la potencia que consume cada una de las compuertas en estas dos
situaciones?, Obtenga el error entre la diferencia

P1= (2.4)(5)= 12 [mW]

P2= (0.8)(5)= 4 [mW]

Tiempo de retardo de programación tp

1. En base a la señal de salida y a la siguiente expresión calcule el tiempo de retardo

de programación
Donde: T=periodo de la señal

N=número de compuertas en cascada

En base a sus observaciones responda lo siguiente

Teórico

Experimental

t
T p
¿Qué sucede con el periodo, la frecuencia y el tiempo de retardo de la señal, si el número
de compuertas impar es disminuido?

Si el número de compuertas disminuye, el periodo aumenta por lo que la frecuencia

disminuye, a su vez el tiempo de retardo incrementa.

¿Qué sucede si el número de compuertas en cascada fuera par?

El nivel de voltaje dependerá de la entrada y será igual a la salida ya que si es
retroalimentación por un número par de compuertas siempre va a salir el valor de la
entrada.

Función de transferencia

La gráfica a continuación muestra la función de transferencia de la compuerta

lógica 74LS00 (NAND), su señal de entrada corresponde a un seno de amplitud de
5 Vpp y frecuencia de 1kHz. Al analizarla en el osciloscopio podemos observar lo
esperado, la naturaleza de dicha compuerta lógica indica que al recibir un valor de
entrada de voltaje muy pequeño la respuesta corresponderá a uno muy grande, en
cambio al recibir un valor mayor de voltaje la respuesta será un valor aproximado a
cero.

 Fan-In: Máximo número de entradas que puede trabajar una sola

compuerta digital
 Margen de Ruido: Es la relación que existe entre la potencia de la señal
original que se procesa y la potencia del ruido que se genera al haberla
procesado
CONCLUSIONES.