D.

Sistemas microprocesados

Organización de Computadoras   
M. en C. Jesús García Ruiz 1
 a) Visión general de los sistemas de cómputo
X Y

Visión Conceptual
p de 00
Microprocesador

01
Z

10

11

A
B
Organización de Computadoras  
M. en C. Jesús García Ruiz 2
 TECLADO
Constitución de un
Microcomputador
p Genérico Interfaz de
teclado

Decodificador
de dirección
Suministro de
energía eléctrica
MPU

Bus de
direcciones Reloj
((16
6 bbits)
ts)
Líneas selectoras Bus de datos
de chip (8bits)
ROM

Bus de control

RAM

Interfaz de
despliegue

DESPLIEGUE
Organización de Computadoras   
M. en C. Jesús García Ruiz 3
Mi
Microprocesador
d Genérico
G éi

1 GND X1 40
Suministro de energía Reloj de cristal
eléctrica de +5 -5 2 VCC X2 39
3 CLK 38 Reloj
4 37

5 A0 36

6 A1 INTR 35 Requerimiento de interrupción

7 A2 34
8 A3 RESET ’ 33 Restauración
9 A4 32
10 A5 RD’ 31 Lectura
11 A6 WR’ 30 E i
Escritura
12 A7 29
Bus de direcciones
13 A8 D0 28
14 A9 D1 27
15 A10 D2 26
16 A11 D3 25
Bus de datos bidireccional
17 A12 D4 24
18 A13 D5 23
19 A14 D6 22
20 A15 D7 21

Organización de Computadoras   
M. en C. Jesús García Ruiz 4
Constitución del 8080 de Intel

A10 1 40 A11
GND 2 39 A14
D4 3 38 A13
D5 4 8080 37 A12
D6 5 36 A15
D7 6 35 A9
D3 7 34 A8
D2 8 33 A7
D1 9 32 A6
D0 10 31 A5
5V 11 30 A4

RESET 12 29 A3

HOLD 13 28 12V
INT 14 27 A2
ϕ1 15 26 A1
INTE 16 25 A0

DBIN 17 24 WAIT
WR 18 23 READY
SYNC 19 22 ϕ2
5V 20 21 HLDA

Organización de Computadoras   
M. en C. Jesús García Ruiz 5
 D1 D0
BUS DE DATOS
BIDIRECCIONAL

Constitución interna del 8080 BUFFER/SEGURO

DE BUS DE DATOS

BUS DE DATOS INTERNO BUS DE DATOS INTERNO

(8 BITS) (8 BITS)

REGISTRO REGISTRO DE
ACUMULADOR MULTIPLEXOR
(8) TEMPORAL (8) INSTRUCCIÓN A
(8)
S (8) Z (8)
W R
E REG TEMPORAL REG TEMPORAL R
MVB DE ((5)) L E
B (8) C (8)
SEGURO BANDERA E G
ACUMULADOR(8) C REG REG L
DECODIFICADOR T
D (8) E (8) O
DE INSTRUCCIÓN O R
REG REG
UNIDAD Y CODIFICACOR R E D
H (8) L (8)
ARITMETICO DE CICLO DE G E
MÁQUINA D I REG REG L
LOGICA (ALU) E S (16)
T APUNTADOR DE PILA R
(8) R E
O (16) G
CONTADOR DE PROGRAMA IS
S
AJUSTE SEGURO DE DIRECCIÓN DEL (16) T
DECIMAL R
INCREMENTADOR/DECREMENTADOR
O
TIEMPO Y
CONTROL

(16)
+12V CONTROL CONTROL BUFFER DE DIRECCIONES
SUMISTROS +5V CONTROL DE DE
DE ENERGÍA
5V ESCRI
-5V DE BUS DE INTERRUP ALMACENA CONTROL
ELÉCTRICA DE ESPERA SINCRONIA RELOJES
GND TURA DATOS CIONES MIENTO

A15 A0
DBIN INTE INT HOLD HOLD WAIT READY SYNC BUS DE DIRECCIONES
WR 1 2 RESET
ACK Organización de Computadoras    6
M. en C. Jesús García Ruiz
Constitución externa del 6800 de Motorola

VSS 1 40 RESET
HALT 2 39 TSC
1 3 38
IRQ 4 37 2
VMA 5 36 DBE
NMI 6 35
BA 7 34 R/W
VCC 8 33 D0
A0 9 32 D1
MC6800
A1 10 31 D2
A2 11 30 D3
A3 12 29 D4
A4 13 28 D5
A5 14 27 D6
A6 15 26 D7
A7 16 25 A15
A8 17 24 A14
A9 18 23 A13
A10 19 22 A12
A11 20 21 VSS

Organización de Computadoras   
M. en C. Jesús García Ruiz 7
 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
25 24 23 22 20 19 18 17 16 15 14 13 12 11 10 9
Constitución interna
del 6800
Buffers de salida Buffers de salida

Reloj  3
Contador de Contador de
Reloj  37
Programa H programa L
REINICIALIZACIÓN 40
Interrupción no mascarable 6
Decodificación Puntero de
HALT 2
Puntero de
y control de la
Pila H Pila L
Petición de interrupción 4 instrucción
Control de tres estados 39
Habilitación del bus de datos 36 Registro Registro
índice H Índice L
Bus disponible 7
Dirección válida de memoria 5
Lectrua/Escritura, R/W 34 Acumulador
A

Registro de Acumulador
instrucción B

Registro de
códigos de
condición

Buffer de datos
ALU
Vcc=Patilla 8
Vss=Patilla 1,21 26 27 28 29 30 31 32 33
D7 D6 D5 D4 D3 D2 D1 D0 Organización de Computadoras   8
M. en C. Jesús García Ruiz
Constitución del 8085A de Intel

X1 1 40 Vcc
X2 2 39 HOLD
RESET OUT 3 38 HLDA
SOD 4 37 CLK (OUT)
SID 5 36 RESET IN’
TRAP 6 35 READY
RST 7.5 7 34 IO/M’
RST 6.5 8 33 S1
RST 5.5 9 32 RD’
8085A
INTR 10 31 WR’
INTA’ 11 30 ALE
AD0 12 29 S0
AD1 13 28 A15
AD2 14 27 A14
AD3 15 26 A13
AD4 16 25 A12
AD5 17 24 A11
AD6 18 23 A10
AD7 19 22 A9

Vss 20 21 A8

Organización de Computadoras  
M. en C. Jesús García Ruiz 9
 Constitución interna del 8085A
INTA RST6.6
INTR RST5.5 RST7.5 TRAP SID SOD

CONTROL DE INTERRUPCIONES CONTROL DE BUS EN SERIE

BUS DE DATOS INTERNO (8 BITS)

A
ACUMULADOR REGISTRO REGISTRO DE (8) (8)
R
REG REG R
REGISTRO (A) (8) TEMPORAL (8) INSTRUCCIÓN B C E
(8) REG (8) G
REG
E L
BANDERA D
O
DE MVB (5) REG (8) REG (8)
DECODIFICADOR H L D
E
DE INSTRUCCIÓN (16)
APUNTADOR DE PILA L
UNIDAD Y CODIFICACOR
ARITMETICO DE CICLO DE (16) R
LOGICA (ALU) MÁQUINA CONTADOR DE PROGRAMA E
G
INCREMENTADOR/DECREMENTADOR IS
(8) DEL SEGURO DE DIRECCIÓN T
R
O

ENERGÍA +5V
ELÉCTRICA GND (8) BUFFER DE
BUFFER DE DIRECCIONES DATOS/DIRECCIONES

RESTAURAR AD0 7
X1 CLK A15 A0
GEN CONTROL STATUS DMA BUS DE DIRECCIONES
X2 BUFFER DE DATOS/DIRECCIONES

Organización de Computadoras
CLK OUT READY RD WR ALE S0 S1 IO/M HOLD HLDA RESET IN RESET OUT M. en C. Jesús García Ruiz 10
Constitución del 8088 de Intel

GND 1 40 Vcc
A14 2 39 A15
A13 3 38 A16 / S3
A12 4 37 A17 / S4
A11 5 36 A18 / S5
A10 6 35 A19 /S6
A9 7 34 SS0 (HIGH)
A8 8 33 MN/MX’
/ ’
AD7 9 32 RD’
8088
AD6 10 CPU 31 HOLD (RQ’ / GT0’)
AD5 11 30 HLDA (RQ’ / GT1’)
AD4 12 29 WR’ (LOCK
WR (LOCK’))
AD3 13 28 IO/M’ (S2’)
AD2 14 27 DT/R’ (S1’)
AD1 15 26 DEN’ (S0’)
AD0 16 25 ALE (QS0)
NMI 17 24 INTA’ (QS1)
INTR 18 23 TEST’
CLK 19 22 READY
GND 20 21 RESET

Organización de Computadoras  11
M. en C. Jesús García Ruiz 11
Constitución del 8086 de Intel

GND 1 40 Vcc
AD14 2 39 AD15
AD13 3 38 A16 / S3
AD12 4 37 A17 / S4
AD11 5 36 A18 / S5
AD10 6 35 A19 /S6
AD9 7 34 BHE’ /S7
A 8
AD 8 33 MN/MX’
/ ’
AD7 9 32 RD’
8086
AD6 10 CPU 31 HOLD (RQ’ / GT0’)
AD5 11 30 HLDA (RQ’ / GT1’)
AD4 12 29 WR’ (LOCK
WR (LOCK’))
AD3 13 28 IO/M’ (S2’)
AD2 14 27 DT/R’ (S1’)
AD1 15 26 DEN’ (S0’)
AD0 16 25 ALE (QS0)
NMI 17 24 INTA’ (QS1)
INTR 18 23 TEST’
CLK 19 22 READY
GND 20 21 RESET

Organización de Computadoras 
M. en C. Jesús García Ruiz 12
b) Técnicas de demultiplexaje
Demultimplexaje
p j del bus de datos/dirección del 8085
D7

D6

8085A D5

D4
Bus de
D3 Datos

D2
D1

D0

AD7 D7 Q7 A7

AD6 D6 Q6 A6
AD5 D5 7 Q5 A5
4
AD4 D4 L Q4 A4
Bus de
AD3 D3 S Q3 A3 Direcciones
3
AD2 D2 Q2 A2
7
AD1 D1 3 Q1 A1

AD0 D0 Q0 A0
ALE G OE’

Organización de Computadoras 
M. en C. Jesús García Ruiz 13
Demultimplexaje del bus de datos/dirección del 8085
A15 A15
A14 A14
A13 A13
A12 A12
A11 A11
A10 A10
8085A A9 A9
A8 A8
Bus de
D7 Q7 A7 Direcciones
D6 Q6 A6
7
D5 Q5 A5
4
D4 L Q4 A4
D3 S Q3 A3
D2
3 Q2 A2
7
D1 Q1 A1
3
D0 Q0 A0
G OE’
ALE
AD7 D7
AD6 D6
AD5 D5
AD4 D4 Bus de
AD3 D3 Datos
AD2 D2
AD1 D1
AD0 Organización de Computadoras
D0 14
M. en C. Jesús García Ruiz
 Demultimplexaje del bus de datos/dirección del 8088
A19/S6 A19/S6
A18/S5 A18/S5 Bits de
A17/S4 A17/S4
A16/S3
Estado
A16/S3

D3 Q3 A19
D2 Q2 A18
D1 74LS373 Q1 A17
D0 Q0 A16
G OE’
8088
A15 A15
A14 A14
A13 A13
A12 A12
A11 A11 Bus de
A10 A10 Di
Direcciones
i
A9 A9
A8 A8

D7 Q7 A7
D6 7 Q6 A6
D5 4 Q5 A5
D4 L Q4 A4
D3 S Q3 A3
D2 3 Q2
7 A2
D1 Q1 A1
3 Q0
D0 A0
G OE’
ALE
AD7 AD7
AD6 AD6
AD5 AD5
AD4 AD4 Bus de
AD3 AD3
AD2 AD2
Datos
AD1 AD1
MN/MX’ AD0 Organización de Computadoras  AD0
M. en C. Jesús García Ruiz
15
+5 V
 Demultimplexaje del bus de datos/dirección del 8086
A19/S6 A19/S6
A18/S5 A18/S5 Bits de
A17/S4 A17/S4 Estado
A16/S3 A16/S3

D3 Q3 A19
D2 Q2 A18
74LS373
D1 Q1 A17
D0 Q0 A16
G OE’

D7 Q7 A15
8086 D6 7 Q6 A14
D5 4 Q5 A13
D4 L Q4 A12
D3
S
Q3 A11
3
D2 Q2 A10 Bus de
7
D1 3 Q1 A9 Direcciones
D0 Q0 A8
G OE’
OE

D7 Q7 A7
D6 7 Q6 A6
D5 4 Q5 A5
D4 L Q4 A4
S A3
D3 Q3
3 A2
D2 7 Q2
D1 3 Q1 A1
D0 Q0 A0
ALE G OE’
AD15 AD15
AD14 AD14
AD13 AD13
AD12 AD12
AD11 AD11
AD10 AD10
AD9 AD9
AD8 AD8 Bus de
AD7 AD7 Datos
AD6 AD6
AD5 AD5
AD4 AD4
AD3 AD3
MN/MX’ AD2 AD2
AD1 Organización de Computadoras  AD1
AD0 M. en C. Jesús García Ruiz
16
+5 V AD0
 IO/M’
74LS244 IO/M’ A19/S6 A19/S6
Bus de RD’ RD’ A18/S5 A18/S5 Bits de
Control
WR’ WR’ A17/S4 A17/S4 Estado
OE’ A16/S3
A16/S3

D3 Q3 A19
D2 Q2 A18
D1 74LS373 Q1 A17
8088 D0 Q0 A16
G OE’

A15 A15
OE’
A14 A14
Demultimplexaje A13 A13
y reforzamiento A12 A12
A11 74LS244 A11
del bus de A10
Bus de
A10 Direcciones
datos/dirección A9 A9
del 8088 A8 A8

D7 Q7 A7
D6 7 Q6 A6
D5 4 Q5 A5
D4 L Q4 A4
D3 S Q3 A3
D2 3 Q2
7 A2
D1 Q1 A1
3 Q0
D0 A0
G OE’
ALE
AD7 OE’ D7
AD6 D6
AD5 D5
AD4 D4
Bus de
AD3 774LS245
S 5 D3 D t
Datos
AD2 D2
AD1 D1
AD0 D0
´G’ DIR
Organización de Computadoras 
DT/R’ DEN’
M. en C. Jesús García Ruiz 17
 A19/S6 A19/S6
IO/M’ IO/M’ A18/S5 Bits de
74LS244 A18/S5
Bus de RD’ RD’ A17/S4 A17/S4 Estado
Control A16/S3 A16/S3
WR’ WR’
OE’ A19
D3 Q3
D2 Q2 A18
74LS373
D1 Q1 A17
D0 Q0 A16
G OE

D7 Q7 A15
8086 D6 7 Q6 A14
D5 4 Q5 A13
D4 L Q4 A12
S A11
Demultimplexaje y D3
3
Q3
D2 Q2 A10 Bus de
reforzamiento del D1
7
3 Q1 A9 Direcciones
bus de D0 Q0 A8
G OE
datos/dirección del
Q7 A7
8086 D7
D6 7 Q6 A6
D5 4 Q5 A5
D4 L Q4 A4
S A3
D3 Q3
3 A2
D2 7 Q2
D1 3 Q1 A1
D0 Q0 A0
ALE G OE
AD15 D15
AD14 OE’ D14
AD13 D13
AD12 D12
AD11 74LS245 D11
AD10 D10
AD9 D9
AD8 D8 Bus de
AD7 D7 Datos
AD6 D6
74LS245
AD5 D5
AD4 D4
AD3 D3
AD2 D2
AD1 OE’ D1
AD0 Organización de Computadoras 
DT/R’ DEN’ M. en C. Jesús García Ruiz
´G’ DIR D0 18
 Reforzamiento del bus de direcciones del 6800 de Motorola

A15 DI7 DO7 A15

A14 DI6 7 DO6 A14
A13 DI5 4 A13
DO5
A12 L A12
DI4 DO4
S
A11 DI3 DO3 A11
2
A10 DO2 A10
DI2 4
A9 DI1 4 DO1 A9
A8 DI0 DO0 A8

G1 G2

Buffered
MC6800 address bus

A7 DI7 DO7 A7
A6 DI6 7 DO6 A6
A5 DI5 4 A5
DO5
A4
L
DI4 DO4 A4
S
A3 DI3 DO3 A3
2
A2 DO2 A2
DI2 4
A1 DI1 4 DO1 A1
A0 DI0 DO0 A0

G1 G2

Organización de Computadoras  19
M. en C. Jesús García Ruiz
BUSEN
c) Técnicas de interfazado
Técnica de interfazado de E / S Aislada

Instrucciones de salida Código de operación A15

(OUT) Dirección de puerto
A0 MPU

I/O W ‘

(8)
Señal de
Dirección de escritura de E / S
puerto

Instrucciones de entrada Código de operación A15

(IN) Dirección de puerto
A0
MPU

I/O R ‘
(8)

Señal de
Dirección de
lectura de E / S
puerto

Organización de Computadoras 
M. en C. Jesús García Ruiz 20
 Técnica de interfazado de Mapeo de Memoria

Instrucciones de salida Código de operación

A15
(STA) Dirección de orden menor
A0 MPU
Dirección de orden mayor

WR ‘

(16)
Señal de
Dirección de escritura de E / S
puerto

Instrucciones de entrada Código de operación

A15
(LDA) Dirección de orden menor
A0
Dirección de orden mayor
MPU

RD ‘
(16)

Dirección de Señal de
puerto escritura de E / S

Organización de Computadoras 
M. en C. Jesús García Ruiz 21
Conectando una ROM mediante la técnica de interfazado de E / S aislada

Bus de direcciones

Decodificador de A12-A15 A15

direcciones (4) D7

A0 MPU
D0

RD’

Bus de datos
Línea de control
A0-A
A11 de lectura

OE’

A11 O0

(12) ROM (8)

A0 O7

Línea selectora de chips

CS’

Organización de Computadoras 
M. en C. Jesús García Ruiz 22
Conectando una RAM mediante la técnica de interfazado de E / S aislada
Bus de direcciones

Decodificador de A12-A15 A15

direcciones (4) D7

A0 MPU
D0
WR’
RD’

Bus de datos
Línea de control
A0-A11 de lectura

OE’
R / W’ I / O0
A11
RAM (8)
(12) I / O7
A0

Línea selectora de chips Selector

d modulo
de d l (MS’)

Organización de Computadoras 
M. en C. Jesús García Ruiz 23
 Conectando un Display mediante la técnica de interfazado de E / S aislada
Adaptador de interfaz de salida Dispositivo periférico
A15
A15 D0 D0
.. .. D Q LED
. MPU . Ck
D7
A0

WR

Adaptador de interfaz de salida

Dispositivo periférico
a
Q1
Q2 b
Q3 c
A15
A15
.. ..
D0 ..
D1 Q4 d
. MPU . (8) . Q5 e
D7 D8
A0 Q6 f
g
WR Q7
d.p
Q8
Línea de control de escritura
Habilitado
Línea selectora de dispositivos

Organización de Computadoras  24
M. en C. Jesús García Ruiz
Conectando un Teclado mediante la técnica de interfazado de E / S aislada

Adaptador de interfaz de entrada

Dispositivo periférico

ALTO

D Q

BAJO Ck

Línea selectora de dispositivos A15 D0

..
A15
..
D0
. MPU
A0
D7
Línea de control de lectura
RD

Organización de Computadoras 
M. en C. Jesús García Ruiz 25
Conectando un Display mediante la técnica de interfazado de E / S
aislada ((cont.))
Adaptador de interfaz de entrada
Dispositivo periférico

Seguros Buffers
de datos de datos
(8) (8)

Habilitado Habilitado

Línea selectora de
dispositivos
..
A15 D0
..
. MPU
(8)
A0
D7
Línea de control de lectura
RD

Organización de Computadoras 
M. en C. Jesús García Ruiz 26
 Conectando un Display mediante un 8212
A15
A7
.. D0
..
Decodificador
de direcciones (8)
(16) . MPU
D7
(8)
A0
A0
I/O W

Línea de control Puerto de E/S Intel 8212

de escritura
DS1
Línea selectora de dispositivos
DS2

Seguros de DI7 ..
Control del modo datos
BAJO DI0
MD
ALTO = salida Buffers
B ff ded
BAJO = entrada salida
ALTO CLR DO7 . . . . . DO0
Adaptador de interfaz de salida

Organización de Computadoras 
M. en C. Jesús García Ruiz Dispositivo periférico
27
 Conectando un Teclado mediante un 8212
Dispositivo periférico
(Teclado)

Línea strobe
STB Adaptador de interfaz
Control del modo DI7 DI0 de entrada
ALTO = salida BAJO MD
BAJO = entrada
ALTO CLR
Seguros de Buffers de ..
DO0
(8)
datos salida
Línea selectora de dispositivos DO7
DS2
Línea de lectura de E/S INT
DS1 Puerto de E/S Intel 8212
Línea de requerimiento
de interrupción

I/O R

..
A15
MPU
D0
..
Decodificador A7
(8)
(16) . D7
(8)
de direcciones
A0
A0

Organización de Computadoras  INTR 28
M. en C. Jesús García Ruiz
 TECLADO
(8)
Strobe Adaptador de interfaz de entrada
DI7 ... DI0
Línea selectora de dispositivos
Control del
STB D0
.
modo Puerto
P t de
d E/S D7
(9000-9FFFH) BAJO MD
DS2 Intel 8212
Línea de control INT
de lectura DS1
Línea de requerimiento de interrupciones
(4)
Decodificador A15
de direcciones ..
A15
D0
A12 (16)
A 0 MPU
. (8)
D7
WR
RD INTR
Bus de Bus de
direcciones (12) OE datos
Línea selectora (12) ..
A11
O0
de dispositivos A 0
ROM de 4k
.
(0000-0FFFH) O7
CS

OE
R/W
RAM de 4k
Línea selectora ..
A11
de dispositivos (12)
A 0
.
I/O0
(2000-2FFFH) I/O7
MS
Línea de control de escritura
Línea selectora de DS1
dispositivos (8000-8FFFH)
Puerto de E/S DI0

Control del
DS2
Intel 8212 .
DI7
modo
ALTO MD DI7 ... DI0 Adaptador de interfaz de salida
Sistema microcomputador (8)
completo mediante E/S Organización de Computadoras 
Despliegue de 7 segmentos
M. en C. Jesús García Ruiz 29
aislada
 Computador genérico para un 6800 de Motorola
Reinicio

MPU
6800

Bus de direcciones B de
Bus d datos
d t
Suministro de
Reloj
energía eléctrica
de +5 V

ROM

RAM

Bus de control

PIA
6820

Líneas de datos Líneas de Líneas de datos

control

Organización de Computadoras    Dispositivos
M. en C. Jesús García Ruiz de E/S 30
 A15 (4)
Decodificador
de direcciones A12 (16)

(12)

(12)

(12)

Organización de Computadoras 
M. en C. Jesús García Ruiz 31
 Tabla de verdad del 74LS138

Inputs Outputs
E3 E2’ E1’ C B A O0’ O1’ O2’ O3’ O4’ O5’ O6’ O7’

X X H X X X H H H H H H H H
X H X X X X H H H H H H H H
L X X X X X H H H H H H H H
H L L L L L L H H H H H H H
H L L L L H H L H H H H H H
H L L L H L H H L H H H H H
H L L L H H H H H L H H H H
H L L H L L H H H H L H H H
H L L H L H H H H H H L H H
H L L H H L H H H H H H L H
H L L H H H H H H H H H H L

Organización de Computadoras 
M. en C. Jesús García Ruiz 32
 D0 EPROM D0 RAM
2K X 8 2K X 8
(2716) (6116)
Datos Datos

D7 D7
A0 A0

Direcciones Direcciones
CE’ / PROG CS1’

A10 CS2 A10

OE’

OE’
WE’

Organización de Computadoras 
M. en C. Jesús García Ruiz 33
8080

(A0-A15)

(D0-D7)

“Strobe” de dato de entrada (salida)

DBIN
WR’

“Strobe” de escritura (salida)

Organización de Computadoras 
M. en C. Jesús García Ruiz 34
 (A0-A10)

D0 EPROM D0 RAM
8080 2K X 8 2K X 8
O2’
(A11-A15) Decodificador (2716) (6116)
(74LS138) Datos Datos
O1’

(A0-A10) D7 D7
((A0-A15) A0 A0

(D0-D7)
(D0-D7) Direcciones Direcciones
CE’ CS1’

A10 A10
Vcc
OE’ CS2
DBIN
OE’
WR’
WE’

Organización de Computadoras 
M. en C. Jesús García Ruiz 35
 (A0-A10)

D0 EPROM D0 RAM
8080 2K X 8 2K X 8
X2’
(A11-A15) Circuito lógico (2716) (6116)
combinatorio Datos Datos
X1’

(A0-A10) D7 D7
((A0-A15) A0 A0

(D0-D7)
(D0-D7) Direcciones Direcciones
CE’ CS1’

A10 A10
Vcc
OE’ CS2
DBIN
OE’
WR’
WE’

Organización de Computadoras 
M. en C. Jesús García Ruiz 36
 X2’
(A11-A15) Circuito lógico
combinatorio
X1’

(A0-A10)

A15 A14 A13 A12 A11 X’1 X’2

0 0 0 0 1 0 1 X’1 = A’15 A’14 A’13 A’12 A11

0 0 0 1 0 1 0 X’2 = A’15 A’14 A’13 A12 A’11

0 0 0 1 1 1 1
0 0 1 0 0 1 1
0 0 1 0 1 1 1

A15 A14 A13 A12 A11

X’1

X’2

37
8085A

Bus da datos y parte baja de bus de dirección
B s da datos parte baja de b s de dirección
(A8-A15)
multiplexados

(AD0-AD7)
Address Latch Enable (Habilitador del
Seguro de Direcciones)

ALE
Habilitador de E / S ó Memoria

IO / M’
WR’
RD’ Control de escritura (salida)

Control de lectura (salida)

Organización de Computadoras 
M. en C. Jesús García Ruiz 38
 (A0-A10)

O0 EPROM D0 RAM
8085A 2K X 8 2K X 8
O2’
(A11-A15) Decodificador (2716) (6116)
(74LS138) Datos Datos
O1’

(A8-A10) O7 D7
(A8-A15) A0 A0

((AD0-AD7) LATCH (A0-A7)

(74LS373) Di
Direcciones
i Direcciones
CE’ CS1’

ALE A10 A10

(D0-D7)
Vcc
OE’ CS2
IO / M’
MEMR ’
WR’ OE’
Arreglo MEMW ’
RD’ WE’
lógico IOW ’
combinatorio IOR ’

Organización de Computadoras  
M. en C. Jesús García Ruiz 39
 (A0-A10)

O0 EPROM D0 RAM
8085A 2K X 8 2K X 8
X2’
(A11-A15) Circuito lógico (2716) (6116)
combinatorio
bi i Datos Datos
X1’

(A8-A10) O7 D7
(A8-A15) A0 A0

((AD0-AD7) LATCH (A0-A7)

(74LS373) Di
Direcciones
i Direcciones
CE’ CS1’

ALE A10 A10

(D0-D7)
Vcc
OE’ CS2
IO / M’
MEMR ’
WR’ OE’
Arreglo MEMW ’
RD’ WE’
lógico IOW ’
combinatorio IOR ’

(A0-A10)

Organización de Computadoras  
M. en C. Jesús García Ruiz 40
 X2’
(A11-A15) Circuito lógico
combinatorio
X1’

(A0-A10)

A15 A14 A13 A12 A11 X’1 X’2

0 0 0 0 1 0 1 X’1 = A’15 A’14 A’13 A’12 A11

0 0 0 1 0 1 0 X’2 = A’15 A’14 A’13 A12 A’11

0 0 0 1 1 1 1
0 0 1 0 0 1 1
0 0 1 0 1 1 1

A15 A14 A13 A12 A11

X’1

X’2

41
 I/O0 EEPROM
2K X 8
(2816)
Datos

I/O7
A0

Direcciones
CE’

WE’ A10

OE’

VPP

Organización de Computadoras 
M. en C. Jesús García Ruiz 42
 (A0-A10)

I/O0 EEPROM D0 RAM

8085A 2K X 8 2K X 8
O2’
(A11-A15) Decodificador (2816) (6116)
(74LS138) Datos Datos
O1’

(A8-A10) I/O7 D7
(A8-A15) A0 A0

((AD0-AD7) LATCH (A0-A7)

(74LS373) Di
Direcciones
i Direcciones
CE’ CS1’

ALE A10 A10

(D0-D7)
Vcc
OE’ CS2
IO / M’
MEMR ’
WR’ OE’
Arreglo MEMW ’
VPP
RD’ WE’
lógico IOW ’
combinatorio IOR ’

Organización de Computadoras 
M. en C. Jesús García Ruiz 43
 8155
12 21
AD0 PA0
13 22
AD1 PA1
14 AD2 23
PIA PA2
15 256 B X 8 24
AD3 PA3
16 (8155) 25
AD4 PA4
17 26
AD5 PA5
18 PA6 27
AD6
19
AD7 PA7 28

29
PB0
30
PB1
9 31
RD PB2
10 32
WR PB3
7
IO / M’ PB4 33
11 34
ALE PB5
4 35
RESET PB6
36
PB7
8
CE
3 37
TIMER IN PC0
6 38
TIMER OUT PC1
39
PC2
PC3 1
2
PC4
PC5 5

Organización de Computadoras  
M. en C. Jesús García Ruiz 44
 Entrada / Salida aislada
(A0-A10)

I/O0 EEPROM AD0 PIA

8085A 2K X 8 RAM
O1’
(A11-A15) Decodificador (2816) 256 B X 8
(74LS138) Datos Datos (8155)
O0’
Puerto A PA0 – PA7
(A8-A10) I/O7 AD7
(A8-A15) A0

(AD0-AD7) LATCH (A0-A7) Puerto B PB0 – PB7

(74LS373) Direcciones
CE’ CE’

ALE’ A10
(D0-D7)
OE’ RD’ Puerto C PC0 – PC5
IO / M’
MEMR ’ WR’
WR’ Arreglo
MEMW ’
RD’ lógico VPP IO / M’
combinatorio
bi t i IOW ’
ALE’
IOR ’

Organización de Computadoras  
M. en C. Jesús García Ruiz 45
 8255
34 4
D0 PA0
33 3
D1 PA1
32 2
D2 PIA PA2
31 (8255) 1
D3 PA3
30 40
D4 PA4
29 39
D5 PA5
28 PA6 38
D6
27 37
D7 PA7

18
PB0
19
PB1
5 20
RD PB2
36 21
WR PB3
9
A0 PB4 22
8 23
A1 PB5
35 24
RESET PB6
25
PB7
6
CS
14
PC0
15
PC1
16
PC2
PC3 17
13
PC4
PC5 12
11
PC6
PC7 10

Organización de Computadoras 
M. en C. Jesús García Ruiz 46
 Entrada / Salida aislada
(A0-A10)

I/O0 EEPROM D0 PIA

8085A 2K X 8 (8255) A0
O1’
(A11-A15) Decodificador (2816) A1
(74LS138) Datos Datos
O0’

(A8-A10) I/O7 D7
(A8-A15) A0

(AD0-AD7) LATCH (A0-A7) Puerto A PA0 – PA7

(74LS373) Direcciones
CE’ CS’

ALE’ A10 Puerto B PB0 – PB7

(D0-D7)
OE’ WR’
IO / M’ Vcc
MEMR ’ RD’
WR’ Puerto C PC0 – PC7
Arreglo MEMW ’
RD’ lógico
g WE’
IOW ’
combinatorio IOR ’

Organización de Computadoras 
M. en C. Jesús García Ruiz 47
 Mapeo de memoria
(A0-A10)

I/O0 EEPROM D0 PIA

8085A 2K X 8 (8255) A0
O1’
(A11-A15) Decodificador (2816) A1
(74LS138) Datos Datos
O0’

(A8-A10) I/O7 D7
(A8-A15) A0

(AD0-AD7) LATCH (A0-A7) Puerto A PA0 – PA7

(74LS373) Direcciones
CE’ CS’

ALE’ A10 Puerto B PB0 – PB7

(D0-D7)
OE’ WR’
IO / M’ Vcc
MEMR ’ RD’
WR’ Arreglo Puerto C PC0 – PC7
MEMW ’
RD’ lógico WE’
combinatorio
bi t i IOW ’
IOR ’

Organización de Computadoras 
M. en C. Jesús García Ruiz 48
 Distribución del mapa de memoria en E / S asilada

Mapa de Memoria
FFFF

Memoria completa

0000
Espacio de mapa I/O

Mapa de I/O Dispositivo 7 9CH-9FH A10 A 0 Dispositivo 0

FF
Dispositivo 6 98H-9BH A11 B 1 Dispositivo 1
A12 C 2 Dispositivo 2
Dispositivo 5 94H-97H
3 Dispositivo
p 3
74LS138
9F Dispositivo 4 90H-93H 4 Dispositivo 4
Espacio de I/O A13 E1
Dispositivo 3 8CH-8FH 5 Dispositivo 5
80
A14 E2 Dispositivo 6
88H-8BH 6
Dispositivo 2
A15 E3 7 Dispositivo 7
Dispositivo 1 84H-87H
00
Dispositivo 0 80H-83H

Organización de Computadoras 
M. en C. Jesús García Ruiz 49
 Mapa de I/O
Mapa de memoria
FFFF Dispositivo 7 CFE0H-CFFFH
CFE0H CFFFH
Distribución
Di t ib ió del
d l mapa de
d
CFC0H-CFDFH
Dispositivo 6 memoria en Mapeo de
CFFF
Dispositivo 5 CFA0H-CFBFH Memoria
I/O Dispositivo 4 CF80H-CF9FH
CF00
Dispositivo 3 CF60H-CF7FH

Dispositivo 2 CF40H-CF5FH

Dispositivo 1 CF20H-CF3FH

Dispositivo 0 CF00H-CF1FH
0000

A5 A
0 Dispositivo 0
A6 B Dispositivo 1
1
A7 C Dispositivo 2
2
A15 Dispositivo
p 3
A14 74LS138 3
A13 4 Dispositivo 4
A12
A11 E1 Dispositivo 5
5
A10 E2
A9 6 Dispositivo 6
A8 +5V
5V E3 7 Dispositivo 7
1K

Organización de Computadoras 
M. en C. Jesús García Ruiz 50
 Banco alto
D9-D15
Vcc
D0-D7 64KX8
D0-D7
10K A1-A16 A0-A15
U1
1
A20 A 7 Y0 15
A21 2 14
3
B 4 Y1
A22 C L Y2
13
12 S
S Y3 11
6 G1 Y4 S
1 Y5 10
A23 4 9
G2A 3 Y6 7 S
5
G2B 8 Y7 S
U2 S
1 7
A17 A Y0 15 S
2
A18 3 B 4 Y1 14
A19 C L Y2 13 S
S Y3 12 S
M/IO 6 G1 1 Y4 11
4 Y5 109
BHE
5
G2A 3 Y6 7 Banco bajo
G2B 8 Y7
64KX8
D0-D7

A0 A15
A0-A15

Interfazado para un 80286,

con memorias de 64K S
S
S
S
U3 S
1 15
A 7 Y0 S
2 14
B 4 Y1
3
C L Y2 13 S
Organización de Computadoras  12
M. en C. Jesús García Ruiz S Y3 S
11
6 Y4
4
G1 1 Y5 10
9
BLE 5
G2A 3 Y6 7 51
G2B 8 Y7