PLL 4046

Descripción.-
Diagrama Funcional.-

Información de los Pines.-

Descripción de los Pines.-

Símbolo PIN Descripción

PCPOUT 1 Pulso de salida del comparador de fase

PC1OUT 2 Salida del comparador de fases 1

COMPIN 3 Comparador de Entrada

VCOOUT 4 Salida del VCO

INH 5 Entrada de impedimento

C1A 6 Capacitor C1 conexión A

C1B 7 Capacitor C1 conexión B

VSS 8 Tierra (0 [V])

VCOIN 9 Entrada al VCO

SFOUT 10 Salida del Demodulador

R1 11 Conexión del Resistor R1

R2 12 Conexión del Resistor R2

PC2OUT 13 Salida del comparador de fases 2

SIGIN 14 Señal de Entrada

ZENER 15 Diodo Zener para regular la alimentación de entrada

VDD 16 Voltaje de alimentación

Aplicación.-
Diagrama de Conexiones

En este circuito el timer 555 opera en modo astable, la salida de este es una señal con una
frecuencia de aproximadamente 10[KHz], la cual será la señal de entrada del PLL 4046.
1
𝐹=
ln 2 ∗ 68[PF] ∗ (4.7[KΩ] + 2 ∗ 1[MΩ])

𝐹 = 10.583[𝐾𝐻𝑧]

La salida del oscilador controlado por voltaje (que tiene internamente el PLL) será conectada al
CLK del integrado 4017. Este integrado puede ser usado como un contador ya que va activando
secuencialmente cada uno de sus pines (Q0-Q9) según la frecuencia de la señal de reloj CLK.
Cuando el integrado llega al último pin, se activa el Master Reset, el cual reinicia el conteo.

Por lo tanto el integrado 4017 también puede actuar como un divisor de frecuencia variando la
conexión del pin 15 (Master Reset) con los pines del Q0 al Q9, dependiendo en que momento
queremos que se reinicie el conteo. Como se explicó anteriormente, en este circuito la frecuencia
de la señal de reloj CLK será igual a la frecuencia de salida de nuestro oscilador controlado por
voltaje, por lo cual las divisiones de la señal conseguidas con el integrado 4017 serán múltiplos
de la frecuencia del VCO. Para hace el análisis del circuito debemos revisar las hojas de
especificaciones tanto del integrado 4046 como del 4017.
Simulación
A

C
C3
4.7u D
BAT1
5

R6 R5
R2 330 27k
U1 U2
4.7k
3 1 14 3
U3 COMPIN PP CLK Q0
9 2 13 2
8

VCOIN PC1OUT E Q1
4 SW1
Q2
4 3 14 13 7 SW-ROT-6
VCC

R Q SIGIN PC2OUT Q3
10
Q4
7 6 1
DC CX1 Q5
5
Q6
5
CV C2 VCOOUT
4
Q7
6
R1 0.001u 7
CX2 Q8
9
1M 5 11
INH Q9
11 10
GND

R1 DEMOD
2 6 12 15 15 12
TR TH R2 ZENER MR CO
555 4046 4017
1

C1
0.01u R3 R4
560 560k
C4
68p

La señal B es la salida del VCO que como podemos ver tiene una frecuencia de 1[KHz].
Para poder analizar este resultado y poder compararlo con el esperado debemos revisar el
Datasheet del integrado 4046. Como podemos ver en la figura 9 del anexo la relación de R2/R1
no puede ser mayor a 100, pero en nuestro caso es de 1000, por lo cual los valores elegidos en
el diseño del circuito no se encuentran dentro el rango de los recomendado.
Cambiando la posición del SWICH-ROT-6 podemos ver como varia la frecuencia de la señal
del integrado 4017, ya que este cambia la conexión del Master Reset con los pines del Q1 al Q6.
En la primera imagen conectamos el MR con el pin Q2 y tenemos una frecuencia de 500 [Hz],
en la segunda imagen conectamos el MR con el pin Q3 y tenemos una frecuencia de 330 [Hz]

SW-ROT-6 Q2 - MR

C
C3
4.7u D
BAT1
5

R6 R5
R2 330 27k
U1 U2
4.7k
3 1 14 3
U3 COMPIN PP CLK Q0
9 2 13 2
8

VCOIN PC1OUT E Q1
4 SW1
Q2
4 3 14 13 7 SW-ROT-6
VCC

R Q SIGIN PC2OUT Q3
10
Q4
7 6 1
DC CX1 Q5
5
Q6
5
CV C2 VCOOUT
4
Q7
6
R1 0.001u 7
CX2 Q8
9
1M 5 11
INH Q9
11 10
GND

R1 DEMOD
2 6 12 15 15 12
TR TH R2 ZENER MR CO
555 4046 4017
1

C1
0.01u R3 R4
560 560k
C4
68p
SW-ROT-6 Q3 - MR
A

C
C3
4.7u D
BAT1
5

R6 R5
R2 330 27k
U1 U2
4.7k
3 1 14 3
U3 COMPIN PP CLK Q0
9 2 13 2
8

VCOIN PC1OUT E Q1
4 SW1
Q2
4 3 14 13 7 SW-ROT-6
VCC

R Q SIGIN PC2OUT Q3
10
Q4
7 6 1
DC CX1 Q5
5
Q6
5
CV C2 VCOOUT
4
Q7
6
R1 0.001u 7
CX2 Q8
9
1M 5 11
INH Q9
11 10
GND

R1 DEMOD
2 6 12 15 15 12
TR TH R2 ZENER MR CO
555 4046 4017
1

C1
0.01u R3 R4
560 560k
C4
68p

Bibliografía.-
[1] assets.nexperia.com/documents/data-sheet/74HC_HCT4017.pdf
[1] assets.nexperia.com/documents/data-sheet/HEF4046B.pdf
[2] http://www.seekic.com/circuit_diagram/Basic_Circuit/SIMPLE_FREQUENCY_SYNTH
ESIZER.html