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SEGUNDO PARCIAL
LABORATORIO N° 2
NRC: 3689
Objetivos
Diseñar e implementar un circuito que indique la prioridad en la activación de
las entradas, siendo E0 la más significativa.
Representar la prioridad de las entradas con la activación de las salidas A y B
considerando el subíndice de la entrada más significativa.
Indicar si existe la activación de por lo menos una de las entradas a través de la
salida M.
Realizar una aplicación del decodificador 3-8.
Problema
E0(H)
E1(H) Codificador de A(H)
prioridad
E2(H) B(H)
E3(H) M(L)
Los niveles de activación de las variables de entrada y salida están en lógica positiva,
con excepción de la salida M que se activa en nivel bajo.
Variables de salida
Considerando que las salidas del codificador de prioridad están en lógica positiva,
tenemos la siguiente tabla de verdad:
E0 E1 E2 E3 A B M
0 0 0 0 0 0 0 0
1 0 0 0 1 1 1 1
2 0 0 1 0 1 0 1
3 0 0 1 1 1 0 1
4 0 1 0 0 0 1 1
5 0 1 0 1 0 1 1
6 0 1 1 0 0 1 1
7 0 1 1 1 0 1 1
8 1 0 0 0 0 0 1
9 1 0 0 1 0 0 1
10 1 0 1 0 0 0 1
11 1 0 1 1 0 0 1
12 1 1 0 0 0 0 1
13 1 1 0 1 0 0 1
14 1 1 1 0 0 0 1
15 1 1 1 1 0 0 1
Con la tabla anterior notamos que, sólo una de mis combinaciones no me activa la
salida M, por lo que si consideramos el nivel de activación en bajo la tabla quedaría de
la siguiente manera:
E0 E1 E2 E3 A(H) B(H) M(L)
0 0 0 0 0 0 0 1
1 0 0 0 1 1 1 0
2 0 0 1 0 1 0 0
3 0 0 1 1 1 0 0
4 0 1 0 0 0 1 0
5 0 1 0 1 0 1 0
6 0 1 1 0 0 1 0
7 0 1 1 1 0 1 0
8 1 0 0 0 0 0 0
9 1 0 0 1 0 0 0
10 1 0 1 0 0 0 0
11 1 0 1 1 0 0 0
12 1 1 0 0 0 0 0
13 1 1 0 1 0 0 0
14 1 1 1 0 0 0 0
15 1 1 1 1 0 0 0
Mapa k de A(H)
Mapa k de B(H)
Mapa k de M(L)
CODIFICADOR DE PRIORIDAD
E3
SW-SPDT U5:A
E2 U1 1 2 U2
1 15 U3
2
A Y0
14 7404 A
3
B Y1
13
R1
SW-SPDT C Y2
12
E1 Y3
11 NAND LED-GREEN
120
Y4
6 10 NAND_2
E1 Y5
4 9
E2 Y6 U4:A
SW-SPDT 5 7
E3 Y7
1 B
E0 74LS138 2 12
R2
13 120
LED-GREEN
SW-SPDT 74S10
U7
M1
R3
120
LED-GREEN
NOR_2
Simulaciones
E0 E1 E2 E3
0 0 0 0
CODIFICADOR DE PRIORIDAD
E3
SW-SPDT U5:A
E2 U1 1 2 U2
1 15 U3
2
A Y0
14 7404 A
3
B Y1
13
R1
SW-SPDT C Y2
12
E1 Y3
11 NAND LED-GREEN
120
Y4
6 10 NAND_2
E1 Y5
4 9
E2 Y6 U4:A
SW-SPDT 5 7
E3 Y7
1 B
E0 74LS138 2 12
R2
13 120
LED-GREEN
SW-SPDT 74S10
U7
M1
R3
120
LED-GREEN
NOR_2
E0 E1 E2 E3
1 1 1 1
CODIFICADOR DE PRIORIDAD
E3
SW-SPDT U5:A
E2 U1 1 2 U2
1 15 U3
2
A Y0
14 7404 A
3
B Y1
13
R1
SW-SPDT C Y2
12
E1 Y3
11 NAND LED-GREEN
120
Y4
6 10 NAND_2
E1 Y5
4 9
E2 Y6 U4:A
SW-SPDT 5 7
E3 Y7
1 B
E0 74LS138 2 12
R2
13 120
LED-GREEN
SW-SPDT 74S10
U7
M1
R3
120
LED-GREEN
NOR_2
E0 E1 E2 E3
1 1 1 0
CODIFICADOR DE PRIORIDAD
E3
SW-SPDT U5:A
E2 U1 1 2 U2
1 15 U3
2
A Y0
14 7404 A
3
B Y1
13
R1
SW-SPDT C Y2
12
E1 Y3
11 NAND LED-GREEN
120
Y4
6 10 NAND_2
E1 Y5
4 9
E2 Y6 U4:A
SW-SPDT 5 7
E3 Y7
1 B
E0 74LS138 2 12
R2
13 120
LED-GREEN
SW-SPDT 74S10
U7
M1
R3
120
LED-GREEN
NOR_2
Conclusiones
Para representar el Codificador de Prioridad fue necesario considerar a la
variable de entrada E3 como la variable introducida del circuito, ya que el
problema nos planteaba 4 entradas, pero el decodificador cuenta con sólo
entradas.
Para implementar el circuito más pequeño y que cumpla con el Codificador de
Prioridad, considerando que M representa la activación de al menos una de sus
entradas fue necesario activar M en nivel bajo.