SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

COMPTAGE ET DIVISION DE FREQUENCE

I. Présentation de la fonction numérique comptage

Les compteurs sont des circuits séquentiels dont l'évolution est commandée par une
horloge (Clk). L'évolution du compteur peut être représentée par un diagramme d'état à un
seul cycle (cf figure n°1).

S2

S1 S3
Le changement d'état est
commandé par un front actif
sur une entrée d'horloge (Clk).
Sm S4

S5

Figure n°1: Diagramme d'état à un seul cycle et m états.

Un compteur "modulo m" possède un diagramme à m états. Les sorties du compteur
sont directement utilisées pour coder les différents états de cette machine séquentielle.
Suivant le code utilisé pour représenter ces différents états, on parle de :
1. Compteur binaire : le code binaire est utilisé pour coder les différents états du
compteur. Un compteur n bits possède 2n états évoluant de 0 à 2n - 1 (cf
chronogrammes de la figure n°3, n = 4).
2. Compteur BCD : un compteur de un digit BCD possède 4 bits binaires et 10 états
évoluant de 0 à 9 en décimal (cf chronogrammes de la figure n°4).
3. D’autres types de codage peuvent être utilisés mais ils ne sont pas abordés dans ce
cours.

L.S.T. COLBERT de TOURCOING

Page 1 sur 8
SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

Clk

0 t
Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1

0 t
Q1

0 t
Q2

0 t
Q3

0 t

Figure n°3 : Evolution des sorties d'un compteur binaire.

Clk

0 t
Q0 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7

0 t
Q1

0 t
Q2

0 t
Q3

0 t

Figure n°4 : Evolution des sorties d'un compteur BCD.

II. Les compteurs synchrones

Ce cours n’aborde pas la description d’une structure interne de compteur synchrone, il
se contente d’interpréter les tables de vérité de cette fonction séquentielle pour identifier son
fonctionnement : Evolution des sorties du compteur en fonction des combinaisons logiques
des différentes entrées.

Description de différents compteurs disponibles dans les bibliothèques de

composants logiques des outils de développement
Les compteurs synchrones proposés dans les bibliothèques de symboles des
environnements de développements de circuits programmables disposent en général de
fonctions logiques supplémentaires telles que :

L.S.T. COLBERT de TOURCOING

Page 2 sur 8
SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

 Entrée de remise à zéro.

 Entrée de validation de comptage
 Entrées permettant l'initialisation à une valeur donnée.
 Entrées et sorties logiques permettant le cascadage de ces structures pour réaliser des
compteurs de capacité supérieure.
 Entrée de commande de comptage et décomptage.

II.1. Compteur avec entrées de validation de comptage et remise à zéro

asynchrone
Symbole logique et table de vérité sont décrits à la figure n°16.
Horloge CLK Q0 R CE CLK [Qn-1:Q0]
Validation comptage CE Q1 1 X X [0:0]
0 0 Pas de changement
Res et R
0 1 Incrémentation
Qn-2
Table de vérité du compteur n bits
C PT Qn-1

Fig n°16: Compteur n bits avec " res et" as ynchrone (R)
et validation de comptage (CE)
 L’entrée R est une remise à zéro asynchrone (non synchronisée sur l’horloge CLK).
 CE est une entrée de validation de comptage, active à l’état haut.

Fig n°17 : Diagramme d'états d'un compteur binaire modulo 4 avec "reset" asynchrone (R) et
validation de comlptage (CE)

L.S.T. COLBERT de TOURCOING

Page 3 sur 8
SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

Fig n°18 : Chonogrammes du compteur modulo 4

II.2. Compteur avec remise à zéro synchrone

Les sorties [Qn-1:Q0] sont forcées à zéro lorsque 1R = 1 et présence d'un front
montant sur l'entrée d'horloge C1, fonctionnement décrit par la table de vérité de la figure
n°19.
Horloge C1 Q0 1R C1 [Qn-1:Q0]
Reset synchrone 1R Q1 1 [0:0]
0 Incrémentation

Qn-2 Table de vérité du compteur n bits

avec "reset" synchrone
CPT Qn-1

Fig n°19: Compteur n bits avec "reset" synchrone (1R)

II.3. Compteur avec sortie(s) de retenue

Les compteurs disposent souvent de sorties permettant la mise en cascade de
structures de base pour réaliser des compteurs de plus grande capacité. Ces sorties sont
souvent appelées retenue (carry). La figure n°20 représente un compteur binaire modulo 16
avec deux sorties de mise en cascade TC et CEO, la sortie CEO est fonction de l’entrée de
validation de comptage CE, la sortie TC non. Les chronogrammes de la figure n°21 illustrent
le fonctionnement de ce compteur. La figure n°22 représente la mise en cascade de deux
compteurs modulo 16 pour réaliser un compteur modulo 256.
Horloge CLK Q0 R CE CLK [Q3:Q0] TC CEO
Q1 1 X X [0:0] 0 0
Validation comptage CE
Q2 0 0 Pas de changement no chg 0
Reset R Q3
0 1 Incrémentation TC CEO
TC
TC = Q0 and Q1 and Q2 and Q3
CPT CEO CEO = CE and Q0 and Q1 and Q2 and Q3
Table de vérité du compteur 4 bits

Fig n°20 : Compteur modulo 16 avec "reset" asynchrone (R), validation de comptage (CE),
sorties de mise en cascade TC et CEO

L.S.T. COLBERT de TOURCOING

Page 4 sur 8
SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

Fig n°21 : Chronogrammes d’un compteur modulo 16 avec sorties de mise en cascade

Q0 Q( 0 ) Q0 Q(4 )
Horloge CLK CLK
Q( 1 ) Q(5 )
Validation comptage CE Q1 CE Q1

Q(3:0)
Q( 2 ) Q( 6 )
Q2 Q2

Q(7:4)
Q( 3 ) Q(7 )
Res et R Q3 R Q3

TC TC
C PT CEO C PT CEO

Compteur LSB Compteur MSB

Q(7:0)

Fig n°22 : Compteur modulo 256, sorties Q(7:0), mise en cascade de deux
compteurs modulo 16

II.4. Compteur avec initialisation, chargement parallèle

Chargement parallèle synchrone
Le compteur peut aussi disposer de fonctions d’initialisation. Le compteur de la figure
n°23 possède quatre entrées recevant la valeur de chargement parallèle [D3:D0] et la
commande de chargement synchrone L (synchrone : le chargement parallèle est réalisé si L =
1 et présence d’un front montant sur l’horloge CLK).
R CE CLK L [D3:D0] [Q3:Q0] TC CEO
Horloge CLK CPT
Validation comptage CE 1 X X X [X:X] [0:0] 0 0
Reset R 0 0 0 [X:X] Pas de changement no chg 0

Q0 0 1 0 [X:X] Incrémentation TC CEO

D0
D1 Q1 0 X 1 [d3:d0] [d3:d0] TC CEO
D2 Q2
D3 Q3
TC = Q0 and Q1 and Q2 and Q3
L TC CEO = CE and Q0 and Q1 and Q2 and Q3
CEO
Table de vérité du compteur 4 bits

Fig n°23 : Compteur modulo 16 avec "reset" asynchrone (R), validation de comptage (CE), sorties de mise
en cascade TC et CEO, chargement parallèle synchrone (entrées [D3:D0] et commande de chargement L)

Chargement parallèle asynchrone

Le compteur de la figure n°24 est à chargement parallèle asynchrone : le chargement
parallèle est réalisé si L = 1, condition logique unique indépendante d’un front actif sur
l’horloge CLK.

L.S.T. COLBERT de TOURCOING

Page 5 sur 8
SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

R CE CLK L [D3:D0] [Q3:Q0] TC CEO

Horloge CLK CPT
Validation comptage CE 1 X X X [X:X] [0:0] 0 0
Reset R 0 0 0 [X:X] Pas de changement no chg 0

Q0 0 1 0 [X:X] Incrémentation TC CEO

D0
D1 Q1 0 X X 1 [d3:d0] [d3:d0] TC CEO
D2 Q2
D3 Q3
TC = Q0 and Q1 and Q2 and Q3
L TC CEO = CE and Q0 and Q1 and Q2 and Q3
CEO
Table de vérité du compteur 4 bits

Fig n°24 : Compteur modulo 16 avec "reset" asynchrone (R), validation de comptage (CE), sorties de mise
en cascade TC et CEO, chargement parallèle asynchrone (entrées [D3:D0] et commande de chargement L)

II.5) Compteur, décompteur

La figure n°25 décrit le fonctionnement d’un compteur/décompteur modulo 4.
L’entrée UP commande la fonction comptage (niveau haut), la fonction décomptage (niveau
bas). Le fonctionnement peut être décrit par le diagramme d’état de la figure n°26 ou les
chronogrammes de la figure n°27.
Horloge CLK CPT R CE UP CLK [Q1:Q0] CEO
Q0 1 X X X [0:0] 0
Validation comptage CE
Q1 0 0 X Pas de changement 0
Reset R
0 1 1 Incrémentation CEO
Commande UP CEO
comptage/décomptage 0 1 0 Décrémentation CEO
CEO = (UP and CE and Q0 and Q1)
or ( (not UP) and CE and (not (Q0 or Q1 )) )

Table de vérité du compteur/décompteur 2 bits

Fig n°25 : Compteur/décompteur modulo 4 avec "reset" asynchrone (R), validation de comptage (CE),
sortie de mise en cascade CEO

Fig n°26 : Diagramme d’états du compteur/décompteur modulo 4

L.S.T. COLBERT de TOURCOING

Page 6 sur 8
SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

Fig n°27 : Chronogrammes du compteur/décompteur modulo 4

III. Division de fréquence

III.1. Division de fréquence par deux à la puissance i ( 2i)

Un compteur binaire n bits (modulo 2n) fournit sur la sortie de rang i (i variant de 0 à
n-1) un signal dont la fréquence est la fréquence du signal d’horloge divisée par 2i+1 .
Horloge fréquence Fclk CLK Q0 rang 0, division de fréquence par 2
Validation comptage CE Q1

Reset R
Qi-1 rang i-1, division de fréquence par 2 puissance i

Qn-2
CPT Qn-1 rang n-1, division de fréquence par 2 puissance n

Fig n°28 : Compteur binaire n bits, division de fréquence par deux à la puissance i, i variant de 1 à n

III.2. Division de fréquence par un rapport entier quelconque

En exploitant un compteur binaire avec fonction de chargement parallèle (cf
paragraphe II.4.), il est possible d’obtenir un rapport de division de fréquence entier
quelconque. La figure n°29 représente un compteur binaire modulo 16, avec chargement
parallèle synchrone, câblé en diviseur de fréquence programmable. Ninit est la valeur
d’initialisation du compteur : Ninit = D0 + D1*2 + D2*4 + D3*8 . Le rapport de division de
fréquence Ndiv , entre Fclk (fréquence du signal CLK) et Fceo (fréquence du signal CEO), est
égal à 16 - Ninit .
Fclk
Fceo  Ndiv , avec Ndiv  16  Ninit

Horloge féquence Fclk CLK CPT

Validation comptage CE
Reset R
Fceo : fréquence du signal CEO
D0 Q0 Ndiv : rapport de division de fréquence
Ninit D1 Q1 Ninit : valeur d'initialisation du compteur
D2 Q2 Fceo = Fclk/Ndiv
D3 Q3 Ndiv = 16 - Ninit
L TC
CEO

Fig n°29 : Compteur modulo 16 avec chargement parallèle synchrone utilisé en diviseur de fréquence

L.S.T. COLBERT de TOURCOING

Page 7 sur 8
SPETSI réforme 2014 : Logique séquentielle, compteur décompteur.

La figure n°30 représente un compteur/décompteur binaire modulo 16, avec

chargement parallèle synchrone, câblé en diviseur de fréquence programmable. Ninit est la
valeur d’initialisation du compteur : Ninit = D0 + D1*2 + D2*4 + D3*8 . Le rapport de division
de fréquence Ndiv , entre Fclk (fréquence du signal CLK) et Fceo (fréquence du signal CEO),
est égal à :
 En fonction comptage (UP = ‘1’), Ndiv = 16 - Ninit .
 En fonction décomptage (UP = ‘0’), Ndiv = Ninit + 1 .

La figure n°31 représente les signaux du diviseur de fréquence programmable de la

figure n°30, avec une valeur d’initialisation Ninit = 12 .

Fig n°30 : Compteur/décompteur modulo 16 avec chargement parallèle synchrone utilisé en

diviseur de fréquence programmable

Fig n°31 : Chronogrammes du diviseur de fréquence programmable de la figure n°30

L.S.T. COLBERT de TOURCOING

Page 8 sur 8