Flip Flops UNLaM

Flip – Flops
Debo agradecer los textos e imágenes que

fueron tomadas del libro de Técnicas
Digitales del Ing. Jorge Sinderman
Autor : Ing. Daniel Acerbi - 2018
Indice
Flip Flop - Generalidades
Tipos
Disparos
por Nivel
por Flanco
Flip Flop D Amo Esclavo

– Tablas de Verdad, Reducida y Excitación Ecuación
característica
– Circuito interno, diagramas temporales, Entradas de PS y CL
– Circuitos de Aplicación
– Descripción en VHDL
Flip Flop D Disparado por flanco
– Idem
Flip Flop JK
Idem
Flip Flop T
Idem
Flip Flop RS
Ing. Daniel Acerbi © - 2016 2
1
Flip–Flops - Generalidades
Es conveniente comenzar a estudiar en primer lugar los
Flip–Flops y luego los circuitos secuenciales sincrónicos .
Un FF es un circuito capaz de almacenar un bit .
Los FFs son circuitos secuenciales de modo fundamental,
pero constituyen los bloques básicos de los circuitos
secuenciales sincrónicos .
Guardan cierta analogía con los biestables, pero se
diferencian fundamentalmente en que poseen una entrada
de Reloj, su comportamiento es bien diferente a la entrada
de habilitación .
Los cambios en las entradas del FF que inducen cambios de
estado en la salida, están mediatizados ya que deben
esperar para modificar la salida, a que se produzca un
cambio en la señal de Reloj (llamada disparo) .
El “cambio de estado” puede consistir en:
• Mantenerse en 0
• Pasar de 0 a 1
• Mantenerse en 1
• Pasar de 1 a 0
Tipos de Flip-Flops
Los FFs son Circuitos Lógicos de pequeña escala de
integración (SSI).
Los FFs típicos son cuatro :
– Flip-Flop D - Flip Flop mas utilizado
– Flip-Flop JK
– Flip-Flop T
– Flip-Flop RS
Hoy en día con la popularidad adquirida con los CI CMOS,

se parte para el estudio del FF tipo D, FF básico dentro de
esta familia y se van obteniendo el resto de los
anteriormente mencionados
Cuando la Familia TTL tenia plena vigencia, se partía del FF
RS y a partir de él se generaban el resto de los FFs .
2
Flip Flop - Disparo
Los FFs pueden ser disparados de 2 formas distintas :
– Disparo por Nivel o pulso (amo esclavo)
– Disparo por Flanco
Y dentro de este hay disparados por :
Para la descripcion, en VHDL,
la señal del reloj si es flanco
positivo se describe como:
(CLK'event and CLK = '1') o
– Flanco Positivo (rising_edge(CLK))
Y en flanco descendente:
(CLK'event and CLK = ‘0') o
– Flanco Negativo
(falling_edge(CLK))
El Latch D como posible FF

D
D Q
LE
LE
Q
Q
Señal Q atrasado
deseada
La salida Q no debería cambiar mientras está el LE activado .

Los cambios de Q deberían demorarse en ser presentados en
la salida hasta que se vaya el LE
El valor de Q anterior al arribo del LE debería retenerse a la
salida hasta que el nuevo valor pueda ser presentado, tras
retirarse el LE.
De esta retención puede ocuparse otro latch D.
3
FF D Amo - Esclavo
D Q
D Q D Q
LE LE
Disparado
por nivel Q Q
CLK
Cuando el latch amo está transparente, el esclavo debe

estar reteniendo para que posibles cambios en la entrada
no lo afecten
Cuando el latch amo está reteniendo, el esclavo puede
transparentar porque no puede ser afectado por posibles
cambios en la entrada
FF D - TV, Ecuación característica y

Diagrama de estados
Tabla de Verdad TV Reducida Tabla de Excitación
D Q Q* Q Q* D
D Q*
0 0 0 0 0 0
0 1 0 0 0 0 1 1
1 0 1 1 1 1 0 0
1 1 1 1 1 1
Diagrama de Estados
Q D=1
D 0 1
0 0 1
0 0
Q* = D D=0 D=1
D=0
1 1
1
4
FF D con entrada de Preset y Clear
Cuando energizamos un FF la salida Q se
puede encontrar en “0” o en “1”
aleatoriamente . D PS Q
Sería conveniente que en el momento del
encendido pudiésemos poner, de manera CLK
automática, Q en “0” o en “1” de acuerdo a
nuestra necesidad . Q
Para ello los FF comerciales tienen entradas CL
de “Preset” y “Clear”, o al menos de esta
última .
– Clear (CL) envía inmediatamente Q a 0
– Preset (PS) envía inmediatamente Q a 1 Indica CLK
A diferencia de la entrada D (entrada disparado
preparatoria), las entradas de Preset y Clear por nivel
se denominan de entradas de fuerza y
actúan independientemente de la señal del
CLK (asincrónicamente).
FF D con entrada de Preset y Clear asincrónico
Activas Altas Activas Bajas
D PS Q D PS Q D PS Q
CLK CLK CLK
Q Q Q
CL CL CL
Ps=1 => Q=1 Ps=0 => Q=1
CL=1 => Q=0 CL=0 => Q=0
5
Circuito del FF D Amo Esclavo completo
Entrada
Preparatoria (D),
sincrónica Esclavo
Amo
Entradas de Fuerza ( PS Compuertas de Aislación

y CL ), asincrónicas o
sea no dependen del
clock
Power ON Reset y reset manual
D El Reset
Entrada Q Automático
Activa Baja actúa en el
momento del
Vcc clock
encendido y
luego la
entrada queda
Q
Reset manual a un valor de
CL
tensión igual a
Vcc.
La señal no es
una señal
cuadrada
El reset tras el encendido dura hasta que la tensión sobre el
capacitor iguala a la tensión de umbral de la entrada CL,
tiempo que debería ser mayor que el que requiere para
estabilizarse la tensión de alimentación Vcc
6
Master Reset
Este tipo de Reset, se utiliza cuando hay que resetear cadenas de
FFs, por ejemplo en registros o contadores .
El Buffer Schmitt asegura que el CL dura igual en todos los FFs .
En circuitos complejos el Reset Maestro puede ser generado por
una unidad de control que lo genera con su propia lógica .
Vcc
Reset manual Master Reset

a los CL de los La señal de
distintos flip-flops reset es
cuadrada,
por efecto
del buffer
Schmitt
Formas de onda en un FF D Amo-Esclavo

disparado por nivel
reloj
QAmo
7
Forma correcta de disparar por nivel
La señal D debe estar presente antes de que la
habilite la señal de clock .
Diagrama temporal de la habilitación por nivel .
Clock habilitado Los datos pueden cambiar antes

y después de la habilitación
Clock
Data
Clk=0 Deshabilitado Los datos permanecen

Clk=1 Habilitado constantes mientras el clock
esta habilitando
Flip Flop D disparado por flanco

A menudo resulta conveniente que los FFs cambien de
estado en los flancos ascendentes y descendentes de
la señal de reloj .
A esta forma de disparo se la conoce como disparo
por flanco .
Los FFs D pueden ser disparados por :
– Flanco positivo :
– Flanco Negativo :
8
Esquema de un FF D disparado por flanco y
entradas de Preset y Clear
Flanco Ascendente
PS
D Q
CLK clock Símbolo de disparo

por flanco
Q
CL
Flanco Descendente ( 2 formas de indicarlo )
PS PS
D Q D Q
clock CLK clock
Q Q
CL CL
Formas de onda de un FF D Amo Esclavo disparado

por flanco negativo
La salida Q cambia de estado en los flancos descendentes del reloj
reloj
9
Principales restricciones temporales en los FF D
No debe cambiar la entrada D durante un tiempo ts previo al
flanco activo del reloj (tiempo de establecimiento o de set up)
No debe cambiar la entrada D durante un tiempo th posterior
al flanco activo del reloj (tiempo de mantenimiento o de hold)
No debe tener el reloj una frecuencia superior a un valor límite
(fmax), indicada en la hoja de datos .
La duración de las señales de CL y PS deben ser superiores a
un mínimo, dato que se obtiene de la hoja de datos .
ts = t de set up tp = tiempo
en el que el
th = t de hold tp
FF cambia de
reloj estado
tS th
D
Intervalo donde
los datos deben
permanecer
constantes
19
Algunos problemas temporales en los FFs

Si cambia la entrada preparatoria en el entorno prohibido
alrededor del flanco activo, el flip-flop puede entrar en un
estado metaestable del cual demora en salir (lo hace
siguiendo leyes estadísticas), lo que es equivalente a un
prolongación incierta del tiempo de propagación (tmet).
El cambio de la salida no se hace en estricta simultaneidad
con el flanco activo del reloj sino que hay un retardo,
habitualmente mayor que th .
ts = tsu
ts = t de set up En las hojas de

tp
datos de los CI
th = t de hold puede figurar
tpFF = t demora del FF con ambas
siglas
D
La entrada D El tiempo
cambia en un tmet no se
lugar no puede
recomendado precisar es
por el aleatorio
fabricante
10
Un método para el disparo x flanco
Se presenta un flip flop D disparado por flanco:
La función del detector de Compuertas Latch SR
transiciones de impulsos es de aislación
genera un pulso angosto que
habilita el FF D. D S Q
Dicho pulso debe ser mayor
que el tiempo de demora del FF
Detector de
Transiciones de
impulsos Q
FF D - 74LS74
Diagrama
esquemático
Tabla de Verdad
11
FF D - 74LS74
ts = Tiempo de Set up
th = Tiempo de hold
FF D - 74LS74
Máxima
frecuencia de
operación
Tiempos de
propagación
Tiempos de
propagación PS
Tiempos de
propagación CL
12
Formas de onda del tiempo de propagación
Las lineas rayadas indican donde los datos pueden cambiar
en la señal D.
En las otras zonas los datos deben permanecer constante .
Disparo
flanco
ascendente
Tiempos de demora de las entradas de

preset y reset
13
FF D -
CD4013
CD4013
ESCLAVO
AMO
TG : Compuerta de
Transmisión
14
CD4013
29
Formas de onda del tiempo de propagación
15
FF D - CD40174
Solo posee entrada de

CL y la misma es
común a todos los FF .
No posee entrada de
PS
FF D Disparado por flanco Positivo, con entrada de reset asincrónico

La sentencia:
if …. then….;
elsif …..then;
elsif …….then;
……………….
end if
Es muy utilizadoa dentro de los Process
Lista sensible del Process

Las señales CL y CLK
disparan el proceso
+ Dentro del Process,
los eventos tiene
prioridad, siendo la
- prioridad creciente
según la flecha
Indica disparo por
Flanco Positivo;
solo tiene sentido
dentro de un
proceso
16
FF D Disparado por flanco Positivo, con entrada de reset asincrónico
Simulación Funcional
Simulación Temporal, la
demora es propia de la
FPGA seleccionada
Aplicaciones de los FFs D

Algunas de las aplicaciones de estos dispositivos
son :
– Registros
– Actuar como circuitos retardadores
– Actuar como sincronizadores
– Divisores de frecuencia
– Forman parte de las GAL sincrónicas
17
Retardadores digitales
Los Retardadores son circuitos digitales que se encargan de
demorar una señal digital .
Cuando se presenta un flanco activo del reloj, el valor que en ese
momento tenía el flip-flop A pasa al B, y A se carga con el valor
de la entrada SI (SI=Serial Input). Adviértase la importancia de
respetar la restricción temporal del tiempo de mantenimiento.
La señal presente en SI tarda 2 pulsos de reloj en aparecer a la
salida del flip-flop B
De haber n flip-flops conectados en forma similar, el atraso es de
aproximadamente n períodos de reloj.
A B
Q1 Out tdtot = 2.TClk + tdFF
SI
D Q D Q
clock clock
Q Q
Formas de Onda
Las formas de onda del circuito retardador son :
A B
Q1 Out
CLK
SI D D
Q Q
SI clock clock
Q Q
Q1
Out
tdff
El dato de la entrada se ve
demorado 2 pulsos de
clock
tdtot = 2.TClk + tdFF
18
Retardador construido con 2 Latch
Nótese que el retardo digital no puede lograrse empleando
latches transparentes, porque con la aparición del LE todos
los latches transparentan y toman el estado de la entrada I.
A B
I
D Q D Q
“1”
LE LE
Q Q
Ambos Latch se habilitan simultáneamente
Sincronizador de señales asincrónicas

Cuando se desea, a partir Señal Señal
de una cierta señal que no asincrónica sincronizada
D Q
está sincronizada con el
reloj, crear una señal
clock
similar pero cuyos cambios reloj
están en sincronismo con
el reloj, un flip-flop D
proporciona la demora y
sincronización necesarias. Q
Este circuito no funciona

apropiadamente en el caso Señal
que la señal asincrónica de asincrónica
entrada cambie en la
ventana de tiempo :
ts + th reloj
Las transiciones se
Señal
producen en el
flanco descendente
sincronizada
de la señal de clock
19
Sincronizador de señales asincrónicas donde
pueden existir problemas de metaestabilidad
La metaestabilidad puede afectar a los FFs usados para
sincronizar entradas asincrónicas; ya que el dato puede
cambiar en la ventana ts + th.
La probabilidad de que un FF entre en estado metaestable y
el tiempo de permanencia en dicho estado depende del
proceso de fabricación y de las condiciones ambientales.
Generalmente los FFs pasan rapidamente a un estado
estable.
Si la salida del FF es muestreada en el estado metaestable;
se propagará un valor indefinido a la lógica a la que este
conectado.
Por lo detallado anteriormente debemos modificar el circuito
planteado en la diapositiva anterior para lograr un mejor
funcionamiento.
Sincronizador de señales asincrónicas donde

pueden existir problemas de metaestabilidad
El circuito es el siguiente :
Las transiciones se
producen en el
flanco ascendente de
la señal de clock
La ventaja del circuito es que provee mayor tiempo para que

desaparezca el problema de la metaestabilidad.
La desventaja es que aumenta el tiempo de demora .
20
Sincronización de entradas asincrónicas
Analizamos un circuito para sincronizar pulsos mayores que el periodo
del reloj.
Los “1” o “0”, asincrónicos pueden tener distintas duraciones.
Los “1” y “0” a la salida tienen la duración del período del reloj.

Analizamos un circuito para sincronizar pulsos menores que el
periodo del reloj.
Los “1” o “0”, asincrónicos pueden tener distintas duraciones.
Los “1” y “0” a la salida tienen la duración del período del reloj.
La condición es
que solo entre
un pulso
asincrónico por
cada período de
reloj
21
Eliminación de pulsos espureos
1 2 3
Divisor de frecuencia por 2

Este circuito dividirá la señal cuadrada que se
encuentra en la entrada del Reloj por 2
f= 1/T
Vcc T
Q=f/2 CLK
D PS Q
f D
CLK
Q/ = D
Vcc Q
Q
CL
R
2.T
C
Equivale a f/2
Circuito de Reset
Asincrónico, pone Q=0,
en el encendido 44
22
Descripción del Divisor de frecuencia por 2
Describimos, usando “PROCESS” el Divisor, y para ello utilizamos el
FFD .
f f/2
Divisor x 2
Entra f por la entrada de reloj

del modulo y sale f/2 por la
salida Q
Descripción del Divisor de frecuencia por 2

Diagramas temporales:
CLK = 10 MHz, T = 100 ns td = 7,0 ns <=> F 142 MHz

max op
F salida= 5 MHz, T = 200 ns
23
Circuito del Flip Flop JK y ecuación característica
El nombre del Flip Flop JK, proviene de Jack Kilby,
ingeniero electrónico quien colaboro con el diseño de los
primeros IC.
Para implementar el FF JK, partimos de tener como base el
FF D ( en la familia CMOS, es el FFD el FF base del resto ).
La ecuación característica del mismo es :
– Q* = J.Q + K.Q
El circuito es el siguiente :
Diagrama esquemático
J
PS PS
D Q J Q
K
clock clock
Q* = D = JQ + K Q Q K Q
CL CL
47
Tablas características del FF JK

KQ Tabla de Verdad Reducida
Q* = J.Q + K.Q J 00 01 11 10
J K Q*
0 0 0 0 0 Q
J K Q Q* 0 1
0 1 0
0 0 0 0 1
1 1 0 1 1 0 1
0 0 1 1 1 1 Q
0 1 0 0
Tabla de Excitación J=1
0 1 1 0
Q Q* J K
0 1
1 0 0 1
0 0 0 X J=0 K=0
1 0 1 1 K=1
0 1 1 X
1 1 0 1 1 0 X 1 El FF JK debe ser
siempre disparado
1 1 1 0 1 1 X 0 por flanco, ya sea
positivo o negativo
24
Aplicaciones de los FFs JK
Algunas de las aplicaciones de estos dispositivos son :
– Se los utiliza principalmente en contadores
– Se los utiliza frecuentemente en los circuitos
secuenciales sincrónicos, ya que al poseer varias X
( no importa ) en su tabla de excitación, permite
lograr simplificaciones importantes en los mapas de
Karnaught que implementaran la lógica de dichos
circuitos
– Rara vez los podemos encontrarlos en Registros de
Desplazamiento
– Divisores de frecuencia
CD4027
Doble FF JK
Posee entradas de Preset, Clear y Reloj

individuales
Ambos FFs son disparados por flancos positivos
Frecuencia máxima de operación 12 MHZ
25
Circuito interno - CD4027
Podemos distinguir en el diagrama un FF D Amo Esclavo y
la lógica con la que se obtiene el FF JK .
Lógica para
lograr las
entradas JK,
a partir de
un FF D Amo
Esclavo
AMO ESCLAVO
Compuertas de Transmisión,
se la usa para el manejo del
clock disparado por flanco
CD4027 Doble
FF JK
Observar como
varía la
frecuencia
máxima de
operación con la
tensión de
alimentación .
26
FF D a partir de un JK - Procedimiento
El procedimiento para obtener un FF D a partir de un

JK, es el siguiente :
– 1) Escribir la tabla de verdad del FF ql que
queremos llegar. En nuestro caso el FF D .
– 2) A partir de Q y Q/ de la tabla anterior,
escribimos la Tabla de Excitación del FF que
tenemos disponible. En nuestro caso el FF JK .
– 3) Hacer el o los mapa de Karnaught de las
entradas (del FF JK) a partir de las entradas del
punto 1 (D y Q) .
Tablas de verdad y Mapas de Karnaught
TV del FF que quiero Q* = D

Q
0 1
D
D Q Q* J K 0 0 X
0 0 0 0 X 1
1 X J=D
0 1 0 X 1
1 0 1 1 X
Q
1 1 1 X 0 0 1
D
0 X 1
Tabla de excitación
1
X 0 K=D
del FF que tengo
27
Circuito
J=D PS
D
J Q
clock
K=D
K Q
CL
Descripción en VHDL de un FF JK
En esta segunda descripción al
FF mencionado es descripto
mediante su formula
28
Flip Flop T
El Flip Flop T surge de unir ambas entradas de un Flip Flop
JK. El nombre proviene de “Toggle” que significa cambio.
Este FF no es adquirible comercialmente, si se lo desea
utilizar se debe implementar a partir de un FF JK .
Debe ser siempre disparado por flanco .
Su circuito es el siguiente :
PS PS
T
J Q T Q
clock clock
K Q Q
CL CL
Tablas características del FF T

Q* = J.Q + K.Q
T=1
T=J=K T PS Q
0 1
Q* = T.Q + T.Q CLK T=0
T=1 T=0
Q* = T ⊕ Q Q
CL
Tabla de Verdad Table de Verdad Reducida Tabla de Excitación

Q
T Q Q* 0 1
T Q* Q Q* T
T
0 0 0 0 0 1 0 0 0
0 Q
0 1 1 1 1 0 0 1 1
1 0 1 1 Q 1 0 1
1 1 0 1 1 0
29
VHDL de un FF T, disparado por flanco positivo
FF T implementado con un FF D
PS
D Q
T
clock
Q
CL
Q* = D = T ⊕ Q
30
Divisor de frecuencia por 2
Este circuito dividirá la señal cuadrada que se
encuentra en la entrada del Reloj por 2
Q* = T ⊕ Q f= 1/T
Vcc T
Vcc Q=f/2 CLK

T PS Q
Vcc
f
CLK T
Vcc Q
Q
CL
R
2.T
C
Equivale a f/2
Circuito de Reset
Asincrónico, pone Q=0,
en el encendido 61
Divisor por 8
1 1 1
T Q T Q T Q
clock clock clock
Q Q Q
tdtot = 3 . tdFF
Si las salidas de este circuito las tomo de las salidas Q de las FF T,

tengo un contador binario ascendente modulo 8 asincrónico
31
Descripción de un divisor de frecuencia x 8
f f/8
Divisor x 8
Se utiliza para describirlo

un contador, armado sobre
una Señal (Signal) que
cuenta. En el instante
inicial lo ponemos en '0'.
Modulo del contador igual
a la mitad de la división
(mod. 4)
Uso una señal TS, para
armar la señal de salida.
Diagramas temporales
Simulacion Funcional
Simulacion Temporal
Tf f/8
Tf = 200,8 ns >>>> f/8 = 1604,1 ns
32
Contador Asincrónico módulo 8
Este contador, también se puede comportar como un divisor de
frecuencia por 8 si tomamos la señal por Q2, Q1 y Q0 .
El pulso a contar no llega a todos los FFs .
0 Q0 1 Q1 2 Q2
1 1 1
T Q T Q T Q
pulsos
a contar
pulsos a contar
Q0 0 1 0 1 0 1 0 1 0
Dibujo las
señales 0 0 0
Q1 0 1 1 1 1 0
en las
salidas Q
de los FFs 0
Q2 0 0 0 1 1 1 1 0
Ing. Daniel
Ing. Daniel
Acerbi
Acerbi
© - 2016 65
Descripción en VHDL del contador asincrónico módulo 8 -

Descripción estructural
Se instancia a partir de divisor por 2, construido con FFT.
66
33
Descripción en VHDL del contador asincrónico módulo 8
Diagrama temporales; en esta descripción se debe setear la
pantalla “Initial Timming and Clock Wizars”
Se debe setear la información

del CLK como “Combinational
( or internal clock)” ya que en
el interior de la descripción
hay un tipo de disparo
asincrónico y eso se debe
dejar de manifiesto.
67
Flip Flop SR
Es similar al JK (S es la homóloga de J y R la de K),
pero no admite que ambas entradas sean 1. El JK
puede reemplazarlo en todas las aplicaciones .
Este FF puede ser disparado por nivel ( Amo Esclavo )
o por flanco .
J K Q Q* S R Q Q*
0 0 0 0 0 0 0 0
0 0 1 1 0 0 1 1
0 1 0 0 0 1 0 0
0 1 1 0 0 1 1 0
1 0 0 1 1 0 0 1
1 0 1 1 Diferencia 1 0 1 1
1 1 0 1 1 1 0 prohibido
1 1 1 0 1 1 1 prohibido
34
Tabla de Verdad y Ecuación característica
RQ
S 00 01 11 10
Tabla de Verdad
0 0 0
S R Q Q*
0 1
0 0 0 0 1
1 1 X X
0 0 1 1
Q* = S + RQ
0 1 0 0 Tabla de Excitación
0 1 1 0 Tabla de Verdad Reducida Q Q* S R

1 0 0 1 S R Q*
0 0 0 X
1 0 1 1 0 0 Q
0 1 1 0
0 1 0
1 1 0 X
1 0 1 1 0 0 1
1 1 1 X
1 1 X 1 1 X 0
Flip Flop RS disparado por nivel – SN54L71

Este FF tiene estructura Amo Esclavo, con entradas de PS y CL
perteneciendo a la familia lógica TTL .
Tiene la particularidad de tener compuertas AND es sus entradas
de S y R y de ser disparado por nivel.
70
35
Diagrama lógico del SN54L71
Compuertas AND, en las entradas R y S
Entradas de fuerza
Características dinámicas del SN54L71

Las características eléctricas son similares a las de cualquier
dispositivo de la Familia Lógica TTL (Vcc = 5V; Ios = 15 mA).
En cuanto a la máxima frecuencia de operación ( ) puede
verse que es baja solo alcanza los 3 MHz .
36
Comparación entre los FFs
Los Flip-flops RS están casi en desuso y fueron reemplazados
por los JK ya que en su tabla de excitación tienen mayor
numero de “X”, que permite mayor nivel de simplificación
lógica en los Ctos. Sec. Sincrónicos .
Los flip-flops T se usan en divisores de frecuencia y otras
aplicaciones específicas similares como, por ejemplo,
contadores
Los flip-flops JK se usan en aplicaciones generales cuando se
quiere simplificar la lógica combinacional asociada
minimizando el número de compuertas que emplea, sin
importar el número elevado de entradas preparatorias.
Los flip-flops D se usan:
• En aplicaciones generales, especialmente cuando se quiere
simplificar la lógica combinacional asociada minimizando el
número de entradas preparatorias que necesita generar.
Por ejemplo, porque la lógica combinacional estará a cargo
de una PAL.
• En aplicaciones específicas, ya mencionadas en las que se
saque provecho de que el estado futuro esté fijado por la
entrada actual, sin que importe el estado actual (registros,
retrasos digitales y sincronizadores)
Fin de la Presentación
Flip – Flops
37

Flip Flops UNLaM

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Autor : Ing. Daniel Acerbi - 2018

Flip Flop D Amo Esclavo

Hoy en día con la popularidad adquirida con los CI CMOS,

Ing. Daniel Acerbi © - 2016 4

Ing. Daniel Acerbi © - 2016 5

El Latch D como posible FF

La salida Q no debería cambiar mientras está el LE activado .

Ing. Daniel Acerbi © - 2016 6

Cuando el latch amo está transparente, el esclavo debe

Ing. Daniel Acerbi © - 2016 7

FF D - TV, Ecuación característica y

FF D con entrada de Preset y Clear asincrónico

Activas Altas Activas Bajas

CLK CLK CLK

Ps=1 => Q=1 Ps=0 => Q=1

CL=1 => Q=0 CL=0 => Q=0

Ing. Daniel Acerbi © - 2016 10

Entradas de Fuerza ( PS Compuertas de Aislación

Power ON Reset y reset manual

Reset manual Master Reset

Ing. Daniel Acerbi © - 2016 13

Formas de onda en un FF D Amo-Esclavo

Ing. Daniel Acerbi © - 2016 14

Clock habilitado Los datos pueden cambiar antes

Clk=0 Deshabilitado Los datos permanecen

Flip Flop D disparado por flanco

Ing. Daniel Acerbi © - 2016 16

CLK clock Símbolo de disparo

Flanco Descendente ( 2 formas de indicarlo )

clock CLK clock

Ing. Daniel Acerbi © - 2016 17

Formas de onda de un FF D Amo Esclavo disparado

Ing. Daniel Acerbi © - 2016 18

Algunos problemas temporales en los FFs

ts = t de set up En las hojas de

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Tiempos de demora de las entradas de

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Formas de onda del tiempo de propagación

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Solo posee entrada de

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FF D Disparado por flanco Positivo, con entrada de reset asincrónico

Lista sensible del Process

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Aplicaciones de los FFs D

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tdtot = 2.TClk + tdFF

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Ambos Latch se habilitan simultáneamente

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Sincronizador de señales asincrónicas

Este circuito no funciona

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