Simulación gráfica de un Generador de Señales

Jhosset Alvarado, Dowal Cahuasquí, Gabriel García, Melisa Pilla

Departamento de Eléctrica y Electrónica
Universidad de las Fuerzas Armadas ESPE
Sangolquí, Ecuador
jealvarado3@espe.edu.ec
dfcahuasqui1@espe.edu.ec
gmgarcia3@espe.edu.ec
mjpilla1@espe.edu.ec

Resumen— El presente trabajo muestra algunos diseños de
circuitos digitales que se pueden realizar mediante el lenguaje
VHDL utilizando la herramienta ISE Desing Suite. Se
implementará varios ejemplos de circuitos digitales estas
aplicaciones serán cargadas posteriormente en la FPGA. La
tarjeta de desarrollo ha utilizarse es la Spartan CORE3S500E
Palabras Clave—VHDL, FPGA, Xilinx ISE Design Suite
I. INTRODUCCIÓN
II. ESTADO DEL ARTE
VHDL es un lenguaje de descripción de circuitos
electrónicos digitales que utiliza distintos niveles de
abstracción, con el que se pueden crear aplicaciones para
cargarlas posteriormente en una FPGA, utilizando
herramientas de simulación como Xilinx ISE Design
Suite.
Martínez & Acero (2010), presentan el diseño,
desarrollo y prueba en laboratorio de un pequeño robot,
concebido como plataforma para la evaluación y
desarrollo de esquemas de control inteligente. El prototipo
está conformado por una FPGA Spartan 3 de Xilinx como
unidad central de control, se estructuró sobre una
plataforma diferencial con dos motores independientes
acoplados a ruedas de desplazamiento, y una tercera rueda
omnidireccional de apoyo. La estructura mecánica se
diseñó en acrílico, buscando resistencia mecánica, bajo
peso, visualización de componentes y presentación
estética. Para ubicación espacial, se incorporaron sensores
ultrasónicos de posición codificados y colocados para
amplio espectro de visión. Además, el sistema cuenta con
puertos de acceso para incrementar los periféricos del
robot. Con el desarrollo de éste prototipo de laboratorio se
logró generar una nueva herramienta de aprendizaje que
permite la implementación de esquemas inteligentes para
la solución de problemas clásicos en robótica móvil. La
plataforma final posee una unidad de control central
basada en FPGA capaz de procesar complejos algoritmos,
y con la posibilidad de permitir la integración de sensores
y actuadores complejos, lo que asegura la escalabilidad de
la herramienta.
Sandoval (2011), presenta un procedimiento práctico
para el diseño de un codificador-decodificador Reed-
Solomon a través de la descripción funcional usando
lenguaje descriptor de hardware (VHDL) con la
herramienta de programación Xilinx ISE 9.2i. Este trabajo
propone un diseño que usa los beneficios que presenta la
programación VHDL, su característica de modularidad, y
la estrategia de seccionar el diseño en componentes
menos complejos para facilitar el proceso. Además, se
detalla la metodología del diseño del decodificador a
través de procesamiento paralelo. El
codificador/decodificador diseñado puede corregir errores
en dos símbolos, con las facilidades de una descripción a
través de un programa de programación de hardware
Espinosa, Luengas, Rivera García & Vásquez
describen la implementación de una interfaz usuario-
máquina, para la manipulación de un brazo robótico de
cuatro grados de libertad, incorporando la opción de
grabar y reproducir una secuencia de movimientos. Se
utilizó una tarjeta Nexys2, la cual es manufacturada por la
empresa Digilent e incluye un FPGA Spartan-3E con 500
mil compuertas. La tarjeta sirve de controlador,
estableciendo la comunicación entre un teclado de
computadora, que es el dispositivo de entrada, y el brazo
robótico, que es el dispositivo de salida. Para la creación
del programa de configuración del FPGA, se hizo uso del
lenguaje de descripción de hardware VHDL; con este
lenguaje está hecho el driver para el teclado y con el
mismo se crearon los módulos necesarios para la correcta
manipulación del brazo, incluyendo la grabación y
recuperación de secuencias.
VHDL como se ha venido mencionando es un
lenguaje que permite trabajar con distintos niveles de
abstracción, desde los más altos, como en la robótica,
procesamiento de señales y control de sistemas, hasta
 niveles más bajos, como aplicaciones de electrónica
digital.
En el presente trabajo se implementarán 4
aplicaciones en la FPGA, utilizando VHDL, la primera
corresponde a un controlador de válvulas de tuberías, de
modo que la cantidad de agua que ingresa sea igual a la
que sale, para la segunda se requiere conocer el nivel de
agua de dos depósitos de agua, otra de las aplicaciones
permite comparar dos números de 4 bits con la finalidad
de conocer cuál de ellos es mayor, finalmente para la
última aplicación se requiere conocer la función de salida
en el axón de una neurona bajo ciertas condiciones.
niveles más bajos, como aplicaciones de electrónica
digital.
En el presente trabajo se implementarán 4
aplicaciones en la FPGA, utilizando VHDL, la primera
corresponde a un controlador de válvulas de tuberías, de
modo que la cantidad de agua que ingresa sea igual a la
que sale, para la segunda se requiere conocer el nivel de
agua de dos depósitos de agua, otra de las aplicaciones
permite comparar dos números de 4 bits con la finalidad
de conocer cuál de ellos es mayor, finalmente para la
última aplicación se requiere conocer la función de salida
en el axón de una neurona bajo ciertas condiciones.
III. MARCO TEÓRICO
A. FPGA
 Es un dispositivo programable que contiene
bloques de lógica cuya interconexión y
configurada
 Se utilizan en aplicaciones similares a
los ASICs sin embargo son más lentas.
 Tienen las ventajas de ser reprogramables
 Sus costes de desarrollo y adquisición son mucho
menores para pequeñas cantidades.
B. Xilinx ISE Design Suite
 Es una herramienta de software producido
por Xilinx para la síntesis y el análisis de diseños
HDL Permite la interconexión en tiempo de simulación
con otros lenguajes
 Entorno de diseño exclusivo para los productos FPGA
de Xilinx
 ISE se utiliza principalmente para la síntesis y diseño
de circuitos, mientras que el ISIM
o ModelSim simulador lógico se utiliza para la prueba
de nivel de sistema
IV. VHDL
VHDL
Son lenguajes de programacion
donde el objetivo es programar
un circuito electronico
Es el acronimo de
"Hardward Desciption
Language".
Es un lenguaje definido
por IEEE para describir
circuitos digitales.
Figura. 1. Características VHDL
V. COMPARADOR DE DOS NUMEROS DE CUATRO
BITS
Figura. 2. Diagrama comparador 4 bits
El modelo realizado consiste en encontrar cual de los
dos números es mayor el diseño consta de dos módulos
internos. El primero realiza la comparación de los bits más
significativos y emite una señal hacia el siguiente bloque el
cual se encarga de compara los siguientes bits con los
cuales se determina si A>B.
La señal N que es salida en el primer bloque es
entrada en el segundo bloque y N se activa es decir es igual
1 cuando los bits más significativos del numero A son
mayores que los del numero B.
En el segundo bloque determina si los bits restantes
del primer numero son mayores que los del segundo si es
verdad esta afirmación la salida es 1 es decir el numero A
es mayor que B.
Realizando las tablas de verdad correspondientes tenemos:
 A1 A0 B1 B0 N 1 0 1 0 1 1
0 0 0 0 0 1 0 1 1 0 0
0 0 0 1 0 1 0 1 1 1 0
0 0 1 0 0 1 1 0 0 0 1
0 0 1 1 0 1 1 0 0 1 1
0 1 0 0 1 1 1 0 1 0 1
0 1 0 1 0 1 1 0 1 1 0
0 1 1 0 0 1 1 1 0 0 1
0 1 1 1 0 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1
1 0 1 0 0 Tabla 3. Tabla verdad del segundo bloque cuando N=1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1 A. Implementación de Codigo en ISE Desing
1 1 1 0 1 El código del programa principal es:
1 1 1 1 0
library IEEE;
Tabla 1. Tabla verdad bits menos significativos use IEEE.STD_LOGIC_1164.ALL;
Comparacion de los bits cuando N=0 entity ejercicio3total is
Port ( A : in STD_LOGIC_VECTOR (3 downto 0);
N A3 A2 B3 B2 M B : in STD_LOGIC_VECTOR (3 downto 0);
0 0 0 0 0 0 S : out STD_LOGIC);
end ejercicio3total;
0 0 0 0 1 0
0 0 0 1 0 0 architecture configuracion of ejercicio3total is
0 0 0 1 1 0 component ejercicio3 is
0 0 1 0 0 1 Port ( A : in STD_LOGIC_VECTOR (1 downto 0);
0 0 1 0 1 0 B : in STD_LOGIC_VECTOR (1 downto 0);
N : out STD_LOGIC);
0 0 1 1 0 0 end component ejercicio3;
0 0 1 1 1 0
0 1 0 0 0 1 component ejercicio3b is
0 1 0 0 1 1 Port ( A : in STD_LOGIC_VECTOR (1 downto 0);
0 1 0 1 0 0 B : in STD_LOGIC_VECTOR (1 downto 0);
N: in STD_LOGIC;
0 1 0 1 1 0 M : out STD_LOGIC);
0 1 1 0 0 1 end component ejercicio3b;
0 1 1 0 1 1
0 1 1 1 0 1
signal aux:std_logic;
0 1 1 1 1 0
Tabla 2. Tabla verdad del segundo bloque cuando N=0 begin
C1: ejercicio3 port map
(A(1 downto 0)=>A(1 downto 0), B=>B(1
Tabla de verdad cuando N=1 downto 0), N=>aux);
C2: ejercicio3b port map
N A3 A2 B3 B2 M (A(1)=>A(3) , A(0)=>A(2), B(1 downto 0)=>B(3 downto 2),
1 0 0 0 0 1 N=>aux, M=>S);
end configuracion;
1 0 0 0 1 0
1 0 0 1 0 0
1 0 0 1 1 0 Como se puede observar en el código existen los 2
1 0 1 0 0 1 subsistemas (ejercicio3 y ejercicio3b) que se encuentran
dentro del programa principal En el primer bloque se realiza la
asignación de valor de 1 o 0 a N es decir si A es mayor que B
entonces si N es igual a 1 por lo cual si A y B son iguales o B
es mayor que A la salida N es cero. En el segundo bloque se
realiza una comparación entre los bits más significativos de
ambos números y la señal N que en este bloque es considerada
como entrada.
Posteriormente se utiliza las herramientas de ISE Desing
Suite para corroborar su correcto funcionamiento como lo son
Diagrama Esquematico, la simulación mediante diagrama de
tiempos.
B. Herramientas de Xilinx ISE Design Suite
Una vez que se tiene el código en Xilinx, esta
herramienta permite generar el diagrama esquemático de la
aplicación, así como realizar simulaciones y cargar el
código en la FPGA
Figura. 3. Diagrama Esquemático
Figura. 4. Diagrama Esquemático interno
VI. CONCLUSIONES Y RECOMENDACIONES
 VHDL es un lenguaje descriptor de hardware que
permite varios niveles de abstracción desde los más
altos como robótica, procesamiento de señales, y
sistemas de control hasta los más bajos, que tienen
que ver con circuitos digitales.
 En el presente trabajo se ha logrado realizar código
VHDL de las aplicaciones propuestas, empezando
por establecer las tablas de verdad y diagramas
esquemáticos, a partir de los cuales resulta sencillo
generar código VHDL y grabarlo posteriormente en
la FPGA.
 HDL Coder, herramienta que se ha utilizado para
realizar la aportación requerida en el trabajo,
conjuntamente con Simulink permite diseñar modelos
a partir de bloques con los que cuenta Simulink, con
lo que se puede generar código HDL de manera
rápida y eficaz. Otra forma de generar código HDL es
a partir de funciones de Matlab.
 Se logró integrar los 4 ejercicios en una sola
aplicación utilizando multiplexores, a la vez que se
cumple con los requerimientos de reutilizar entradas
y salidas.
 Tener cuidado con el bit más significativo o menos
significativo si se está trabajando con vectores, esto
con el fin de evitar errores.
 En la implementación de la FPGA no se debe olvidar
que cada puerto utilizado debe estar conectado a una
tierra común.
 Revisar la sintaxis de los programas realizados, ya
que muchas veces Xilinx deja pasar algunos errores.
VII. BIBLIOGRAFÍA
[1] Fernández, F. S., & Barceló, B. O. (2012). Diseño de un
Registro de Desplazamiento en Tecnología
CMOS. Enginy, (01).
[2] Gualdrón, E. B., Jaramillo, I. J., & Parra, N. M. DISEÑO
DE MÓDULOS DE COMUNICACIÓN GPIB DE
PROPOSITO ESPECIAL CON CELDAS ESTÁNDAR.
[3] Llanos, R. G., Domínguez, A. S., Zegarra, I. L., &
Iparraguirre-Cárdenas, D. Implementación ASIC de Banco
de Filtros para la Transformada Discreta de Wavelet Med
[4]