UNIVERSIDAD NACIONAL DE INGENIERIA

FACULTAD DE INGENIERIA LECTRICA Y

ELECTRONICA

INFORME PREVIO N°1

Curso: Microelectrónica

Código de Curso: EE425M

Laboratorio: Informe N°1

Alumno: Yupanqui Mamani Gustavo Miguel

Código de Alumno: 20121160C

2018
 1. Presentar en clases el LAYOUT del inversor realizado por Ud.
Considerar para el layout el esquema de la Fig. A y la Fig. B del diagrama de barras
(STICK). Trata de conseguir un layour de dimensiones mínimas. Mostrar y describir las
vistas de corte 2D y 3D.

CIRCUITO INVERSOR

Layout de dimensiones mínimas

 Vista en 2D

Vista de corte 3D

En la vista de corte 3D, sobre el substrato P, se añade una capa de substrato N para formar ahí
el transistor PMOS. Luego, sobre el mismo substrato P que ocupa el mayor volumen se añade
una capa de difusión N, análogamente se realiza el mismo paso sobre el substrato N. Sobre
estas superficies, se añaden las capas de polisicio para la formación de canales en ambos
transistores y los contactos con el Metal 1. Finalmente, la capa de Metal 1 es sobre dichos
contactor.

2. Para el LAYOUT del inversor (muestre el procedimiento empleado)

Hallar la frecuencia máxima de operación.
El área ocupada del layout.

Procedimiento:

Paso 1: Se empieza por colocar un bloque de 𝑁+𝐷𝑖𝑓𝑓𝑢𝑠𝑖𝑜𝑛 con las características mínimas
para la formación de un NMOS con polisilicio.
Paso 2: Se coloca 𝑃𝑜𝑙𝑖𝑠𝑖𝑙𝑖𝑐𝑖𝑜 sobre el bloque de 𝑁+𝐷𝑖𝑓𝑓𝑢𝑠𝑖𝑜𝑛 con un ancho de 2𝜆 y
garantizando una diferencia mínima con el extremo de dicho bloque de 7𝜆. El 𝑃𝑜𝑙𝑖𝑠𝑖𝑙𝑖𝑐𝑖𝑜
debe sobresalir una distancia de 3𝜆
Paso 3: A una distancia de como mínimo 6𝜆 se coloca un bloque de 𝑁 − 𝑊𝑒𝑙𝑙 con la
finalidad de formar el transistor PMOS, esto es necesario debido a la necesidad de darle
una carga negativa al substrato de dicho transistor.
Paso 4: Sobre el bloque 𝑁 − 𝑊𝑒𝑙𝑙 se coloca un bloque de 𝑃+𝐷𝑖𝑓𝑓𝑢𝑠𝑖𝑜𝑛 con las dimensiones
mínimas: Ancho: 6𝜆 Largo: 14𝜆

Paso 5: Se forma un canal de 𝑃𝑜𝑙𝑖𝑠𝑖𝑐𝑖𝑜 en el transistor PMOS y se une este con el canal del
NMOS mediante el 𝑃𝑜𝑙𝑖𝑠𝑖𝑐𝑖𝑜. De igual manera al paso 2, debemos de garantizar que esté a
una distancia de como mínimo 7𝜆 al borde del 𝑃+𝐷𝑖𝑓𝑓𝑢𝑠𝑖𝑜𝑛 y un ancho mínimo de 2𝜆 en
todo momento.

Paso 6: Conectamos el 𝑃+ 𝐷𝑖𝑓𝑓𝑢𝑠𝑖𝑜𝑛 con el 𝑁+ 𝐷𝑖𝑓𝑓𝑢𝑠𝑖𝑜𝑛 mediante el material Metal 1.

Este debe tener un ancho mínimo de 4𝜆 y estar sobre las difusiones un largo mínimo de 6𝜆.

Paso 7: Para unir realizar el contacto entre los transistores con el Metal 1. Para ello en el caso
del NMOS usamos el contacto N y para el PMOS, el contacto P. De la misma forma en los
extremos de los transistores se coloca el Metal 1 con un ancho mínimo de 4𝜆 para conectar las
fuentes y tierra con sus respectivos contactos.
Paso 8: Se coloca una fuente de tensión para alimentar el substrato del PMOS, a la vez, se
conecta la fuente al 𝐷𝑟𝑎𝑖𝑛 de dicho transistor y la tierra al 𝑆𝑜𝑢𝑟𝑐𝑒 del transistor NMOS.
Finalmente, para mostrar el funcionamiento del inversor, se coloca en el substrato un generador
de pulsos y se define una salida en el Metal 1 que une ambas difusiones de los transistores.

Simulación

Se aprecia que el máximo retardo es 15ps

Por lo tanto la frecuencia máxima de operación es:

𝟏
𝒇= = 𝟔𝟔. 𝟔𝟔 𝑮𝑯𝒛
𝟏𝟓𝒑𝒔
Área:

Width = 18𝜆 = 6.3µm

Height = 50𝜆 = 7.3µm

ÁREA = 46µm2
 3. Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la descripción CIF
(Caltech Intermediate Form) del inversor.
En cada caso, establecer las reglas principales de sintaxis y describir sus contenidos. - En
base al archivo (*.cir) y usando la vista del layout de su inversor, mediante líneas
punteadas, indique las dimensiones de L, W, identifique las capacidades parásitas hacia
GND desde los nodos (G,D,S) y sus valores respectivos.
En base al archivo (*.cif) y usando la vista del layout de su inversor, mediante líneas
punteadas, identifique los valores de las coordenadas (X,Y) que definen las capas de
polisilicio, difusiones, contactos y metal.

Archivos CIR

CIRCUIT C:\Users\Miguel\Circuitos\Inversor.MSK

* IC Technology: ST 0.25µm - 6 Metal

VDD 1 0 DC 2.50

V5_Vss 5 0 DC 0.00V

VV_in 6 0 PULSE(0.00 2.50 5.00N 0.05N 0.05N 5.00N 10.10N)

* List of nodes

* "N3" corresponds to n°3

* "V_out" corresponds to n°4

* "V_in" corresponds to n°6

* MOS devices

MN1 5 6 4 0 TN W= 0.75U L= 0.25U

MP1 4 6 3 1 TP W= 0.75U L= 0.25U

C2 1 0 1.477fF

C3 3 0 0.383fF

C4 4 0 1.085fF

C5 5 0 0.597fF

C6 6 0 0.140fF

*
* n-MOS Model 3 :

.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=130.00K

+CGSO= 0.0p CGDO= 0.0p

* p-MOS Model 3:

.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=100.00K

+CGSO= 0.0p CGDO= 0.0p

* Transient analysis

.TEMP 27.0

.TRAN 0.80PS 20.00N

.PROBE

.END

El cual nos da los valores de L, W y capacitancias:

W= 0.75U

L= 0.25U

C2 1.477fF

C3 0.383fF

C4 1.085fF

C5 0.597fF

C6 0.140fF
Archivo CIF

( File : "C:\Users\Miguel\Downloads\Circuitos\Inversor.CIF")

( Conversion from Microwind 2b - 17.01.2000 to CIF)

( Version 28/09/2018,23:21:30)

DS 1 1 1;

9 topcell;

L 1;

P 6125,250 8375,250 8375,3750 6125,3750;

L 19;

P 7100,1225 7400,1225 7400,1525 7100,1525;

P 7100,-2275 7400,-2275 7400,-1975 7100,-1975;

P 7100,2475 7400,2475 7400,2775 7100,2775;

P 7100,-1025 7400,-1025 7400,-725 7100,-725;

L 13;

P 6125,1875 8000,1875 8000,2125 6125,2125;

P 6125,-1625 8000,-1625 8000,-1375 6125,-1375;

P 6125,-1375 6375,-1375 6375,1875 6125,1875;

L 23;

P 6875,2250 7625,2250 7625,2500 6875,2500;

P 6875,-1250 7625,-1250 7625,-500 6875,-500;

P 6125,-2500 7625,-2500 7625,-2000 6125,-2000;

P 6875,-2000 7625,-2000 7625,-1750 6875,-1750;

P 7000,-500 7500,-500 7500,1000 7000,1000;

P 6875,1000 7625,1000 7625,1750 6875,1750;

L 2;

P 6875,-2500 7625,-2500 7625,-1625 6875,-1625;

P 6875,-1625 7625,-1625 7625,-1375 6875,-1375;

P 6875,-1375 7625,-1375 7625,-500 6875,-500;

P 6875,2125 7625,2125 7625,3000 6875,3000;

P 6875,1000 7625,1000 7625,1875 6875,1875;

P 6875,1875 7625,1875 7625,2125 6875,2125;

L 16;

P 6625,-2750 7875,-2750 7875,-1375 6625,-1375;

P 6625,-1875 7875,-1875 7875,-1125 6625,-1125;

P 6625,-1625 7875,-1625 7875,-250 6625,-250;

L 17;

P 6625,1875 7875,1875 7875,3250 6625,3250;

P 6625,750 7875,750 7875,2125 6625,2125;

P 6625,1625 7875,1625 7875,2375 6625,2375;

L 60;

94 Vdd 6250,3500;

94 Vss 6375,-2250;

94 V_in 6250,-125;

94 V_out 7375,0;

94 Vdd 6375,2750;

DF;

C 1;

En el LAYOUT

W = 6𝜆 = 0.75um

L = 2𝜆 = 0.25um
4. Presentar en clases el LAYOUT de la puerta NAND. Considerar para el layout el esquema
de la Fig. C, hacer su diagrama de barras (STICK). Tratar de conseguir un layout de
dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D.

LAYOUT de dimensiones mínimas

Simulación
 Vista 2D (Línea vertical)

Vista 2D (Línea Horizontal)

 Vista en 3D

Sobre el substrato P, se forma una capa N para ser conectada a fuente y formar así los 2
transistores PMOS de la compuerta NAND. Luego se forma una capa de difusión N sobre el
substrato P y una capa P sobre el substrato N. Sobre estas difusiones, 2 bloques de polisilicio son
añadidos, con la finalidad de formar 2 canales para los transistores NMOS en la difusión N, y 2
canales para los transistores PMOS en la difusión P. Finalmente, los contactos son añadidos y es
insertada una capa de Metal 1 para realizar las conexiones.

5. Para circuitos digitales CMOS mostrados en las figuras 1,2 y 3. Analizar y determinar
la función lógica de salida de los circuitos.
Presentar el layout (manual) como mínimo de dos de ellos y corroborar su función
lógica mediante simulación. Medir el área del layout y hallar la frecuencia máxima de
operación.

CIRCUITO N° 1

Se tiene el circuito:

La salida F estará dada por:

𝐹 = 𝐼𝑛1.𝑆 + 𝐼𝑛2.𝑆̅ ̅
𝐹 = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝑙𝑛1 . 𝑆 + 𝑙𝑛2 . 𝑆̅

El Layout correspondiente será:

 LAYOUT

Simulación

Frecuencia máxima:
1
𝑓=
28𝑝𝑠
𝒇 = 𝟑𝟓. 𝟕𝐆𝐇𝐳
Área ocupada

𝐿 × 𝑊 = 1570.8µm2

CIRCUITO N° 2

Se tiene el siguiente circuito:

La salida VF estará dada por:

Vx1 Vx2 Vx3 VF

0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 0
El layout correspondiente será:

LAYOUT

SIMULACIÓN
Frecuencia máxima:
1
𝑓=
22𝑝𝑠
𝒇 = 𝟒𝟓. 𝟒𝟓 𝐆𝐇𝐳

Área ocupada

Área = LxW = 77.44µm2