Unidad 2 - Biestables - Resumen

UNIVERSIDAD NACIONAL DE CATAMARCA
Facultad de Tecnología y Ciencias Aplicadas

Arquitectura de Computadores
Unidad N° 2
Biestables
Contadores - Registros
Facultad: Tecnología y Ciencias Aplicadas

Departamento: Informática
Cátedra: Arquitectura de Computadores
INTRODUCCION
En la introducción a los sistemas combinacionales diferenciamos aquellos de los sistemas

secuenciales y dijimos que la diferencia radica en que los sistemas secuenciales emplean
elementos de almacenamiento llamados biestables (o flip – flop), en este capitulo nos
introducimos en la teoría, construcción y utilización de estos elementos.
En la figura 5.1, vemos un caso sencillo de
multivibrador biestable implementado con
transistores.
En este circuito el nivel lógico de la salida es
independiente de la amplitud del pulso de
entrada, siempre que este último sea de una
amplitud tal que asegure de cambiar de nivel y
se dice que de cada circuito biestable, se
obtiene un digito binario (“0” o “1”) de memoria
estática
En el campo de los sistemas lógicos y basándonos en las tablas de verdad, pueden armarse
los circuitos lógicos correspondientes, en general compuestos conectados en cruz, siendo
de uso común los términos Set y Reset para la obtención (almacenamiento) de un “1” o de
“0” como salida del circuito en el caso de circuitos biestable de disparo asimétrico.
Entre los multivibradores biestables más sencillos, ya sea con disparo asimétrico simétrico,
están el de posicionamiento restauración (Set - Reset), el tipo T, el J-K y el tipo D; siendo el
D una aplicación especial e importante del tipo S-R. La letra T (para Toggle o Trigger) se
refiere a la conmutación sucesiva y alternativa entre dos niveles de salida biestable, como
respuesta a un pulso de excitación apropiado; en sistemas sincrónicos comúnmente se
llama pulso de reloj.
Después surgieron los arreglos compuestos basados en creaciones por circuitos integrados,
los que en varios tipos de lógica de construcción no sólo subsanan deficiencias y
limitaciones de los casos simples, sino que extienden su funcionamiento, fiabilidad y
versatilidad hasta las aplicaciones más sofisticadas de la instrumentación digital actual.
Basados en lo anterior se encuentran los que se agrupan en sincronizados por nivel (level
clocked), como el arreglo ordenador seguidor, o también llamado amo-esclavo (master
slave) y los que se agrupan en sincronizados en el flanco, o borde, del pulso (edge-triggered
flip-flops). Los circuitos de ambos grupos en sus diferentes opciones son realizados, según
el caso de sus entradas, en base a los tipos S-R o J-K, para dar lugar a los tipos T y D (data
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o delay). Aquí las letras para las entradas J y K no tienen ningún significado especial, sólo
son para distinguir la creación más reciente y versátil de los tipos R-S.
Tal como se acaba de mencionar, dentro de los arreglos de circuitos con lógica gobernada
por reloj, se distinguen dos maneras de operarlos. Esto es, los sincronizados por nivel y los
sincronizados por flanco.
En el caso de los sincronizados por nivel, con el pulso o señal del reloj aplicado a la entrada
de sincronización se lleva a cabo una transferencia de información desde las terminales de
entrada hasta la salida; necesitándose la presencia invariable de las respectivas señales
durante un tiempo mayor a la duración del “0” o del “1” del reloj, según sea el nivel activo,
con el fin de completar la acción correspondiente en la salida del biestable. Los datos en las
terminales de entrada pueden cambiar sólo una vez, lo cual debe suceder justo después de
que ha ocurrido una sincronización.
Cuando el circuito binario ha de actuar en alguna parte de la transición o cambio de un nivel
a otro del pulso de reloj, (de acuerdo con el estado de sus entradas y salidas, y con la
interconexión apropiada de sus componentes, tanto activas como pasivas; y además si la
acción o respuesta es completa, lógicamente correcta y satisfactoria). Entonces, a tal
circuito se le asocia el término de activado por flanco. Se dice entonces que para ese
instante el cambio de nivel, normalmente repentino, se convierte en un flanco activo.
Contrario al caso de sincronización por nivel, los niveles lógicos en las terminales de entrada
no están restringidos a permanecer estáticos durante algún tiempo, sino que pueden
cambiar en cualquier momento. La figura 5.2 indica el principio de activación de estos
dispositivos.
Figura.5.2
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Sincronización y Sincronismo
En un biestable asincrónico cualquier variación de la entrada modifica el estado de la salida.

En un biestable sincrono serán procesadas las entradas solo en los momentos en que
aparece una señal de sincronismo (señal de reloj)
Las señales de reloj se caracterizan por su:
 Frecuencia: velocidad a la que evoluciona el reloj. Se mide en Hz, KHz, MHz, etc.
 Simetría: porcentaje de tiempo de un periodo en el que el reloj esta en alto o bajo, un
reloj simétrico tiene este porcentaje igual a 50%
El sincronismo puede actuar durante los niveles (alto o bajo) o sobre los flancos de la señal
(de subida o de bajada), esto da lugar a una clasificación de los biestables sincronizados
por:
a) nivel o por
b) flancos
BIESTABLES
Asíncronos
RS y JK Sincronos
Por Nivel Maestro / Esclavo

D, RS y JK Por Flancos D, T, RS y JK
D, T, RS y JK
CIRCUITO BIESTABLE TIPO S-R
Este tipo de multivibrador biestable se logra mediante dos compuertas cruzadas de tipo
NOR (figura 5.3.a), o bien NAND (figura 5.3.b).
Un biestable RS consta de dos entradas: R (reset) y S (Set) y de dos salidas Q y Q’. No es
recomendable aplicar los potenciales de señal simultáneamente a las entradas S y R, lo cual
se advierte en la tabla de verdad de la figura 5.3. Además, si R se conecta a “1” o bien a S,
a través de un inversor, el arreglo que se formará se conoce como pestillo o cerrojo de datos
a la entrada S = D.
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Salidas Generadas por la

Señal C de Reloj
S R Qn + 1 Q’n + 1 Qn + 1 = S + R’ . Qn
0 0 Qn Q’n Sin cambios en la salida
1 0 1 0
0 1 0 1
1 1 X x Condición no valida
c) Tabla de verdad de S-R
Figura. 5.3
En la tabla de la figura 5.3.c se muestra la tabla de verdad de este biestable, la condición

“no valida” que se produce cuando las dos entradas toman el valor lógico “1” se puede
demostrar a partir de análisis de los circuitos
Qt+1 = (R + Q’ t)’ Q’t+1 = (S + Q t)’

Si R = S = 1
Qt+1 = (1 + Q’ t)’ Q’t+1 = (1 + Q’ t)’
Qt+1 = 0 Q’t+1 = 0
Un análisis de la evolución de las señales de salida en función de las entradas, para un

biestable RS asíncrono se muestra en la figura 5.4
Figura 5.4
Sincronismo
El sincronismo solo afecta cuando actúan los biestables y no lo que hace los bietables.
Página 4
En la figura 5.5 se muestra un circuitos biestable RS sincronizado a partir de un RS
asíncrono, como se
observa en la tabla de
funcionamiento cuando
la señal de reloj se
encuentra en esta lógico
“0” el sistema mantiene
la salida.
Ck S R Q
1 1 0 1
1 0 1 0
1 0 0 Qt+1
1 1 1 Prohibido
0 X x Qt+1
La figura 5.6 muestra el cronograma para un biestable sincronizado por nivel alto. La figura
5.7 muestra el diagrama de un biestable sincronizado por nivel bajo
CIRCUITO BIESTABLE TIPO J-K
Recordando que en el circuito binario S-R hay lugar a confusión cuando ambas tienen el
potencial lógico 1, el tipo J-K presenta una opción en estos dos casos y coincide en
funcionamiento el S-R para el resto de las combinaciones posibles. El circuito binario J-K
responde a una tabla de funcionamiento que se muestra en la tabla de la figura 5.8.
Salidas Generadas por la

aplicación de un pulso de
Reloj
J K Qn + 1 Q’n + 1 Qn + 1 = J . Q’n + K’ . Qn
0 0 Qn Q’n Sin cambios en la salida
1 0 0 1 Coloca un ‘0’ en Qn independientemente
del estado anterior
0 1 1 0 Coloca un ‘1’ en Qn independientemente
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del estado anterior
1 1 Q’n Qn Invierte la salida respecto de su estado
anterior
Figura 5.8
Las configuraciones físicas de este tipo de dispositivos versátiles, se basan más bien en la
clase de biestables llamados ordenador seguidor, y comúnmente con circuitos integrados.
Como puede observarse, la fórmula que encabeza la tabla anterior, es evidente la
retroalimentación de las dos señales (complementarias) de salida haciendo la conjunción
lógica con la señales de entrada.
En la figura 5.9 se ha representado un biestable JK construido a partir de un biestable SR,

las entradas JK son ambas activadas por nivel alto. La entrada J se corresponde con la S y
la entrada K se corresponde con la R. El carácter asíncrono del JK de la figura hace que las
salidas evolucionen frente a un cambio en las entradas
Sincronismo
De la misma forma que lo estudiamos para el SR, el biestable JK puede ser del tipo
sincrónico
Ck J K Q
1 1 0 1
1 0 1 0
1 0 0 Qt+1
1 1 1 Q’t+1
0 X x Qt+1
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CIRCUITO BIESTABLE TIPO D
Este arreglo tiene varias formas posibles de construcción. Es útil cuando en la salida Q es
necesario seguir la historia de los niveles lógicos en una sola entrada (D) de DATOS, en los
instantes apropiados después del arribo y retiro de los pulsos de reloj.
Es decir, la salida Q será una replica de la señal digital en D en ciertos instantes del pulso,
tras sufrir un retardo (cuando Qn = D) promedio casi igual a la duración del nivel 0 del reloj,
o permaneciendo Qn si D = Qn. Por lo tanto, una expresión matemática válida viene a ser
Qn+1 = D, cuya tabla de transición resulta obvia por ser las entradas 1 y 0 o 0 y 1
únicamente. Si el nivel lógico de la señal de reloj pasa a 0, el circuito biestable debe
almacenar la señal D.
Un circuito para sincronización por nivel, que reúna las características, se puede realizar
conectando un inversor de S’ a R’ y formar una sola entrada, como se muestra en la figura
5.11.
Figura 5.11
BIESTABLES CON ARREGLO ORDENADOR SEGUIDOR
Para que las salidas Q y Q de este circuito binario tengan cambios de nivel lógico
complementario, en función de los potenciales aplicados a las entradas, habrá de transcurrir
un retardo un poco mayor que la duración de la parte activa del pulso de reloj. Esto tiene la
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finalidad especial de generar las salidas de la última etapa (seguidor) y que sean igual a las
salidas de una etapa anterior llamada ordenador. Estas serán la consecuencia de los niveles
de voltaje permanentemente presentes en las entradas de información; es decir, las señales
de entrada originales deberán estar presentes, por lo menos, desde la aparición del borde
positivo del pulso de reloj, hasta que termine la excitación del borde negativo sobre el
seguidor. Por lo tanto, las salidas del circuito biestable, particularmente del seguidor,
cambian de estado hasta que está por terminar el descenso del borde negativo de la señal
del reloj.
El arreglo ordenador seguidor en principio está compuesto de dos circuitos biestables tipo S-
R. Sin embargo, las configuraciones relativamente recientes se producen de preferencia
para el tipo de entradas J-K. Un arreglo posible se muestra en la figura 5.13(a).
Estos dispositivos biestables con ordenador seguidor, se diseñan de tal forma que no todas
las compuertas dejan propagar los efectos de al menos un cambio repentino de nivel en las
entradas, bien sea positivo o negativo, sino que bloquean y desbloquean apropiadamente el
paso de los transitorios de señal, de acuerdo con el avance del pulso de reloj. (figura
5.13(d)). Por esta razón habrá incorrección si se trata de seguir el flujo de señales de
entrada a salida, para un instante dado en la forma de onda del pulso sincronizador, al
pretender comparar inmediatamente dicho resultado con el de la tabla de verdad. Será
opción que algunas de estas unidades incluyan entradas directas adicionales para
preposicionamiento y prerrestauración.
Nótese que para el caso particular en el que se mantengan J = 1 = K, simultáneamente
cuando PJ = PK 0, el circuito biestable cambiará alternadamente al estar por terminar el
borde negativo del pulso de reloj. Entonces será cuando el arreglo lleve a cabo la función
de la tabla de verdad del binario tipo T, haciendo así posible un excelente (aunque quizá no
la más económica) arreglo físico para éste; con el efecto adicional de dividir binariamente
entre dos y la frecuencia del reloj.
Aquí también es posible convertir el arreglo ordenador seguidor para que cumpla la función
del biestable tipo D; ello se logrará por simple interconexión de un inversor entre J y K,
satisfaciendo permanentemente K =J (= D) y Q t+1 = J =D. Si además, tanto aquí como en el
arreglo ordenador seguidor tipo R-S, la terminal de entrada D se excita con el potencial de la
terminal de salida Q, el circuito trabajará como un biestable tipo T efectuando una división
binaria.
El arreglo ordenador se justifica por ser el apropiado para reducir posibilidades de
asincronía, dado que no todos los elementos están perfectamente apareados y sus
respuestas simultáneas no son idénticas para cada etapa similar.
Con ello se evita que, por distinta rapidez de cambios, se hagan presentes las llamadas
carreras locas en la propagación de señales hasta la salida.
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Figura 5.13. (a)
Qt J K Qt+1 PJ PK R J K Q
0 0 X Qt 0 1 0 X X 0
0 1 X 1 0 1 1 X 1 X
PJ=0
1 X 0 Qt 1 0 0 X X 1
PK=0
1 X 1 0 1 0 1 1 X X
X 1 1 Q’t 0 1 X X 0 0
1 0 X 0 X 1
1 1 X X X X
Figura 5.13 b) Tabla de verdad con PJ y PK desactivadas
c) Tabla de verdad con PJ y PK activadas
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Figura 5.13 d) Señal de reloj y sus efectos sobre el circuito
CIRCUITO BIESTABLE TIPO T
Si se parte indicando las dos salidas complementarias de un multivibrador biestable, como Q

y Q’ entonces se puede extender el concepto de la conmutación de los niveles binarios al
definir los tiempos Tn y Tn+1. Estas últimas notaciones representan los tiempos previo y
posterior a la transición de niveles de un pulso de reloj, respectivamente, en una transición n
cualquiera de un circuito binario. Asimismo, se indican los correspondientes estados lógicos
de la salida Q con Qn y Qn+1. En otras palabras, puede decirse que el cambio de estado de
las terminales de salida de un arreglo biestable dependerá de ese mismo nivel lógico al
tiempo Tn, de los estados de las entradas de datos (o información) y del nivel o transición
del pulso de sincronismo aplicado precisamente en esa entrada C (de reloj).
En especial, para que halla conmutación de niveles en la salida del biestable sincronizado
tipo T, será necesario, que el nivel lógico del pulso de reloj, y el de la entrada T de datos,
coincidan en 1. Cuando desaparezca esta condición a la entrada, no deberá alterarse el
estado lógico en las salidas. Véase la tabla 5.14
Salidas Generadas por la Señal

de Reloj
T Qn Qn + 1 Q’n + 1 Qn + 1 =T Q’n + T’ Qn
0 0 0 1 Sin cambios en la salida
1 0 1 0 Cambios en la salida
0 1 1 0 Sin cambios en la salida
1 1 0 1 Cambios en la salida
Tabla 5.14
El circuito podrá armarse fácilmente en función de los biestables S-R, J-K o D. En la figura
5.15 se muestran las formas de onda de las señales de reloj y salida
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Elimina rebotes (debounce)
Una aplicación común del latch de NAND es eliminar los rebotes mecánicos que se
producen en un interruptor. El siguiente circuito ilustra el funcionamiento.
Figura 5.16 Elimina rebotes.
Se colocan resistencias de pull-up para fijar un uno lógico en las entradas al aire. Se emplea
un interruptor de dos posiciones. Se denomina SPDT (polo simple, doble garganta), es decir
existe un punto común, por donde se ingresa la señal, y normalmente un contacto está
cerrado (obviamente el otro está abierto). Se marcan NO (normaly open) y NC (normaly
closed).
Al operar el interruptor se produce un movimiento mecánico que impactará al conector en la
otra posición. En forma microscópica, y debido a choques semi-elásticos, se producen
rebotes. Pueden ser varios rebotes, el proceso mecánico termina después de 5 mseg
aproximadamente. El contacto móvil no produce problemas al despegarse del otro contacto.
La forma de onda en el interruptor, al hacer contacto, exhibe un flanco de bajada seguido de
varios pequeños pulsos hasta que se estabiliza en un valor cero, esto debido a que el
interruptor ha dejado de moverse. Entre el primer canto de bajada y el primer flanco de
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subida debido a los rebotes transcurren 500 nanosegundos aprox. Pero este tiempo es
mucho mayor que el de propagación a través de dos compuertas. En la figura anterior se
está en set, al cambiar el interruptor, el latch conmuta y permanece en reset, ya que absorbe
múltiples pulsos en reset. Igual cosa sucede al volver a operar el interruptor, se cambiará de
estado a pesar de los rebotes. Las salidas Q y Qn están libres de rebotes.
Este elimina rebotes requiere un interruptor de tres terminales, que suele denominarse
SPDT. Existen otros diseños, basados en interruptores de dos terminales (SPST simple
polo, simple throat), que pueden conectar o desconectar dos puntos.
El siguiente circuito elimina rebotes empleando un latch de NOR:
Figura 5.17 Elimina rebotes con latch de nor.
Diseño de latch JK en base a Latch SR de NOR
Se tiene la tabla de transiciones de un JK. Que es la matriz que se desea diseñar.
Y la tabla de transiciones del SR, que es el flip-flop que se empleará:
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Empleando el método tabular, se logra el programa del SR:
Leyendo del mapa se logra: S = JQ' ; R = KQ

El siguiente circuito implementa un JK en base a un SR.
Figura 5.18 Latch JK basado en SR.
Se tienen las siguientes formas de ondas:
Figura 5.19 Formas de ondas en latch JK.
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El latch de nor inicialmente está en set. En (1) llega un flanco de subida en K, el cual origina
un flanco de subida en el control interno del latch de NOR, llevando a uno la excitación R; lo
cual hace cambiar a Q y luego a Q'. El cambio de Q también origina un canto de bajada en
R, lo cual deja en condiciones normales al latch de NOR.
En (2) se aprecia una orden de set, en J. Lo cual lleva a excitar S, que inicia la conmutación
del match interno; y el cambio de Q' lleva a cero a S, dejando en condiciones predecibles al
latch.
En el instante (3) se inicia el modo toggle, que se detiene al llevar a modo hold al JK, en (4).
En el modo toggle, con J y K iguales a uno, se puede dejar pasar sólo una de las entradas
hacia el latch.
Esto puede lograrse dejando pasar K si Q=1, ya que esto implica resetear el flip-flop. Y dejar
"pasar" J si Q=0.
Diseño de un flip-flop JK sincrónico.
Al circuito del punto anterior se le agrega un reloj.
Figura 5.20 Sincronización de flip-flop JK
Este diseño tiene restricciones del ancho de pulso del reloj. Como puede comprobarse esta
restricción se requiere en el modo toggle; es decir con J y K iguales a uno. Para el análisis
se asume que el flipflop está en modo reset.
Cuando el reloj sube, habilita la excitación S, después de ∆J. A su vez este cambio
desencadena la conmutación del latch, bajando Q' después de ∆S, y luego subiendo Q
después de ∆R. Al mismo tiempo que se levanta Q, se inicia la propagación, a través de la
compuerta habilitada por K y el reloj de un canto de subida en R, lo cual ocurre después de
∆K. Si se llega a producir la excitación R, el latch volverá a conmutar; salvo que el reloj sea
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angosto y baje antes que Q suba. Es decir ancho del pulso del reloj debe ser menor que :
∆S + ∆J+ ∆R
Figura 5.21 Formas de ondas conmutación JK.
Si se cumple el requerimiento del ancho del reloj, además se requiere que ∆J < ∆R +∆K,
para que no se dé el caso que Sy R sean iguales a uno.
El problema de este diseño es que al cambiar de estado, necesariamente se pasa por
estado 00; es decir los cambios se producen con el reloj en alto.
Para mantener conducta predecible, las entradas no deben cambiar estando el reloj en alto.
Y si dichas entradas provienen de otro flip-flop similar (es decir son salidas de éste), se llega
a la conclusión que para un flip-flop cualquiera: No se pueden cambiar entradas y salidas,
de un mismo flip-flop, en el mismo pulso de reloj.
Para disolver estas restricciones hay dos soluciones.
CIRCUITOS MSI Y APLICACIONES DE BIESTABLES
Los biestables son los elementos básicos de memoria y su utilización es imprescindible en

cualquier sistema secuencial. Se destaca su aplicación en:
Contadores: Sistema capaz de generar una determinada secuencia en un código binario.
Registros: Sistema capaz de almacenar información de distintas maneras y también capaz
de ofrecerla de distintas maneras.
Autómata: Circuito para controlar la evolución de un sistema en base a sus entradas y
estados.
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CONTADORES
Desde el punto de vista de activación, los registradores de la cuenta, o contadores, de un

número de pulsos arribando a la(s) entrada(s), básicamente operan en una de dos maneras
posibles, asincrónicas o sincrónicas. De acuerdo al tipo de contador binario básico se
construyen los arreglos para el extremo al que habrá de dirigirse la cuenta; esta puede ser
ascendente y/o descendente, de acuerdo a la aplicación y valor final a contar, con opción o
no ha ser regresiva a un valor inicial. La necesidad de regresar hasta un valor de inicio,
realizable mediante retroalimentación, es evidente por el hecho de que generalmente la
cuenta decimal final obtenida no es siempre un número igual a 2n.
En esencia, la contabilidad de eventos se efectúa a base de división de frecuencia, por eso,
en función de circuitos biestables tipo T. Los arreglos de ordenador seguidor, en función de
entradas tipo J-K, desempeñan aquí un papel muy importante.
Un dispositivo contador binario funcionará en forma asincrónica si los multivibradores
biestables no son disparados por el mismo pulso activador simultáneamente. La situación
real es que los cambios apropiados de nivel, en la salida de cada etapa previa, habrán de
generar un consecuente cambio de estado lógico en la salida de la siguiente etapa. La
excitación y respuesta sucesiva de cada etapa muestra parcialmente un aspecto de
propagación de una onda. Por esta razón al contador en modo asincrónico también se le
llama contador de (con) ondulación.
Para el caso de funcionamiento sincrónico, los multivibradores biestables del sistema

contador se excitan simultáneamente con una terminal de entrada común al pulso de reloj.
En consecuencia, cuando las salidas habilitadas de cada binario cambian, lo hacen al
mismo tiempo. Esto prácticamente sucede sin el retardo (debido a la propagación del
fenómeno transitorio) de entrada a salida de cada etapa, el cual también es producido por
cambios de nivel (en tiempos no iguales a 0) en las respectivas excitaciones de dichas
etapas.
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Un contador binario que consta de n etapas, o circuitos biestables, comúnmente se llama

contador de módulos 2n. Sin embargo, de esta manera más amplia, una cuenta puede ser
cualquier número decimal real no negativo; por lo tanto, el contador binario debe
readaptarse para borrar (restaurar a 0) una cuenta final, una vez que se alcanza en forma
equivalente al número de pulsos de entrada. Generalmente, esto se logra mediante
retroalimentación apropiada. Puede decirse en forma sencilla que si hay un pulso de salida
por cada x pulsos de entrada (divisor entre x), el contador será de módulo x.
Es común para muchos fabricantes de circuitos integrados producir los módulos apropiados
para contadores en paquete de cuatro circuitos biestables, es decir, para cuatro dígitos
binarios. Obviamente, si se necesita ampliar para cuentas mayores que 16 (=24 ), entonces
será necesario encadenar otro conjunto similar que permitirá contar hasta 256 pulsos y así
sucesivamente, en forma ascendente o descendente según el encadenamiento interno, etc.
Si se repasa el sistema decimal codificado en binario, se recordará que cuatro dígitos
binarios determinan los dígitos decimal desde 0 hasta 9. Basándonos en ello y el criterio
anterior, puede construirse un contador por décadas con decimales codificados en binarios.
Lo que se necesita es borrar (o restaurar a 0000) en la siguiente cuenta, después de llagar a
1001 ( 9 decimal); una manera de lograrlo es mediante una compuerta decodificadora que
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detecte el fin de la cuenta, asociada con un arreglo de biestables ordenador seguidor con
entradas tipo J-K, como se muestra en la figura 5.19.
Contador ascendente / descendente
Hasta ahora hemos visto contadores que pueden contar en forma ascendente o
descentente. En el circuito de la figura 5.20(b) vemos un contador asíncrono capaz de
contar en forma ascendente o descendente según sea el estado de la línea de control
MODO.
Este contador requiere de un circuito adicional para el seteo inicial, si el contador se pone
como ascendente (MODO = 1) entonces la posición inicial será “0000”, en caso contrario
con MODO = 0 la posición inicial será “1111”. En la figura 5.20(a) se muestra un circuito que
activa el Reset (0000) o el Preset (1111) con una única señal de INICIO y según sea el
estado de la línea MODO.
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Como se puede observar en los circuitos de contadores ascendente / descendente, se utiliza

u multiplexor para trabajar con Q o Q’ según corresponda.
Bloque
El aspecto general de un contador asíncrono se muestra en la figura 5.22
Si se necesita un contador de modulo mayor pueden construirse redes modulares uniendo

contadores y ampliando de esta forma la capacidad de conteo.
Frecuencia máxima de conteo
Contadores asincrónicos: Queda claro que las salidas Q de los biestables son también
relojes. Q0 tiene una frecuencia que es la mitad de la del reloj externo Ck. Así por ejemplo si
Ck = 66 Hz tendríamos que Q0 = 66/2 = 33Hz; Q1 = 66/4= 16,5 Hz; Q2 = 66/8 = 8,25 Hz.
En la figura 5.23 se muestra un cronograma donde se han exagerado los retardos de los
biestables. Así desde que aparece el flanco descendente en Ck hasta que la salida toma el
valor “1” pasa un tiempo tpd. Es importante visualizar que por ser una estructura asíncrona
los retardos se acumulan de manera que el retardo total del contador es de n * tpd donde
n es la cantidad de etapas del contador.
La frecuencia máxima del contador queda entonces limitada por:
1
f max Ck 
n * tpd
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Contadores sincrónicos: Para este tipo de contadores se puede observar que los retardos no
se acumulan, sino que se superponen, ya que todos los JK evolucionan a la vez y no se
arrastran unos a otros. De este modo el tiempo de evolución es:
Tevol = tpd + tand
En este tipo de contadores se debe tener en cuenta además los tiempos thold (tiempo de
mantenimiento) y tsetup (tiempo de establecimiento). El primero no es problema ya que tpd
> thold. Ahora
Tevol = tpd + tand + tsetup
Ahora la frecuencia máxima de conteo es:
1
f max Ck 
tpd  tan d  tsetup
Diseño de un contador asíncrono
Los pasos para diseñar un contador asíncrono de modulo inferior al posible son:
1. Obtener el circuito asíncrono correspondiente al modulo completo
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2. Decodificar mediante una compuerta NAND el primer estado no deseado
3. Conectar la salida de la NAND a las entradas Rest o Preset para forzar el primer
estado valido.
Como se puede ver en la figura al aparecer el primer estado no deseado se genera un
GLICH que puede dar problemas, la duración de este GLICH esta directamente relacionada
con el tiempo de actuación de la NAND y del Reset (o Preset)
Diseño de un contador síncrono

Los pasos son:
1. Dibujar el diagrama con tantos estados estables como tenga la secuencia a obtener
y relacionarlos en orden con las transiciones
2. Asignar a cada estado la codificación elegida (cualquier código binario)
3. Escribir la tabla de verdad con el estado t en la entrada y el de t+1 en la salida
4. Añadir a la tabla de verdad las entradas D de los biestables. Cada columna D tomara
el valor de Qt+1
5. Simplificar las señales D
6. La secuencia del contador esta en las salidas de los biestables
7. Añadir la línea INICIO
Apliquemos los pasos anteriores diseñando un
contador BCD sincrono. Comenzando por el
diagrama de la figura 5.25
La tabla de verdad obtenida y las ecuaciones
finales de excitación de los biestables es:
T T+1
Q Q Q Q Q Q Q Q D D D D
3 2 1 0 3 2 1 0 3 2 1 0
0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 1 0 0 0 1 0
0 0 1 0 0 0 1 1 0 0 1 1
0 0 1 1 0 1 0 0 0 1 0 0
0 1 0 0 0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 0 0 1 1 0
0 1 1 0 0 1 1 1 0 1 1 1
0 1 1 1 1 0 0 0 1 0 0 0
1 0 0 0 1 0 0 1 1 0 0 1
1 0 0 1 0 0 0 0 0 0 0 0
1 0 1 0 X X X X X X X X
1 0 1 1 X X X X X X X X
1 1 0 0 X X X X X X X X
1 1 0 1 X X X X X X X X
1 1 1 0 X X X X X X X X
1 1 1 1 X X X X X X X X
Página 21
Q2.Q3 00 01 11 10 Q2.Q3 00 01 11 10 Q2.Q3 00 01 11 10

Q0.Q1 Q0.Q1 Q0.Q1
00 1 X 00 X 00 X 1
01 X X 1 01 1 X X 1 01 X X 1
11 X X 11 1 X X 11 1 X X
10 X 10 X 1 10 1 X
D3 = Q’0.Q3 + D2 = Q2  Q1  Q0 D1= Q1.Q’0 +
Q0.Q1.Q2 Q’3.Q’1.Q0
D1 = Q3 . (Q1  Q0)
D0 = Q’0
REGISTROS DE CORRIMIENTO (O DESPLAZAMIENTO)
Una aplicación muy frecuente del circuito biestable tipo D, es precisamente en memorias
binarias o registradores de desplazamiento. En este tipo de biestables los datos
secuenciales que se presentan a la entrada D, aparecen en la salida Q, respectivamente, un
pulso de reloj después. Conectar en cascadas con circuitos biestables con este principio,
significará que la sucesión de datos (0s) y (1s) se irá desplazando hacia la última o enésima
etapa hasta ser activada. Se necesitarán entonces n pulsos de reloj para desplazar n dígitos
en un registrador de n etapas de corrimiento; debe entenderse que el primer dígito alcanzará
la salida de la enésima etapa, mientras que el último, o más bien el enésimo dígito binario
en la sucesión de entrada, aparecerá en la salida de la primera etapa.
La variedad de registradores de corrimiento que pueden realizarse es enorme. Esta abarca
desde los basados en tecnologías de TTL y CMOS en circuitos discretos, hasta las
configuraciones de circuitos integrados más recientes; además de sus diferentes formas de
transferir los datos entre entrada y salida del dispositivo. De acuerdo con ello, y de una
manera un tanto general, se agrupan en:
a) Los que reciben los datos en serie y la salida es en serie (ESSS).
b) Los de entrada en serie y salida en paralelo (ESSP).
Página 22
c) Los de entrada en paralelo y salida en serie (EPSS).
d) Los de entrada en paralelo y salida en paralelo (EPSP).
Dependiendo de la forma de conectar el enlace de biestable a biestable, la información
podrá desplazarse a la derecha o a la izquierda. Esto sucede dentro de un mismo
registrador, desde donde también pueden transferirse datos binarios, codificados o no, a
otros registradores destinatarios de estímulo lógico en el borde izquierdo o en el derecho.
Registros SERIE / SERIE
En estos registros la entrada y la salida es BIT a BIT. El circuito de la figura 5.26 es un

registro de desplazamiento serie / serie de cuatro BIT, con desplazamiento a la derecha. La
figura 5.26 (b) muestra la respuesta del registro para una secuencia de entrada 1011.
Un registro de desplazamiento es muy exigente en cuanto al sincronismo ya que una salida

es a su vez una entrada.
Entre los registros disponibles del tipo Serie / Serie se encuentra el 7491, 7496, 74164
cuyas hojas de datos de adjuntan como anexo
Registros SERIE / PARALELO
En este caso la entrada es BIT a BIT y la salida se ofrece en paralelo, por eso se lo
denomina conversor serie / paralelo.
Página 23
Como vemos en la figura 5.27, el circuito es semejante al serie / serie solo que los puntos
donde se toman las salidas son diferentes.
El circuito integrado 74164 es un registro de desplazamiento Serie / Paralelo y en la figura

5.28 se muestra su tabla de funcionamiento.
Registros PARALELO / PARALELO
En estos circuitos la presencia de un pulso de reloj hace que los biestables se carguen con
los datos presentes en sus entradas “D”.
La figura 5.29 muestra un circuito para un registro de 4 bits de entrada y cuatro BIT de
salida. Los biestables se activan por flancos ascendentes de la señal de reloj (pulso).
Página 24
Una versión muy utilizada es aquella donde se modifica la activación de modo que los
biestables se activen por nivel, un registro con estas características se denomina LATCH.
En un LATCH cuando la línea de activación (pulso) se encuentra en “1” la salida de los
biestables sigue a la entrada, el registro se comporta de forma transparente frente a las
entradas, ahora bien cuando la señal pasa a estado bajo “0” el registro retendrá el último
valor de la entrada antes del flanco descendente. Es por esto que en un LATCH la línea de
sincronismo podría denominarse simplemente línea de Enable y si esta en alto el registro se
comporta como un cerrojo abierto y si esta en bajo diremos que el cerrojo esta cerrado.
En la figura 5.30 se muestra un esquema simplificado de la aplicación de un cerrojo (Latch)
Entre los registros disponibles del tipo Paralelo / Paralelo se encuentra el 74174, 74175,
74273.
Registros PARALELO / SERIE
Este registro utilizado domo conversor paralelo / serie, carga su entrada en un solo flanco de
la señal de sincronismo y se descarga en n flacos.
El circuito de este registro se complica respecto de los anteriores ya que las entradas son
controladas por un multiplexor que decide si los biestables reciben los datos de la entrada
(paralelo) o si se conectan para actuar como desplazamiento (serie)
Página 25
En el circuito de la figura 5.31 tanto el desplazamiento como la carga se dan

sincrónicamente, es decir, el registro esta activo solo si hay flancos de reloj. Una variante
seria el circuito de la figura 5.32 donde el desplazamiento es sincrónico pero la carga es
asincrónica y solo basta que la línea de MODO tome el valor “0” para que los biestables se
carguen con el dato en paralelo (entradas).
Como puede observarse el circuito utiliza las líneas de Preset y Clear para producir la carda
de datos.
Registros de desplazamiento DERECHA / IZQUIERDA
Este tipo de registros permite un desplazamiento de los datos de derecha a izquierda o de

izquierda a derecha, es decir que puede cambiarse el sentido de desplazamiento y para ello
Página 26
se utiliza una señal que llamaremos SENTIDO, si Sentido toma e valor bajo (0) el
desplazamiento será de izquierda a derecha y si toma el valor alto (1) será a la inversa.
Para la implementación se utiliza un multiplexor como se muestra en la figura 5.33
Protocolo SPI – un caso de uso de registros de desplazamiento
Página 27
El modulo SPi incluye las siguientes características:

 Operación en modo master o slave
 Modo bidireccional en Full-duplex o simple línea
 Tasa de bit de transmisión programable
 Registro de datos de transmisión y recepción de Doble buffer
 Salida de selección de slave
 Control de operación de SPI durante el modo wait
 Desplazamiento de datos primero MSB o primero LSB seleccionable
 Longitud de datos de transmisión programable a 8 o 16 bits
Página 28
Bibliografía
 Teoría y Practica de los sistemas digitales

TOCCI RONALD
Tercera Edición
 Sistemas electrónicos Digitales
Rafael Sánchez
Alfaomega 1993
 Teoría de Conmutación y diseño lógico
Hill – Peterson
 Digital Design UIT Standart MSI and LSI
Thomas R. BLAKESLEE
Second Edition
 Ingeniería Computacional – Diseño de hardware
Morris Mano
Prentice Hall - 1991
 Principios de arquitectura de computadoras
Miles Murdocca y Vincent Heuring
Prentice Hall - 2000
 Sistemas Digitales
Ruiz, Espinoza, Roure
McGraw Hill
 Sistemas Digitales
Clases del Profesor Prof. Leopoldo Silva Bijit.
Universidad Técnica Federico Santa Maria - 2005
Página 29

Unidad 2 - Biestables - Resumen

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Unidad 2 - Biestables - Resumen

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UNIVERSIDAD NACIONAL DE CATAMARCA

Facultad de Tecnología y Ciencias Aplicadas

Facultad: Tecnología y Ciencias Aplicadas

En la introducción a los sistemas combinacionales diferenciamos aquellos de los sistemas

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Por Nivel Maestro / Esclavo

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Salidas Generadas por la Señal

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Figura 5.16 Elimina rebotes.

Figura 5.17 Elimina rebotes con latch de nor.

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Se tiene la tabla de transiciones de un JK. Que es la matriz que se desea diseñar.

Y la tabla de transiciones del SR, que es el flip-flop que se empleará:

Empleando el método tabular, se logra el programa del SR:

Leyendo del mapa se logra: S = JQ' ; R = KQ

Figura 5.18 Latch JK basado en SR.

Se tienen las siguientes formas de ondas:

Figura 5.19 Formas de ondas en latch JK.

Diseño de un flip-flop JK sincrónico.

Al circuito del punto anterior se le agrega un reloj.

Figura 5.20 Sincronización de flip-flop JK

Figura 5.21 Formas de ondas conmutación JK.

CIRCUITOS MSI Y APLICACIONES DE BIESTABLES

Los biestables son los elementos básicos de memoria y su utilización es imprescindible en

Desde el punto de vista de activación, los registradores de la cuenta, o contadores, de un

Para el caso de funcionamiento sincrónico, los multivibradores biestables del sistema

Un contador binario que consta de n etapas, o circuitos biestables, comúnmente se llama

Contador ascendente / descendente

Como se puede observar en los circuitos de contadores ascendente / descendente, se utiliza

El aspecto general de un contador asíncrono se muestra en la figura 5.22

Si se necesita un contador de modulo mayor pueden construirse redes modulares uniendo

Frecuencia máxima de conteo

Diseño de un contador asíncrono

Diseño de un contador síncrono

Q2.Q3 00 01 11 10 Q2.Q3 00 01 11 10 Q2.Q3 00 01 11 10

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