INFORME FINAL N°7

“REGISTROS Y APLICACIONES”
Mendoza Huaraca, Javier; Pachas Valdez, Geraldin;
Guevara Palomino, Carlos#3
electroniher.javier@gmail.com

#1,2
Facultad de Ingeniería Electrónica, Eléctrica y telecomunicaciones- UNMSM

1. OBJETIVOS:
Adquirir destreza en el uso y manejo de los circuitos biestables (Flip Flops) como elementos
principales de los circuitos secuenciales. Implementar aplicaciones de los Flip Flops tipo D y tipo J-K.
Afianzar en el uso y manejo de los contadores binarios como aplicaciones de los circuitos
secuenciales. Implementar contadores binarios de módulos programables utilizando el C.I. 74LS192 y
74LS193
2. MATERIALES Y SOFTWARE DE SIMULACIÓN REQUERIDOS:
 Fuente de voltaje VDC = 5V, protoboard, cables de conexión y pela-cables.
 Circuito de reloj implementado en protoboard.
 C.I. 74LS74 (02), 74LS112 (02), 74LS192 (01), 74LS193 (01),  C.I. y componentes requeridos en prácticas
anteriores.
 02 Interruptores pulsadores.
 Resistores de carbón de ½W: 2 de 1kΩ.  Software: Proteus Isis v.7.6.

3. INFORMACIÓN TEÓRICA:
3.1 Los Biestables
Un biestable, también llamado báscula (flip-flop en inglés), es un multivibrador capaz de permanecer en
un estado determinado durante un tiempo indefinido. Esta característica es utilizada para memorizar
información.
El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas
los biestables se dividen en:
• Asíncronos: Sólo tienen entradas de control. El más empleado es el biestable RS.
• Síncronos: Además de las entradas de control posee una entrada de sincronismo o de reloj. Los mas
empleados son los biestables tipo D y J-K.
• La entrada de sincronismo puede ser activada por cambio de nivel: de nivel bajo a nivel alto (flanco de
subida) o de nivel alto a nivel bajo (flanco de bajada).

Flanco de subida
 Flanco de bajada

3.2 Tipos de Flip Flop’s

A) Flip Flop tipo D (Delay)

D Q(t+1)
0 0
1 1

Ecuación característica: Q(t+1) = Dt

B) Flip Flop tipo J-K (Alto-Bajo/Set-Reset)

J K Q(t+1)
0 0 Qt
0 1 0
1 0 1
Ecuación 1 1 Qt’ característica: Q(t+1) = J.Qt’ + K’.Qt
C) Flip Flop tipo T (Toggle/Alternar)

T Q(t+1)
0 Qt
1 Qt ’

Ecuación característica: Q(t+1) = T⊕Qt

3.3 Flip Flop’s a nivel de circuitos integrados: características de operación

A) Do e Flip Flop tipo D: 74LS74

Clear Vcc Cea2 D2 Ck2 Pr set2 Q2 Q2’

1 l r1 1 l1 e1 9 8
4 3 2 1 0
D Q

Clk
74LS74
Q’
1 2 3 4 5 6 7
Preset
Cea1 D1 Ck1 Pr set1 Q1 Q1’ GND
lr l e
Operación Preset Clear Reloj (Clk) D Q Q’

Prohibido 0 0 X X 1* 1*

Preset 0 1 X X 1 0

Clear 1 0 X X 0 1

Set 1 1 › 1 1 0

Reset 1 1 › 0 0 1

Hold 1 1 0 X Q Q’

B) Dobe FlipFlop tipoJ -K: 74L

S11
l 2
Clear Vcc Cea1Cea2 Ck2 K2 J2 Pr set2 Q2
1 l r1 l r1 l 1 1 1 e1
6 5 4 3 2 1 0 9
J Q
Clk 74LS112
K Q’
1 2 3 4 5 6 7 8
Preset
Ck1 K1 J1 Pr set1 Q1 Q1’ Q2’ GN
l e D
Operación Pres Clear Reloj J K Q Q’
et (Clk)
Prohibido 0 0 X X X 1* 1*

Preset 0 1 X X X 1 0

Clear 1 0 X X X 0 1

Memoria 1 1 fl 0 0 Q Q’

Reset 1 1 fl 0 1 0 1

Set 1 1 fl 1 0 1 0

Bascular 1 1 fl 1 1 Q’ Q

3.4 Contadores Asíncronos basados en Flip Flop’s tipo J-K

A. Contador binario UP de 4 bits, activos con flancos de bajada: 74LS112
 B. Contador binario DOWN de 4 bits, activos con flancos de bajada: 74LS112

C. Contador binario UP de 4 bits, activos con flancos de subida: 74LS109

D. Contador binario DOWN de 4 bits, activos con flancos de subida: 74LS109

3.5 Contadores Síncronos basados en Flip Flop’s tipo J-K

A. Contador binario UP de 3 bits, utilizando Flip Flop’s J-K:
Solución para Q1(t+1):
Q1(t+1) = Q’1..Q0 + Q1. Q’0
J1 = Q 0
K’1 = Q’0 K1 = Q 0

B. Contador binario DOWN de 3 bits, utilizando Flip

Flops J-K:
Q1(t+1) = Q’1..Q’0 + Q1. Q0

J1 = Q’0
K’1 = Q0 K1 = Q’0

S oluc ión par a K 2:

Q2

1 X X Q1

1 X X
Q0

S oluc ión par a K 1:

Q2

1 Q1

X X X X
Q0

Solución para Q0(t+1):

Q0(t+1) = Q’0 = Q’0.1 + Q0.0
J0 = 1 K’0 = 0 K0 = 1
 Debemos tener en cuenta que la combinación Q 2Q1Q0 = 000 es irrelevante, porque no participa de
la cuenta
S oluc ión par a J 2:

Q2
X X 1 Q1

X X 1 X
J 2 =Q 0
Q0

S oluc ión par a J 1:

Q2
X X X X Q1

1 X
Q0 J 1 = Q ’0

S oluc ión par a J 0:

K1 = Q0.Q2
 El circuito solución

3.6 Contador binario UP/DOWN de 4 bits (C.I. 74LS193)

Característica de operación:
• Este dispositivo contador dispone de dos entradas independientes de reloj (la de
conteo (subida 'Up', patilla 5) y la de descuento (bajada 'down', patilla 4).
• La entrada de reloj que no recibe impulso debe permanecer a nivel alto (H).
• La patilla 14 CLEAR (puesta cero) es la que nos permite situar el contador a 0 al
aplicarle un nivel alto H.
• Las salidas del contador cambian de estado durante la transición del nivel L al nivel H
en cualquiera de ellas.
• La salida de descuento ('borrow' patilla 13) nos presenta un impulso de la misma
duración que el de entrada cuando el contador alcanza la cuenta mínima (estado 0).
La salida de acarreo ('carry', patilla 12) nos dará un impulso de la misma duración que
el de entrada al alcanzar la cuenta máxima (establecido). Estas dos líneas nos sirven
para interconectar con otros contadores en serie o cascada, permitiendo el acarreo o
descuento en las respectivas décadas. De manera que cuando hemos cargado el
número de partida en el preseleccionador, debemos cargar dicha cuenta con un
impulso L en la patilla de carga (pin 11), devolviéndolo al estado H. Es decir, cada
vez que se lleva a L esta patilla, se iniciará la cuenta desde ese número
preseleccionado.
• El dato de partida se debe establecer en Dato 3, Dato 2, Dato 1 y Dato 0 (LSB).
• El valor de cuenta se ubica en las salidas Q3 Q2 Q1 y Q0(LSB).

3.7 Circuito generador de reloj digital basado en el temporizador NE555

4. INFORME PREVIO:
a) Investigar y dibujar en el espacio siguiente, un alternativo circuito generador de reloj
digital astable.

Este tipo de funcionamiento se caracteriza por una señal de salida con forma de onda cuadrada
o rectangular, donde la duración de los periodos entre alto y bajo puede ser diferente y su
amplitud estará determinada por el voltaje.

El término “astable” se refiere a que ambos estados lógicos (alto y bajo) oscilan durante un
tiempo t.

La señal de salida tendrá un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2, los
cuales variaran de acuerdo a los valores de R1, R2 y C1. El capacitor C2 de 0.01 uF (10
picofaradios) se implementa cuando la patilla 5 de control de voltaje del CI 555 no se utiliza.

Para el análisis del circuito usaremos las siguientes formulas:

Duración de los niveles lógicos:

 Frecuencia:

Periodo:

b) Para el día de la práctica, traer implementado en protoboard, un circuito generador de

reloj digital calibrado a 1Hz aproximadamente.

DESARROLLO DE LA PRÁCTICA:
Registro de desplazamiento serial de bits utilizando el Flip Flop tipo D
Prepare el reloj digital y establezca su frecuencia a 1Hz.
Implemente en el protoboard, el circuito de la siguiente figura.
Simulación:

 Suministre energía al circuito, seguidamente active un pulso corto con el interruptor

pulsador SW1, luego un pulso corto con el pulsador SW2. Observe los LEd’s y anote sus
observaciones:

Sin haber pulsado ninguno de los pulsadores, comenzó a contar desde cero ascendentemente.
 Cuando pulsamos SW1: empezó a contar de cero ascendentemente, sin importar en que
número binario haya estado.

Cuando pulsamos SW2: Sin importar que número haya estado el contador, se puso a “xxx0” lo
cual hacía que el Led 4 se apague y siguió contando.

 Cuando el Led2 está encendido, active otro pulso corto con el pulsador SW2. Observe los
LEd’s y anote sus observaciones:

El Led 2 no cambia su estado alguno por haber pulsado el SW2

 Incremente gradualmente la frecuencia del reloj. Anote sus observaciones:

El contador aumenta su frecuencia de conteo respectivamente aumentábamos la frecuencia

del clock.

Circuito implementado en el laboratorio:

Se observa que cada led enciende y se apaga en un determinado tiempo, pero la

distribución de encendidos es de manera uniforme.
Contador UP/DOWN de 4 bits utilizando C.I. 74LS192
Prepare el reloj digital y establezca su frecuencia a 1Hz.
Implemente en protoboard, el circuito de la siguiente figura

 Durante la prueba, manipule la línea de “Control" para seleccionar el ingreso del reloj por
las entradas UP/DOWN. Anote sus observaciones.

Cuando ponemos el control en lo ponemos en cero, siempre va contando ascendentemente y

cuando el control lo ponemos en “1” el contador cuenta descendentemente.

 ¿Qué ocurre cada vez que se pulsa el botón reset?

El contador vuelve a cero y empieza a contar dependiendo en que valor está la señal de
control.

 Idea otra manera de seleccionar la entrada de reloj para cuenta UP o DOWN.

Podría ser con una puerta lógica AND, que también podría darse, pero tendría otro circuito de
entrada para las señales Up y DN.

Circuito implementado en el laboratorio:

¿Qué ocurre cada vez que se modifica el DATO de valor inicial?
Inmediatamente el display se pone en ese valor pero en decimal y empieza a contar
dependiendo de como esté la señal de control, ya sea ascendentemente o ascendentemente.

¿Qué ocurre cada vez que se pulsa el botón “Carga”?

Los valores en el Display comienzan a diferenciarse y van cambiando sus valores pero
dependiendo de sus valores de salida anteriores. Y desde cierto número.

CONCLUSIONES

De esta experiencia se puede extrapolar que se pueden usar muchas otras variantes
como para poder manipular incluso la frecuencia de conteo y a partir de que números contar o
cuales no contar.

REFERENCIAS

 http://hispavila.com/total/3ds/tutores/ls192.htm

 http://isa.uniovi.es/~vsuarez/ii/CursoOnline/8dcontadores%20CTUD.htm

 http://isa.uniovi.es/~vsuarez/ii/CursoOnline/8bcontadores%20CTU.htm

 http://www.profesores.frc.utn.edu.ar/electronica/tecnicasdigitalesi/pub/file/curso
Cavallero/J_002-CONTADORES.pdf