Bios

ROM BIOS
BIOS, Basic Input/Output System (sistema básico de entrada/salida), un conjunto

de rutinas que trabajan estrechamente con el hardware de un ordenador o
computadora para soportar la transferencia de información entre los elementos del
sistema, como la memoria, los discos, el monitor, el reloj del sistema y las tarjetas
de expansión. En los IBM y compatibles originales, el BIOS (también se le
denomina en muchas ocasiones la BIOS), o ROM BIOS, estaba incorporado en un
chip de memoria de sólo lectura (ROM) integrado en la placa base de la máquina.
Aunque es fundamental para el funcionamiento, el BIOS es normalmente invisible
a los usuarios de los equipos.
ING. RODRIGO ANDRES GOMEZ AGL SYSTEMS

Al encender la computadora, el BIOS hace una comprobación del sistema, por
ejemplo para verificar la disponibilidad de discos duros instalados o el acceso a
memoria. Los sistemas actuales constan de un BIOS programable, que puede ser
actualizado mediante un software específico. En estos casos se dispone de una
batería que mantiene la información de cada sistema concreto, mientras el
ordenador o computadora permanece desconectado de la red. Muchas de las
opciones del BIOS pueden ser definidas mediante un sistema de menús al que
puede accederse, normalmente, mediante la pulsación de alguna tecla antes del
arranque del sistema operativo. Así, por ejemplo, se podrán fijar factores de
trabajo del hardware, tales como el modo de caché del procesador, la secuencia
de arranque desde disquete, disco duro y unidad de CD-ROM, la frecuencia de
refresco de memoria y otros
Memoria de sólo lectura o ROM, acrónimo de Read Only Memory, memoria

basada en semiconductores que contiene instrucciones o datos que se pueden
leer pero no modificar. En las computadoras IBM PC y compatibles, las memorias
ROM suelen contener el software necesario para el funcionamiento del sistema y
permanece aunque se apague el ordenador; este contenido se establece cuando
se fabrican. Para crear un chip ROM, el diseñador facilita a un fabricante de
semiconductores la información o las instrucciones que se van a almacenar. El
fabricante produce entonces uno o más chips que contienen esas instrucciones o
datos. Como crear chips ROM implica un proceso de fabricación, esta creación es
viable económicamente sólo si se producen grandes cantidades de chips. Los
diseños experimentales o los pequeños volúmenes son más asequibles usando
PROM o EPROM. El término ROM se suele referir a cualquier dispositivo de sólo
lectura, incluyendo PROM y EPROM.
1. CONFIGURACIÓN DE LA ROM BIOS
La Rom Bios almacena la información básica de la maquina, dentro de esta

información se encuentra la cantidad y configuración de los dispositivos de
almacenamiento, fecha y hora del sistema, inicio del sistema, velocidad del
procesador, etc.
Dentro de esta cantidad de información utilizaremos la configuración de los

dispositivos de almacenamiento y el sistema inicio.
Secuencia:
Después de crear el disco de inicio y resetear la maquina haga lo siguiente:

 Presione rápidamente la tecla Suprimir antes de que inicie el sistema. De
esta manera entrara a la Rom Bios.
 Aparece una ventana con un menú de opciones básicas de configuración.
Dentro de estas opciones están:
o Standard Cmos setup: permite configurar fecha, hora, dispositivos de
almacenamiento.

o Advanced Setup: permite configurar la secuencia de inicio, seguridad
básica de entrada, etc.
o Changing password: asignar y modificar contraseña de ingreso al
Setup y al sistema.
o Entre otras.
 Para entrar a una opción se ubica en ella y presiona enter.
 Para salir se presiona la tecla escape (ESC).
 Para guardar los cambios, nos ubicamos en el menú principal, presionamos
la tecla F10 y respondemos Y, a la pregunta de salir y guardar cambios.
5.6 Programación de chip BIOS.
La BIOS Setup es un mini programa de configuración del sistema computacional,

que almacena toda la información concerniente al tipo de hardware o dispositivos
que se tienen instalados.
Si la información en el mini programa es incorrecta, puede causar que el sistema

de la computadora no funcione correctamente.
Para el ingreso a este mini programa se debe de reiniciar la computadora y

seguidamente se presiona en el teclado la tecla DEL o Suprimir , estando allí se
puede configurar manualmente la mayoría de opciones o submenus que
proporciona el programa.

Pagina principal del mini programa “BIOS Setup”.
Como se puede observar en la figura de Bios Setup, el programa posee una serie
de submenus los cuales contienen una serie de opciones básicamente en el
idioma ingles. Para evitar o minimizar esta dificultad idiomática y facilitar el estudio
se puede buscar en el siguiente listado de opciones para una mejor comprensión
de este programa.
OPCIONES BIOS SETUP

16 Bit I/O Recovery Time Ver más abajo 8/16 Bit I/O Recovery Time.
En equipos que tiene una velocidad mayor que la de sus
dispositivos de entrada y salida (I/O). Si no se indica al
sistema un tiempo de espera, para que cada dispositivo
tenga oportunidad de responder, creerá que el dispositivo
en cuestión ha fallado y no funciona, así que
16 Bit ISA I/O Command
desconectará su petición de entrada / salida. Si todos los
WS
dispositivos son modernos y rápidos (que es lo normal en
PCs nuevos), hay que fijar el valor en 'Disabled', para
aumentar la velocidad de transferencia. Si hay
dispositivos antiguos, desconectándolo se perderían
datos
16 Bit ISA Mem Al acceder a la memoria por el bus ISA, el sistema debe
Command WS frenarse por culpa del bus, que es más lento que el bus
de memoria. Este valor permite adecuar la velocidad de
la memoria de dispositivos del bus ISA con la capacidad

de lectura y escritura del sistema a esa memoria.
Permite seleccionar hasta dos canales DMA (acceso
1st/2nd Fast DMA directo a memoria) para el tipo F, si es soportado por el
Channel dispositivo de entrada / salida de datos que utiliza el
canal DMA.
Si un dispositivo PCI requiere un servicio de interrupción
(IRQ), permite seleccionar manualmente una interrupción
1st/2nd/3rd/4th Available
sin utilizar para las IRQ de los PCI. 'NA' (No Aplicable)
IRQ
indica que la IRQ se asigna a un dispositivo de bus ISA y
no está disponible para ningún slot (ranura) PCI.
* 2nd Channel IDE
* IDE Second Channel

Si se instala una tarjeta IDE (ISA o PCI) controladora de
Control
discos duros para el canal secundario, selecciona
'DISABLED' para evitar conflictos con el canal secundario
* PCI IDE 2nd Channel
del CHIPSET de la placa base.
* PCI Slot IDE 2nd
Channel
El mecanismo de recuperación de las órdenes de
entrada y salida de datos añade ciclos de reloj de bus
entre las órdenes de los dispositivos PCI con respecto a
las órdenes de los dispositivos ISA, que no llevan ciclos
de espera. Esto ocurre porque el bus PCI es mucho más
rápido que el bus ISA.
8/16 Bit I/O Recovery
Time
Estos dos campos te permiten añadir tiempo de
recuperación (en ciclos de reloj del bus) para las órdenes
de entrada y salida de los dispositivos ISA de 8 y 16 bits.
En general, cuanto menor es el número mejores son las
prestaciones, aunque deben hacerse pruebas con los
valores seleccionados.
A
ENABLED permite que un dispositivo compatible con la
ACPI I/O Device Node configuración avanzada de ahorro de energía se
comunica a través de la BIOS con el sistema operativo.
Selecciona el tamaño de apertura del Puerto de Gráficos

Acelerados (AGP). La apertura es una parte del rango de
la dirección de memoria PCI dedicada para el espacio de
dirección de la memoria gráfica.
Parece ser que el valor más habitual es 64MB, pero si

especificamos una cantidad mayor que la memoria RAM
AGP Aperture Size (MB) instalada pueden empeorar las prestaciones debido al
excesivo uso de la memoria. Probar con cantidades entre
el 50% y el 100% de la cantidad de memoria RAM
instalada en el equipo.
Dependiendo de la velocidad del equipo, se puede
ALE During Bus
seleccionar una señal SINGLE (una sola) o MULTIPLE
Conversion
(varias) en cada ciclo del bus.
Los TAG BITS se usan para determinar el estado de los
datos en la memoria caché externa de segundo nivel
Alt Bit in Tag RAM
(L2). Si se úsa el método de caché WRITE-BACK se
debe seleccionar 7+1, si no 8+0.
Seleccionar ENABLED para habilitar las configuraciones
APM BIOS
de ahorro de energía de la BIOS.
Si este apartado está DISABLED, la BIOS del equipo no
asigna una interrupción (IRQ) a la tarjeta gráfica,
ahorrando así una IRQ. Si está ENABLED, la BIOS
asigna una IRQ a la tarjeta gráfica, acelerando así la
transferencia de datos entre el procesador y la tarjeta
Assign IRQ for VGA
gráfica.
Sin embargo, algunas tarjetas gráficas, especialmente si
necesitan BUSMASTERING (como la Matrox Mystique)
necesitan que esté ENABLED para las características
3D.
Selecciona la combinación correcta de ciclos de refresco
Asysc. SRAM Read WS de lectura de la memoria caché según el diseño de la
placa base y las especificaciones de la memoria caché
Selecciona la combinación correcta de ciclos de refresco
Asysc. SRAM Write WS de escritura en la memoria caché según el diseño de la
placa base y las especificaciones de la memoria caché.
El diseñador de la placa base decide si el reloj del bus AT
AT Clock Option está sincronizado con el reloj del procesador o si
funciona en modo asíncrono.
Puedes escoger la velocidad del bus AT en fracciones de
AT-BUS Clock la velocidad de reloj del procesador, o a la velocidad fija
de 7.16 Mhz.
Selecciona un canal de acceso directo a memoria (DMA)
Audio DMA Select para el puerto de audio, cuando la placa base integra la
tarjeta de sonido.
Audio I/O Base Address Selecciona la dirección de entrada / salida de datos para
el puerto de audio, cuando la placa base integra la tarjeta

de sonido.
Selecciona una IRQ para el puerto de audio, cuando la
Audio IRQ Select
placa base integra la tarjeta de sonido.
Si no se habilita el sistema avanzado de ahorro de
energía (APM), en caso de escoger ENABLED la BIOS
Auto Clock Control
maneja el reloj del procesador de igual modo a como lo
haría el sistema avanzado de ahorro de energía.
Selecciona los valores óptimos predeterminados de

velocidad de memoria RAM para los parámetros del
Chipset (FX, HX, VX, TX) de la placa base. En caso de
estar DISABLED, se vuelve a los valores almacenados
cuando se instaló la placa base. Si se escoge ENABLED,
ciertos valores de la sección no pueden modificarse. Para
Auto Configuration modificar estos valores y así obtener el máximo de
prestaciones del equipo, se debe deshabilitar
(DISABLED) la auto-configuración. En algunos equipos
no se puede deshabilitar.
La BIOS detecta el tipo de módulos DIMM y el tipo de
Auto Detect DIMM/PCI dispositivos PCI y ajusta el bus a la frecuencia máxima
Clock permitida por estos. DISABLED para los amantes del
Overclocking.
Después del periodo de tiempo seleccionado sin
Auto Suspend Timeout actividad, ewl equipo entra automáticamente en modo
SUSPEND.
B
Seleccionar ENABLED para insertar tres señales de reloj
Back to Back I/O Delay del bus AT en los ciclos de entrada salida del bus AT en
modo BACK-TO-BACK.
El valor de este campo viene determinado por el
Bank 0/1 DRAM Type fabricante de la placa base, dependiendo de si la placa
tiene RAM del tipo FAST-PAGE o del tipo EDO.
Poner en ON si se desea que las características de
ahorro de energía de la BIOS permanezcan activas
BIOS PM on AC
cuando el sistema se conecta a una fuente de
alimentación externa.
Después del periodo de inactividad seleccionado para
BIOS PM Timers cada subsistema (video, disco duro, periféricos), el susb -
sistema entra en modo STANDBY.

Los PCs originales de IBM cargaban el sistema operativo
DOS desde la unidad A (diskette), por eso los sistemas
compatibles están diseñados para buscar un sistema
operativo primero en la unidad A, y luego en la unidad C
Boot Sequence
(disco duro). Sin embargo, los ordenadores modernos
cargan el sistema operativo desde el disco duro, e
incluso de una unidad de CD-Rom, desde una unidad
ZIP, una unidad LS-120 o un disco SCSI.
Cuando está ENABLED, la BIOS busca o comprueba a la
unidad de diskettes para determinar si tienen 40 o 80
Boot Up Floppy Seek
pistas. Solo los discos de 360Kb tienen 40 pistas. Se
recomienda establecer este campo en DISABLED.
Cambiar entre ON y OFF para controlar el estado de la
tecla NUMLOCK (Bloq Num) cuando arranca el
Boot Up NumLock Status
ordenador. Cuando está ON el teclado numérico genera
números en vez de controlar el movimiento del cursor.
Seleccionar HIGH para arrancar el sistema a la velocidad
por defecto del procesador; seleccionar LOW para
Boot Up System Speed arrancar a la velocidad del bus AT. Algunos periféricos o
viejos juegos pueden requerir una velocidad baja del
procesador. Por defecto debe ser HIGH.
Cuando está ENABLED, si una lectura de memoria por
Burst Copy-Back Option parte del procesador da un error de cache, el Chipset
intentará una segunda lectura.
Cuando está ENABLED, el Chipset manda largas ráfagas
Burst Write Combining
de datos desde los buffers.
Este apartado controla la característica de fusión de

datos para los ciclos del buffer. Cuando está ENABLED,
Byte Merge la controladora comprueba las ocho señales de
habilitación del procesador para determinar si los datos
leídos por el procesador del bus PCI pueden ser
fusionados.
BYTE MERGING retiene los datos de 8 y 16 bits
enviados por el procesador al bus PCI en un buffer donde
se acumula en datos de 32 bits para una transferencia
más rápida. Luego el Chipset escribe los datos del buffer
Byte Merge Support al bus PCI cuando lo considera apropiado. PCI PIPELINE
y PIPELINING combinan el PIPELINING del procesador o
del bus PCI con BYTE MERGING. BYTE MERGING se
usa para acelerar los procesos de video.

C
Establece el tiempo necesario (1T, 2T) para que el
Cache Burst Read procesador realice una lectura de la caché en modo
ráfaga.
Establece el tiempo necesario (1CCLK, 2CCLK) para que
Cache Burst Read Cycle el procesador realice una lectura de la caché en modo
ráfaga
ENABLED aumenta las prestaciones de lectura de la
Cache Early Rising
caché
Estos números son los ciclos que usa el procesador para
leer datos de la caché. El fabricante de la placa suele
Cache Read Burst establecer los valores dependiendo del tamaño, el tipo y
la velocidad de acceso de la caché. Escoger el valor
menor y cambiarlo si se producen problemas.
Selecciona el numero de estados de espera para las
señales de salida de datos de la cache. Cuando el valor
es 0 WS, CROEA# y CROEB# están activos durante dos
ciclos de reloj del procesador; cuando es 1 WS, CROEA#
y CROEB# están activos durante tres ciclos de reloj. El
Cache Read Wait States
número de ciclos de reloj que CROE# permanece activo
puede ser mayor. El número se ajusta automáticamente
durante los ciclos de escritura de la caché de segundo
nivel a la memoria para sincronizarse con la controladora
de memoria RAM.
Establece el tiempo en estados de espera (0WS, 1WS)
Cache Tag Hit Wait States
para comprobar un acierto de CACHE TAG.
Si la caché de nivel 2 es de un solo banco escoger
Cache Timing FASTER, si es de dos bancos FASTEST. Si no se sabe,
probar primero con FASTEST y ver si da errores.
Establece la velocidad para la lectura y la escritura en la
Cache Timing Control caché (de menos a más velocidad: NORMAL, MEDIUM,
FAST, TURBO).
Establece el modo de operación de la caché externa o de
segundo nivel(WRITE-BACK, WRITE-THROUGH).
WRITE-THROUGH quiere decir que la memoria se
actualiza con datos de la caché cada vez que el
* Cache Update Policy
procesador envía un ciclo de escritura. WRITE-BACK
hace que la memoria se actualice sólo en ciertos casos,
* L1 Cache Policy
como pedidos de lectura a la memoria cuyos contenidos
están en la caché. WRITE-BACK permite al procesador
operar con menos interrupciones, aumentando su
eficacia.
Establece los ciclos de reloj exactos utilizados durante la
Cache Write Burst escritura en bloques a la cache. Escoger el valor menor y
cambiarlo si se producen problemas.

Establece el tiempo en ciclos de reloj del procesador (2T,
Cache Write Cycle
3T) para la escritura a la caché externa.
Establece el modo de operación de la caché externa o de

Cache Write Policy
segundo nivel (WRITE-BACK, WRITE-THROUGH).
Establece el tiempo en estados de espera (0WS, 1WS)
Cache Write Timing
para la escritura a la caché externa
El fabricante de la placa base puede decidir insertar o no
un ciclo de espera entre los ciclos de escritura de la
caché si lo cree necesario.
Cache Write Wait States
Especifica el área de memoria caché usada para copiar
Cacheable Range la BIOS del sistema o la BIOS de un adaptador (e.g.
SCSI BIOS), variando de 0-8M a 0-128M.
Selecciona el número de ciclos que son necesarios para
CAS Address Hold Time cambiar la dirección CAS después de iniciar CAS dirigido
a una dirección de memoria RAM
El número de ciclos de reloj en que se detiene la señal
CAS Low Time for CAS para las lecturas y escrituras de RAM depende de la
Write/Read velocidad de la memoria RAM. No cambiar el valor por
defecto especificado por el fabricante.
Selecciona el número de ciclos de reloj del procesador
asignados para que la señal CAS acumule su carga
CAS# Precharge Time antes de refrescar la RAM. Si se asigna un tiempo
insuficiente, el refresco puede ser incompleto y pueden
perderse datos.
El diseñador del equipo escoge la duración de una señal
CAS# Pulse Width
CAS
ENABLED permite PIPELINING. De este modo el Chipset
envía una señal al procesador para una nueva dirección
Chipset NA# Asserted de memoria antes de que se completen las
transferencias de datos del ciclo actual. De este modo se
mejoran las prestaciones.
Cuando está DISABLED el Chipset se comporta como la
Chipset Special Features versión primera del chipset TRITON (430FX),
desaprovechando las nuevas funciones
PIPELINING permite a la controladora del sistema hacer
una señal al procesador para una nueva dirección de
CPU Addr. Pipelining memoria antes de que todas las transferencias de datos
del ciclo actual estén terminadas, dando lugar a una
mayor transferencia de datos
El Chipset mantiene cuatro buffers de escritura. Cuando
CPU Burst Write
esta opción está ENABLED, el Chipset puede mandar
Assembly
largas series de datos desde estos buffers
CPU Core Voltaje El voltaje debe coincidir con las especificaciones del

procesador, o poner el valor en AUTO para que la placa
base lo detecte automáticamente. Solo los locos del
OVERCLOCKING se atreven a cambiar este valor para
conseguir un funcionamiento estable cuando el
procesador está funcionando por encima de la velocidad
de reloj o de bus recomendada: ¡¡OJO!! Podemos "freír"
el procesador.
Cuando el procesador alcanza la temperatura escogida el
CPU Fan on Temp High
ventilador del disipador se pone en funcionamiento.
Lo normal es que esté en DEFAULT, pero se puede
escoger una combinación entre el bus del procesador y el
bus PCI, teniendo en cuenta que el bus PCI debe ser
33MHz aproximadamente. Es decir 1/2 para 60-75MHz y
1/3 para 95-112MHz. Para forzar a 124, 133, 140 o
CPU Host/PCI Clock 150MHz debemos optar por 1/4, si la placa base lo
permite. Si un periférico PCI funciona demasiado por
encima de los 33MHz, es posible que se produzcan
errores, pudiendo llegar a dañar el periférico. Este
parámetro tiene gran valor para los amantes del
OVERCLOCKING.
La memoria caché es un tipo de memoria adicional
mucho más rápido que la memoria RAM. Los
procesadores 486 y superiores contienen memoria caché
interna, y los ordenadores modernos poseen memoria
CPU Internal Cache caché externa. Los datos almacenados en la memoria
/External Cache caché se transfieren mucho más rápido y por ello ambas
opciones deben estar ENABLED
CPU L1 Cache /L2 Cache Igual que el parámetro anterior. L1= internal; L2=external.
Los procesadores Pentium II a partir de 300MHz y
algunas unidades a 266MHz llevan una caché con
Código de Corrección de Errores. Si este parámetro está
ENABLED, el procesador comprueba con regularidad la
CPU L2 Caché ECC
integridad de los datos almacenados en la caché de nivel
Checking
2. Esto supone un nivel extra de seguridad en los datos
(al igual que instalar memoria RAM ECC - típica en
ordenadores que vana funcionar como servidores de
aplicaciones) pero ralentiza ligeramente el equipo
Este campo permite habilitar (ENABLED) o desabilitar
CPU Line Read (DISABLED) las lecturas de línea completa del
procesador
CPU Line Read Multiple LINE READ quiere decir que el procesador lee una línea
completa de la caché. Cuando una línea de la cache esta
llena contiene 32 bits de datos. Si la línea está llena, el
sistema sabe cuántos datos leerá y no necesita esperar a
la señal de fin de datos, y por ello está libre para hacer
otras cosas.

Cuando este apartado está ENABLED el sistema puede
leer más de una línea completa de caché de cada vez.
Ver el campo siguiente. Cuando este apartado está
ENABLED, el sistema puede adelantar la lectura de la
CPU Line Read Prefetch
siguiente instrucción e iniciar el siguiente proceso.
ENABLED mejora las prestaciones del equipo.
El PREFETCH ocurre cuando durante un proceso
(leyendo del bus PCI o de la memoria) el Chipset
empieza a leer la siguiente instrucción. El Chipset tiene
CPU Read Multiple
cuatro líneas de lectura. Un prefetch múltiple quiere decir
Prefetch
que el Chipset puede iniciar la lectura de más de una
instrucción durante un proceso. ENABLED mejora las
prestaciones del equipo
Cuando está DISABLED la controladora de memoria
CPU to DRAM Page cierra la página de memoria después de cada acceso.
Mode Cuando está ENABLED, la página de memoria
permanece abierta hasta el siguiente acceso a memoria
Cuando está ENABLED, las escrituras del procesador al
bus PCI pasan por los buffer, para compensar así la
CPU to PCI Buffer diferencia de velocidad entre el procesador y el bus PCI.
Cuando está DISABLED el procesador debe esperar a
que se acabe una escritura antes de comenzar otra.
Este parámetro se encuentra en las placas base con el
CPU-to-PCI Burst Mem. chipset SIS5597, y cuando está ENABLED el Chipset
WR puede enviar ráfagas de datos desde sus buffers a los
dispositivos PCI
BYTE MERGING permite la fusión de datos en escrituras
consecutivas del procesador al bus PCI con la misma
dirección de memoria, dentro de la misma localización del
CPU to PCI Byte Merge buffer de escritura. La colección fusionada de datos es
enviada por el bus PCI como un dato simple. Este
proceso sólo tiene lugar en el rango compatible
VGA(0A0000-0BFFFF).
Seleccionando ENABLED se optimizan las transferencias
CPU-to-PCI IDE Posting
del procesador al bus PCI.
Los datos del procesador al bus PCI pueden pasar por el
buffer o pueden ser enviados a ráfagas. Ambos rasgos
(POSTING y BURSTING) mejoran las prestaciones del
equipo. Estos son los métodos:
CPU to PCI POST/CON.BURSTPosting and conservative bursting
POST/BURST
POST/Agg.BURST Posting and aggressive bursting
NONE/NONE Neither posting nor bursting

POST/NONE Posting but not bursting
CPU-to-PCI Write Buffer Cuando está ENABLED el procesador puede escribir

cuatro bloques de datos en el bus PCI sin esperar a que
concluya el ciclo PCI. Si está DISABLED, el procesador
debe esperar después de cada bloque de datos enviado
a que el bus PCI le indique que está listo para recibir más
datos. ENABLED acelera los procesos
Cuando está ENABLED las escrituras del procesador al
bus PCI pasan por el buffer para compensar la menor
velocidad del bus PCI frente al procesador. Si está
CPU-to-PCI Write Post
DISABLED, el procesador debe esperar hasta que la
escritura de datos se ha completado antes de enviar más
datos. ENABLED acelera los procesos
Selecciona los límites inferiores y superiores para la
CPU Warning
temperatura del procesador. Si se sobrepasa uno de los
Temperature
límites, se activará un sistema de aviso.
Determina si la caché interna del procesador es de tipo
CPU Write Back Cache WRITE-BACK (ENABLED) o de tipo WRITE-THROUGH
(DISABLED).
Determina el número de señales del reloj entre las fases
CPU/PCI Write Phase de direccionado y escritura de datos entre el procesador
y el bus PCI.
Cuando está ENABLED el ventilador del procesador se
CPUFAN Off in Suspend
apaga en modo SUSPEND de ahorro de energía
Seleccionar ENABLED para enviar ciclos de escritura del
procesador al bus PCI. Los accesos a los dispositivos
CPU-To-PCI IDE Posting IDE son enviados por el procesador a los buffers del bus
PCI y así se optimizan los ciclos. ENABLED mejora las
Cuando está ENABLED el procesador puede escribir
hasta cuatro bloques de datos al buffer PCI y no esperar
CPU-To-PCI Write Buffer a que acabe cada ciclo PCI. Cuando está DISABLED el
procesador debe esperar a que se el bus PCI le indique
el final del ciclo de escritura antes de enviar más datos.
Cuando está ENABLED las escrituras del procesador al
bus PCI pasan por un buffer, para compensar la
diferencia de velocidad entre el procesador y el bus PCI.
Cuando está DISABLED el procesador debe esperar a
CPU-To-PCI Write Post que finalice un ciclo de escritura antes de enviar nuevos
datos al bus PCI.
Cuando está ENABLED la señal del monitor se apaga
CRT Power Down
cuando el sistema entra en modo de ahorro de energía.
Si su ordenador tiene un sistema de control de
Current CPU Temperature temperatura, presenta la temperatura actual del
procesador
Si su ordenador tiene un sistema de control, estos
Current CPUFAN 1/2/3
campos presentan la velocidad de hasta tres ventiladores
Speed
del procesador.

Current System Si su ordenador tiene un sistema de control de
Temperature temperatura, presenta la temperatura actual del sistema
D
La BIOS determina el día de la semana a partir de la
información de la fecha (sólo para información).
Date Mover el cursor hacia la izquierda o la derecha hasta el campo

deseado (date, month, year). Pulsar PgUp (RePag) o PgDn
(AvPag)para aumentar o disminuir el valor, o escribir el valor
deseado.
Con el Chipset SIS5597 escoge una fecha del mes. Si se pone
Day of Month Alarm
0, se puede escoger una alarma semanal.
Cuando está ENABLED este parámetro añade una hora
Daylight Saving cuando comienza el tiempo de ahorro. También resta una hora
cuando vuelve el tiempo estándar.
Algunos discos duros requieren algún tiempo funcionando para
ser identificados correctamente. Este apartado especifica el
Delay for HDD
tiempo que debe esperar la BIOS para intentar identificarlo.
Cuando menor es el tiempo más rápido arranca el sistema
El Chipset tiene un buffer de escritura de 32 bits para soportar
Delayed ciclos retardados de transacciones. Seleccionar ENABLED
Transaction para que esté de acuerdo con la versión 2.1 del bus PCI.
ENABLED mejora las prestaciones del equipo
Cuando se selecciona COMBINE en el campo Tag / Dirty
Dirty pin selection Implement, se puede escoger si el pin DIRTY de datos es para
entrada y salida, bidireccional, o solo para entrada de datos.
Este apartado permite establecer la velocidad del DMA (acceso
directo a memoria) a una velocidad igual o mitad de la
DMA Clock velocidad de la señal del reloj de sistema (SYSCLK).
Establecer una velocidad muy alta puede ser demasiado rápido
para algunos componentes.
Cuando los recursos se controlan manualmente, asignar a
cada uno de los canales DMA del sistema uno de los siguientes
tipos
Dispositivos que cumplen la especificación
DMA n Assigned to Legacy ISA: original de bus AT, que requieren un canal
DMA específico.
Dispositivos que cumplen el estándar PLUG
PCI/ISA PnP: AND PLAY, tanto diseñados para la
arquitectura de bus ISA como para el bus PCI.
Después del tiempo de inactividad seleccionado, el reloj del
Doze Mode procesador va más lento aunque el resto de los componentes
todavía operan a toda velocidad.

Doze Speed (div Escoge un divisor para reducir la velocidad del procesador a
by) una fracción de su velocidad normal durante el modo DOZE.
Selecciona el periodo de tiempo para que el reloj del
Doze Timer procesador vaya más lento aunque el resto de los
componentes todavía operen a toda velocidad
Selecciona el periodo de inactividad del sistema tras el cual el
Doze Timer Select
sistema entra en modo DOZE.
Cuando está ENABLED, los valores de velocidad (timings) de
memoria se escogen de acuerdo con los valores
DRAM Auto
preestablecidos por el fabricante según el tipo de memoria.
Configuration
Cuando está DISABLED, podemos establecer los valores
manualmente en los campos que aparecen debajo.
Selecciona el modo de correción (paridad- PARITY, o código de
DRAM Data
corrección de errores - ECC) de acuerdo con el tipo de
Integrity Mode
memoria RAM instalada.
* DRAM
ECC/PARITY Establecer esta opción de acuerdo con el tipo de memoria
Select RAM instalada en el equipo: PARIDAD o ECC. En modo AUTO
la BIOS habilita el chequeo automático si existe memoria con
* Memory paridad o de tipo ECC (error correcting code).
Parity/ECC Check
Cuando está ENABLED, una página de memoria RAM
DRAM Enhanced permanece abierta hasta que se produce un fallo de página o
Paging de fila. Cuando está DISABLED, el Chipset usa información
adicional para mantener la página abierta.
Seleccionar ENABLED para acortar los ciclos de salida de
DRAM Fast Leadoff
datos y optimizar las prestaciones.
Seleccionar el número de ciclos transcurridos entre la última
DRAM Last Write
señal de datos y la asignación de CAS#. Este periodo es el
to CAS#
tiempo establecido para la señal CAS.
Seleccionar la combinación de ciclos del procesador que
requiere el tipo de memoria instalada en el ordenador antes de
DRAM Leadoff
cada lectura o escritura en memoria. A menor número mayor
Timing
velocidad, pero aumentar el valor si se producen frecuentes
errores de memoria.
Selecciona la cantidad de tiempo en ciclos de reloj que la
DRAM Page Idle
controladora de memoria espera para cerrar una página de
Timer
memoria después de que el procesador está inactivo.
Cuando está DISABLED, el registro de página abierta se limpia
DRAM Page Open y se cierra la página correspondiente de memoria. Cuando está
Policy ENABLED, la página permanece abierta, incluso cuando no
hay peticiones.
DRAM Posted
Ver a continuación DRAM Posted Write Buffer.
Write

El Chipset mantiene su propio buffer interno para las escrituras
de memoria. Cuando el buffer está ENABLED, los ciclos de
DRAM Posted
escritura del procesador a memoria RAM se envían al buffer,
Write Buffer
de modo que el procesador puede empezar un nuevo ciclo
antes de que la memoria finalice el ciclo anterior.
Selecciona la combinación de ciclos de reloj que requiere la
memoria RAM instalada en el sistema antes de cada lectura o
DRAM R/W Leadoff
escritura en memoria. Cambiar el valor determinado por el
Timing
fabricante para la memoria RAM instalada puede causar
errores de memoria.
En refresco alternativo a CAS-BEFORE-RAS. Debe estar
DRAM RAS Only
DISABLED a menos que la memoria RAM del sistema requiera
Refresh
este método más antiguo de refresco de memoria.
Seleccionar el número de ciclos de reloj asignados a la señal
RAS# (ROW ADDRESS STROBE)para acumular su carga
DRAM RAS#
antes de que se refresque la memoria. Si se establece poco
Precharge Time
tiempo, el refresco puede ser incompleto y se pueden perder
datos.
El fabricante del equipo debe seleccionar el número de ciclos
DRAM RAS# Pulse
de reloj permitido para el refresco de RAS, de acuerdo con las
Width
especificaciones de la memoria RAM.
Selecciona los tiempos para las lecturas a ráfagas de la
DRAM Read Burst
memoria RAM. Cuanto menores son los números, más rápido
(B/E/F)
se comunica el sistema con la memoria.
Establece los tiempos para lecturas desde memoria EDO
(EXTENDED DATA OUTPUT) o memoria FPM (FAST PAGE
MODE). Cuanto menores son los números, más rápido se
comunica el sistema con la memoria. Si se seleccionan unos
DRAM Read Burst
números menores de los que soporta la memoria RAM
(EDO/FPM)
instalada, pueden producirse errores de memoria. Cuando los
valores son dobles, e.g. x222/x333, el primer valor corresponde
a la memoria de tipo EDO y el segundo a la memoria de tipo
FPM.
Cada vez que se hace una petición de acceso a memoria, se
realiza la cuenta atrás de un número de ciclos de reloj
preprogramados. Cuando la cuenta llega a cero, si el número
DRAM Read de buffers llenados es igual o superior que un valor de umbral
Prefetch Buffer determinado, la petición de acceso a memoria se convierte en
prioritaria. Este mecanismo se usa para controlar la latencia del
acceso a memoria. ENABLED mejora las prestaciones del
equipo.
DRAM Read Wait Estos números son el esquema de ciclos de reloj que usa el
State procesador para leer datos de la memoria principal. El
fabricante de la placa base debe escoger la combinación
adecuada, dependiendo del tamaño y la velocidad de la
memoria RAM. Escoger el valor más bajo posible, pero si se

producen errores frecuentes, ir aumentando el valor poco a
poco.
El diseñador de tus sistema debería seleccionar los tiempos

DRAM Read/Write que usa el sistema al leer o escribir en la memoria RAM.
Timing Escoger el valor más bajo posible, pero si se producen errores
frecuentes, ir aumentando el valor poco a poco.
Es un valor de optimización de la memoria RAM: si una lectura
de memoria es dirigida a una posición cuya ultima escritura
DRAM Read-
está en un buffer antes de ser escrita a memoria, la lectura se
Around-Write
hace con el contenido del buffer, y la lectura no es enviada a
memoria.
Seleccionar el periodo necesario para refrescar la RAM de
DRAM Refresh
acuerdo con las especificaciones del tipo, marca y modelo de
Period
memoria. En general, a mayor tiempo mejores prestaciones.
ENABLED permite situar uno tras otro hasta cuatro peticiones
de refresco de memoria, de modo que la RAM se refresque a
DRAM Refresh
intervalos óptimos. DISABLED hace todas las peticiones de
Queue
refresco prioritarias. De todos modos, esto depende de si la
RAM instalada soporta esta característica; la mayoría lo hacen.
Selecciona el periodo necesario para refrescar la RAM de
DRAM Refresh
acuerdo con las especificaciones del tipo, marca y modelo de
Rate
memoria. En general, a mayor tiempo mejores prestaciones
Seleccionar el número de ciclos de reloj (0-7) entre los
DRAM Refresh
refrescos de filas de memoria, según la distribución de
Stagger By
memoria. Escogiendo 0, se refrescan todas las filas a la vez.
El refresco de memoria RAM por defecto ocurre cada 15 µs.
Una tarjeta de 16 bit con capacidad bus master puede activar
DRAM Slow
el refresco. Seleccionando un periodo lento de refresco en este
Refresh
apartado especifica la frecuencia de la petición de refresco de
una tarjeta ISA.
Una petición de lectura del procesador a la controladora de
memoria RAM incluye la dirección de memoria de los datos
DRAM Speculative deseados. Cuando está ENABLED, este parámetro permite a
Leadoff la controladora de memoria pasar a memoria el comando de
lectura antes de haber descodificado totalmente la dirección de
memoria, acelerando así el proceso de lectura.
El valor de este campo debe corresponder a la velocidad de la
memoria RAM instalada en el equipo. NO cambiar los valores
DRAM Speed por defecto de este campo que han sido determinados por el
Selection fabricante de la placa para la RAM instalada. Este valor es la
velocidad de acceso, por tanto un valor menor implica un
equipo más rápido.

El valor de este parámetro depende de la velocidad de los
chips de memoria RAM instalada. Para aumentar las
prestaciones del sistema, se puede escoger 60ns
DRAM Timing (nanosegundos) en caso de tener instalada en el sistema
memoria RAM de tipo EDO o memoria de tipo FPM (Fast Page
Mode) de 60ns. Si se producen errores de memoria o el
sistema se cuelga con cierta frecuencia, se debe escoger 70ns.
DRAM Timing Esto permite al usuario establecer los ciclos de reloj del
Control sistema al leer o escribir a memoria.
DRAM to PCI Cuando está ENABLED, el Chipset permite el adelanto de dos
RSLP líneas de datos de la memoria del sistema al bus PCI
Establece los ciclos de reloj para las escrituras a memoria RAM
DRAM Write Burst
en modo ráfaga. A menor número, más rápido se comunica el
(B/E/F)
sistema con la memoria. Seleccionar ciclos de reloj menores
DRAM Write Burst
que los que soporta la memoria RAM instalada da lugar a
Timing
errores de memoria.
DRAM Write Wait El diseñador de la placa base puede decidir insertar un estado
State de espera en el ciclo de escritura de memoria, si es necesario.
Este apartado permite al fabricante de la placa base invocar
una rutina de ahorro de energía por software usando la señal
DREQ6 PIN as
DREQ6. Seleccionar SUSPEND SW sólo si la placa base
soporta esta característica
Selecciona las especificaciones correctas para la unidad de
diskette instalada en el equipo
None Sin disketera
Disketera de 51/4 de baja densidad; 360k de
360K, 5.25 in
capacidad
Drive A Disketera de 51/4 de alta densidad; 1.2
1.2M, 5.25 in
Drive B megabyte de capacidad
Disketera de 31/2 de doble cara; 720k de
720K, 3.5 in
capacidad
Disketera de 31/2 de doble cara; 1.44
1.44M, 3.5 in
megabyte de capacidad
Disketera de 31/2 de doble cara; 2.88
2.88M, 3.5 in
megabyte de capacidad
Cuando está ENABLED, la señal NA tiene lugar un ciclo de
Drive NA before reloj antes de la última BRDY# de cada ciclo para los ciclos de
BRDY lectura / escritura, generando así una ADS# en el ciclo
siguiente después de la BRDY#, eliminando un ciclo muerto.
Cuando está ENABLED, cualquier actividad en una línea de
DRQ Detection señal DRQ despierta el sistema o pone a cero el temporizador
de inactividad

Este parámetro aparece en un modo de puerto de infrarrojos.
El modo FULL DUPLEX permite la transmisión simultánea en
ambas direcciones. El modo HALF DUPLEX permite la
Duplex Select
transmisión en una dirección de cada vez. Hay que seleccionar
el valor requerido por el dispositivo de infrarrojos conectado al
puerto de infrarrojos.
E
ECP Mode Use Selecciona un canal DMA (acceso directo a memoria) para el
DMA puerto.
Sólo para memoria EDO. Esto permite al fabricante insertar un
estado de espera adicional para el refresco de las columnas de
EDO CASx# MA
memoria. Este valor debe dejarse como está y si se cambia
Wait State
observar si se producen errores de memoria y volver al valor
original
En las placas con Chipset SIS 5571, de acuerdo con las
EDO Back-to-Back
especificaciones de memoria podemos escoger el número de
Timing
ciclos entre los accesos de ida y de retorno.
Establece los ciclos de reloj para las lecturas de la memoria
RAM en modo ráfaga. Cuanto menor es el número, más
EDO DRAM Read
rápidamente el sistema se comunica con la memoria. Este
Burst
parámetro se aplica solamente en caso de que el sistema
tenga instalada memoria RAM de tipo EDO.
El valor de este campo debe corresponder a la velocidad de la
memoria RAM instalada en el equipo. NO cambiar los valores
EDO DRAM Speed por defecto de este campo que han sido determinados por el
Selection fabricante de la placa para la RAM instalada. Este valor es la
velocidad de acceso, por tanto un valor menor implica un
equipo más rápido.
Establece los ciclos de reloj para las escrituras en la memoria
RAM en modo ráfaga. Cuanto menor es el número, más
EDO DRAM Write
rápidamente el sistema se comunica con la memoria. Este
Burst
parámetro se aplica solamente en caso de que el sistema
tenga instalada memoria RAm de tipo EDO.
El tiempo de precarga es el número de ciclos que se necesitan
para que la RAS acumule su carga antes de que se produzca
un refresco de memoria. Si el tiempo asignado es insuficiente,
EDO RAS#
el refresco puede ser incompleto y la memoria RAM puede
Precharge Time
fallar al retener los datos. Este parámetro se aplica solamente
en caso de que el sistema tenga instalada memoria RAM de
tipo EDO.
Este parámetro se aplica solamente en caso de que el sistema
tenga instalada memoria RAM de tipo EDO. Permite insertar un
retraso en los ciclos entre las señales CAS y RAS, usado
cuando se lee, se escribe o se refresca la memoria. DISABLED
aumenta las prestaciones; ENABLED da mayor estabilidad al

sistema.
EDO es la abreviatura de Extended Data Output. La memoria
RAM de tipo EDO es más rápida que la memoria convencional
si la controladora de memoria cache del sistema soporta el
modo de transferencias a ráfagas. A diferencia de la memoria
EDO RAS# to RAM convencional, que sólo permite que se lea un byte de
CAS# Delay cada vez, la memoria EDO permite copiar un bloque entero de
memoria a su caché interna. Mientras el procesador está
accediendo a esta cache, la memoria puede recibir un nuevo
bloque para enviar.
Selecciona la combinación correcta de ciclos de reloj de
EDO Read WS acuerdo con el diseño de la placa base y las especificaciones
de la memoria EDO.
Enhanced Memory Este parámetro que mejora la escritura en memoria debe estar
Write DISABLED si la caché es de 512Kb y ENABLED si es mayor.
Seleccionar ENABLED o DISABLED de acuerdo con las
Enhanced Page
especificaciones de la memoria RAM instalada. ENABLED
Mode
acelera el equipo.
EPP Version Selecciona el puerto EPP de tipo 1.7 o 1.9.
Cuando está ENABLED, el sistema añade una señal de reloj a
la longitud de tiempo que la señal PHLDA# está activa bajo dos
condiciones:
Durante la fase de direccionamiento al comienzo de la
Extended CPU- transacción de lectura / escritura del bus PCI.
PIIX4 PHLDA# Después de la fase de direccionamiento de un ciclo de bloqueo
del procesador.
Cuando este parámetro está ENABLED, el parámetro Passive
Release y el parámetro Delayed Transaction deben estar
también ENABLED.
Cuando está ENABLED, las lecturas pueden ignorar las

Extended Read-
escrituras en los componentes del interfaz de memoria
Around-Write
82450GX, si las direcciones no coinciden.
La memoria cache es una memoria adicional que es mucho
más rápida que la memoria RAM convencional. La mayoría,
aunque no todos, los ordenadores modernos tienen memoria
External Cache
caché externa. Cuando el procesador solicita datos, el sistema
transfiere los datos de la memoria RAM a la memoria cache,
para un acceso más rápido desde el procesador.
F
Seleccionar ENABLED para acortar los ciclos del bus AT en una
Fast AT Cycle
señal del reloj AT.

Cuando está ENABLED, los ciclos de escritura consecutivos
Fast Back-to-
dirigidos al mismo esclavo se convierten en back-to-back rápidos en
Back
el bus PCI.
La controladora de memoria caché ofrece dos modos de refresco,
NORMAL y HIDDEN. En ambos modos, CAS se produce antes que
RAS, pero el modo normal requiere un ciclo del procesador para
Fast DRAM cada uno. Por otra parte, se elimina un ciclo seleccionando HIDDEN
Refresh para el refresco CAS. El modo HIDDEN no sólo es más rápido y
más eficiente, sino que también permite al procesador mantener el
status de la cache incluso si el sistema entra en el modo SUSPEND
de ahorro de energía.
Seleccionar ENABLED solamente para memoria RAM de tipo EDO
con caché de tipo síncrono o en un sistema sin memoria caché.
Seleccionar DISABLED si cualquiera de los bancos de memoria
Fast EDO contiene memoria RAM de tipo FPM (Fast Page Mode). ENABLED
Leadoff aumenta las prestaciones.
Cuando está ENABLED, se selecciona un camino rápido para los
ciclos de lectura de procesador a memoria RAM, siempre que el
Fast EDO Path
sistema tenga instalada memoria EDO. Este valor debe estar
Select
DISABLED si la velocidad seleccionada en el valor EDO DRAM
READ BURST es x333 o x444
Los valores de este parámetro vienen dados por el fabricante de la
Fast MA to
placa base, dependiendo del tipo de memoria RAM instalada. No
RAS# Delay
cambiar a menos que se cambie la memoria por una distinta con
[CLK]
otras especificaciones o se cambie el procesador.
Cuando se refresca la memoria RAM, las filas y columnas lo hacen
independientemente. Este apartado permite determinar los ciclos de
Fast RAS to
reloj de la transición de RAS a CAS. Escoger el valor más bajo, pero
CAS Delay
observar si se producen errores, pues no todas las memorias
soportan un valor bajo.
Cuando está ENABLED, cualquier actividad de la disketera anula el
FDD Detection modo de ahorro de energía y pone a cero el temporizador de
inactividad.
Floppy 3 Mode Cuando está ENABLED, la BIOS soporta un tipo de disketera que
Support lee disketes de 720Kb, 1.2 Kb y 1.44 Kb.
G
La puerta A20 se refiere a como el sistema se comunica con la
memoria por encima de 1MB (memoria extendida). Cuando se
Gate A20 selecciona FAST, el chipset del sistema controla la puerta A20.
Option Cuando se selecciona NORMAL, la controladora de teclado controla
la puerta A20. Seleccionando FAST, la velocidad del sistema mejora,
especialmente en OS/2 y WINDOWS.
Global Standby Después del periodo de tiempo seleccionado para todo el equipo, el
Timerv equipo entra en modo de ahorro de energía STAND-BY.
Global Después del periodo de tiempo seleccionado para todo el equipo, el

Suspend Timer equipo entra en modo de ahorro de energía SUSPEND.
El Chipset mantiene su propio buffer interno para las escrituras a la

memoria de la tarjeta gráfica. Cuando el buffer está ENABLED, las
Graphic Posted
escrituras del procesador van a buffer, de modo que el procesador
Write Buff
puede comenzar otro ciclo de escritura antes de que la memoria
gráfica finalice su ciclo.
Cuando está ENABLED, los dispositivos ISA tienen reservado un
Guaranteed
tiempo de acceso antes de dar el control al bus PCI. Si está
Access Time
DISABLED el bus PCI recupera el control inmediatamente
H
Durante el auto chequeo al encender el ordenador (POST), la BIOS
se detiene si detecta algún error de hardware. Se puede indicar a la
BIOS que ignore ciertos errores y continúe el proceso de arranque.
Estas son las posibilidades:
No errors No para en ningún error
Si se detecta algún error, se detiene el
All errors
Halt On arranque y se pide que se corrija el error.v
Se detiene en todos los errores excepto el de
All, But Keyboard
teclado
All, But Diskette
disketera
All, But Disk/Key
teclado o disco.
Hard Disks Explicación de las especificaciones de disco duro:
Type: La BIOS contiene una tabla de tipos predefinidos. Si no
coincide ninguna serie de valores, escoger USER.
Size: Capacidad aproximada del disco. Este tamaño suele ser
ligeramente mayor que la capacidad una vez formateado el disco.
Cylinders: Número de cilindros
Head: Número de cabezas
Precomp: Cilindro de precompensación de escritura. Este parámetro
no tiene valor en los discos modernos.
Landzone: Zona de parada. Sólo para discos antiguos sin auto-
aparcamiento
Sector: Número de sectores

Mode: Auto, Normal, Large, o LBA
Auto: La BIOS detecta automáticamente el modo óptimo.
Normal: El número máximo de cilindros, cabezas y sectores
soportado es 1024, 16, y 63.
Large: Discos que no soportan modo LBA y tienen más de 1024
cilindros. Sólo unos pocos discos duros soportan este modo.
LBA (Logical Block Addressing): Durante los accesos a disco, la
controladora IDE transforma la dirección de datos marcada por el
número de sector, cabeza y cilindro en una dirección de bloque
física, mejorando sensiblemente la tasa de transferencia de datos.
Sólo para discos de más de 1024 cilindros.
Cuando está ENABLED, cualquier actividad del disco duro anula el

HDD Detection modo de ahorro de energía o pone a cero el temporizador de
inactividad.
Después del tiempo seleccionado de inactividad, el disco duro se
HDD Off After apaga pero los otros dispositivos no. Si se selecciona SUSPEND el
disco duro se apaga inmediatamente
HDD Power Después del tiempo seleccionado de inactividad, el disco duro se
Down apaga pero los otros dispositivos no
Después del tiempo seleccionado de inactividad, el disco duro se
HDD Standby
apaga. El tiempo es independiente de los otros seleccionados para
Timer
otros dispositivos
Cuando está DISABLED, la memoria RAM se refresca en el modo

IBM AT, usando ciclos de reloj del procesador para cada refresco.
Cuando está ENABLED, la controladora de memoria busca el
momento más oportuno para el refresco, independientemente de los
ciclos del procesador, no afectando a la actividad del sistema ni a las
Hidden Refresh
prestaciones. ENABLED es más rápido y más eficiente, y permite al
procesador mantener el estado de la memoria RAM incluso en modo
de ahorro de energía.
Cuando está ENABLED, la controladora de periféricos (PIIX4)
reintenta, sin iniciar una transferencia retardada, los ciclos PCI
nonLOCK# iniciados por el procesador. No debe haber
Host-to-PCI
transferencias retardadas a la controladora pendientes y debe estar
Bridge Retry
activo PASSIVE RELEASE. Cuando este valor está ENABLED, el
valor Passive Release y el valor Delayed Transaction deben estar
ENABLED.
Con el Chipset SIS5597, se debe poner ENABLED cuando existe un

Hot Key Power
botón diferenciado para el apagado del equipo y otro para ponerlo
Off
en modo ahorro.

El interfaz IDE de la controladora integrada de periféricos soporta
IDE 32-bit
transferencias de 32 bits. Seleccionar ENABLED sólo si los discos
Transfer Mode
duros instalados soportan transferencias de 32 bits.
Seleccionar ENABLED para aumentar la transferencia hacia y desde
los dispositivos IDE usando los buffers IDE para lectura anticipada y
IDE Buffer for escritura retrasada. El uso de buffers puede hacer a los discos duros
DOS & Win lentos aún más lentos. Si se tienen dudas, se deben hacer pruebas
para comprobar el valor que ofrece mayores prestaciones e
integridad de datos.
Seleccionar ENABLED para reducir los tiempos de espera entre
cada ciclo de lectura / escritura en el disco. Esto puede provocar
IDE Burst
problemas en c ciertos equipos que no soportan tanta rapidez, por lo
Mode
que si se producen errores de lectura o escritura a disco, debemos
dejarlo en DISABLED.
Seleccionar ENABLED para acelerar los procesos de lectura y
IDE Data Port escritura a disco, aunque puede dar errores con equipos que no
Post Mode soporten el aumento de prestaciones. Si se producen errores de
disco, dejar en DISABLED.
También se llama BLOCK TRANSFER, comandos múltiples y lectura
/ escritura de múltiples sectores. Si el disco duro soporta el modo
IDE HDD Block transferencia en bloques (BLOCK MODE), aunque la mayoría de los
Mode discos nuevos lo soportan, seleccionar ENABLED para una
detección automática del número óptimo de lecturas / escrituras en
bloque por cada sector que el disco duro soporta.
Los interfaces IDE integrados en la placa base soportan búsqueda
adelantada (PREFETCHING) para un acceso más rápido al disco
IDE Prefetch
duro. Si se instala una tarjeta controladora IDE primaria y / o
Mode
secundaria, seleccionar DISABLED en caso de no soportar este
modo. ENABLED mejora las prestaciones del equipo.
Los cuatro apartados para la entrada / salida programada de datos
IDE Primary/
(PIO)permiten seleccionar el modo PIO (0-4) para cada uno de los
Secondary
cuatro dispositivos IDE. A mayor número mayor velocidad. En modo
Master/Slave
AUTO, el sistema detecta automáticamente el mejor modo para
PIO
cada dispositivo IDE.
UDMA (Ultra DMA) es un protocolo de transferencia DMA (acceso
IDE Primary/
directo a memoria) que permite transferencias de datos de hasta 33
Secondary
MB/s en ráfagas. Seleccionando AUTO en los cuatro apartados, el
Master/Slave
sistema detecta automáticamente la tasa de transferencia óptima
UDMA
para cada dispositivo IDE.
El Chipset soporta dos canales IDE. seleccionar ENABLED para
IDE Second habilitar el segundo canal IDE para conectar dispositivos, y
Channel seleccionar DISABLED para liberar la IRQ15 si no se tienen ningún
Control dispositivo IDE instalado en el segundo canal o si se instala en el
equipo una tarjeta con una controladora secundaria.
In Order QueueSeleccionar 8 para permitir acumular hasta 8 transacciones

Depth sucesivas de datos.
Estos apartados permiten mostrar el voltaje de hasta 7 líneas de
IN0-IN6 (V)
entrada, si el ordenador tiene un sistema de monitorización.
Seleccionar el periodo de inactividad del sistema para que este entre
Inactive Timer
en modo inactivo. Siempre debe ser superior al tiempo para modo
Select
STANDBY
Seleccionar el valor requerido por el dispositivo de infrarrojos
conectado al equipo. FULL-DUPLEX permite la transmisión
InfraRed
simultánea en ambas direcciones. HALF-DUPLEX permite la
Duplex Type
transmisión en una dirección de cada vez. Si no hay instalado un
puerto de infrarrojos, seleccionar DISABLED.
El Chipset integra un interfaz IDE que soporta dos canales IDE, uno
primario (IRQ14) y uno secundario (IRQ15). Cada canal IDe soporta
Internal dos dispositivos IDE conectados. Se debe seleccionar PRIMARY,
PCI/IDE SECONDARY o BOTH (los dos) dependiendo del número y la
colocación de los dispositivos IDE instalados
Seleccionar el valor requerido por el dispositivo de infrarrojos

conectado al equipo. FULL-DUPLEX permite la transmisión
* IR Duplex
simultánea en ambas direcciones. HALF-DUPLEX permite la
Mode
transmisión en una dirección de cada vez. Si no hay instalado un
puerto de infrarrojos, seleccionar DISABLED
* UART 1/2
Duplex Mode
Cuando se controlan manualmente los recursos, asignar cada IRQ
(petición de interrupción) como uno de los siguientes tipos,
dependiendo del dispositivo que use dicha interrupción:
IRQ n Assigned Dispositivos compatibles con la especificación
to Legacy ISA: de bus original PC AT, que requieren una
interrupción específica.
Dispositivos compatibles con el estándar Plug
PCI/ISA PnP:
and Play, tanto de arquitectura ISA como PCI.
Se puede habilitar o deshabilitar la monitorización de la IRQ8 (Real
IRQ8 Break
Time Clock - Reloj en tiempo real) para que no anule el modo
Suspend
SUSPEND de ahorro de energía.
Se puede habilitar o deshabilitar la monitorización de la IRQ8 (Real
IRQ8 Clock
Time Clock - Reloj en tiempo real) para que no anule el modo de
Event..
ahorro de energía
Cuando está ENABLED, cualquier actividad en la IRQ seleccionada
IRQn Detection anula el modo de ahorro de energía o pone a cero el temporizador
de inactividad
Este apartado sólo aparece cuando se selecciona para la UART2
(puerto COM2) el modo de infrarrojos (IrDA) modo 1.1. No debe
IRRX Mode
modificarse en cvaso de venir seleccionado de fábrica. En caso de
Select
añadirse o cambiarse el dispositivo de infrarrojos, debe leerse la
documentación del dispositivo.

Se puede establecer la velocidad del bus AT a un tercio o un cuarto
ISA Bus Clock
de la velocidad de reloj del procesador.
La velocidad de reloj del bus ISA es la velocidad a la cual el
ISA Bus Clock procesador se comunica con el bus AT (bus de expansión). La
Option velocidad se mide como una fracción del PCICLKI ( la señal de ciclo
ISA Bus Clock de reloj del bus PCI). Si un periférico tiene problemas de velocidad,
Frequency se debe experimentar con un valor más bajo (de PCICLKI/3 a
PCICLKI/4).
Se puede establecer la velocidad del bus AT a un tercio o un cuarto
ISA Clock
de la velocidad de reloj del procesador.
El procesador y el bus PCI y VESA son mucho más rápidos que el
bus ISA. ENABLED proporciona un tiempo adicional a los
ISA I/O dispositivos de entrada / salida para responder al sistema. Si no, se
Recovery pueden perder datos. DISABLED puede acelerar los procesos si
todos los dispositivos ISA soportan FAST I/O (entrada / salida rápida
de datos).
El puente PCI a ISA tiene un buffer en línea bidireccional para las

lecturas y escrituras de memoria al bus PCI desde el bus ISA o en el
modo DMA. Cuando está ENABLED, el bus ISA o el modo DMA
ISA Line Buffer
pueden adelantar una búsqueda de un ciclo de lectura en el buffer
en línea.
J
Joystick
Seleccionar ENABLED si el equipo tiene conectado un joystick.
Function
K
KBC input El fabricante debe seleccionar la frecuencia correcta para el reloj
clock controlador del teclado. No cambiar este valor.
La velocidad del reloj controlador del teclado es la velocidad a la cual
Keyboard el procesador se comunica con la controladora del teclado.
Controller Dependiendo de la controladora de teclado instalada, la velocidad
Clock puede fijarse en 7.16MHz o ser una fracción del (PCICLKI), la señal
del ciclo de reloj del bus PCI.
Cuando está ENABLED, se habilitan la puerta A20 y la emulación de
reseteo por software para una controladora de teclado externa. Este
Keyboard campo debe coincidir con la opción seleccionada en GATE A20
Emulation OPTION (FAST=ENABLED, NORMAL=DISABLED).
Keyboard Cuando está DISABLED, la actividad del teclado no hace despertar

Resume el equipo del modo ahorro.
L
L1 Cache Se puede escoger entre WRITE-THROUGH (WT) y WRITE-BACK
Policy (WB). WRITE-THROUGH hace que la memoria se actualice con

datos de la caché cada vez que el procesador lleva a cabo un ciclo
de escritura. WRITE-BACK hace que la memoria se actualice
solamente cuando se solicitan a la memoria datos que están en la
caché. El modo WRITE-BACK mejora la eficacia del procesador y
causa menos interrupciones, mejorando las prestaciones.
L1/L2 Cache Se puede escoger entre WRITE-THROUGH (WT) y WRITE-BACK
Update Mode (WB). WRITEBACK es un poco más rápida que WRITE THROUGH
L2 Cache
Seleccionar 512 solamente si la memoria RAM del equipo es mayor
Cacheable
de 64MB.
Size
Además del modo WRITE-BACK y WRITE-THROUGH, la cache de
segundo nivel también puede ser ADAPTIVE WB1 y ADAPTIVE
L2 Cache WB2. Ambos modos adaptivos de WRITE-BACK intentan reducir las
Write Policy desventajas de los dos sistemas anteriores. El fabricante debe
seleccionar el modo óptimo de acuerdo con las especificaciones de
la memoria caché instalada.
Se utiliza esta opción para poner la memoria caché en modo WRITE-
L2 (WB) Tag BACK. Cuando se selecciona 7 bits se pone en modo WRITE-BACK.
Bit Length Cuando se selecciona 8 bits se pone en modo WRITE-THROUGH.
Esta opción no siempre aparece en la BIOS.
El Chipset mantiene su propio buffer interno para las escrituras de la
cache externa al bus PCI. Cuando el buffer esta ENABLED, los ciclos
L2 to PCI
de escritura de la caché externa al bus PCI son enviadas al buffer, de
Read Buffer
este modo cada dispositivo puede completar sus ciclos sin esperar
por el otro.
Selecciona el dispositivo de video:
LCD Pantalla de cristal líquido para portátil
LCD&CRT CRT Monitor auxiliar
La BIOS auto detecta el dispositivo en uso (este modo
AUTO
permite cambiar entre dispositivos).
LCD&CRT Mostrar en ambos dispositivos
Cuando está ENABLED, cualquier actividad de la línea de señal
LDEV
LDEV anula el modo de ahorro de energía o pone a cero el
Detection
temporizador de inactividad
Cuando está ENABLED, solamente las direcciones lineales
Linear Merge
consecutivas pueden ser fusionadas
Para aumentar las prestaciones, el sistema puede situar la memoria
de un dispositivo más lento (normalmente conectado al bus ISA) en
una memoria de bus local mucho más rápida. Esto se hace
Local Memory
reservando memoria de bus local y transfiriendo el punto de
15-16M
comienzo de la memoria del dispositivo a la memoria de bus local.
Usar este apartado para habilitar o deshabilitar esta característica.
Por defecto está ENABLED.
LREQ
Detection Cuando Está ENABLED, cualquier actividad en la línea de la señal

LREQ anula el modo de ahorro de energía o pone a cero el
temporizador de inactividad.
M1 Linear Seleccionar ENABLED si el equipo tiene un procesador CYRIX M1

Burst Mode
Seleccionando ENABLED se inserta un estado de espera adicional

antes del comienzo de una lectura de memoria. Este apartado
MA Additional
depende del diseño de la placa base. No cambiar el valor original a
Wait State
menos que se produzcan errores de direccionamiento de memoria
(MEMORY ADDRESS ERROR)
Master Mode
Seleccionar ENABLED o DISABLED
Byte Swap
Master Retry Establece cuántas señales del reloj PCI el procesador intenta un
Timer ciclo PCI antes de que el ciclo se da por terminado.
(Memory Address Drive Strength) Este valor controla la fuerza de los
Mem. Drive
buffers de salida de información de MA y BA1 (primer valor) y
Str. (MA/RAS)
SRASx#, SCASx#, MWEx#, y CKEx (segundo valor).
No se puede cambiar ningún valor. Sólo es para información.
640 KB. Llamada memoria convencional. Usada por el
Base Memory
sistema operativo y las aplicaciones convencionales.
Extended
Por encima del límite de 1MB.
Memory
Memory Entre 640 KB y 1 MB; llamada High memory. El
sistema operativo puede cargar programas residentes,
como drivers de dispositivos, en esta área para liberar
Other Memory
la memoria convencional Las líneas del CONFIG.SYS
que empiezan con LOADHIGH se cargan en esta área
de memoria.
Se puede reservar esta área de la memoria del sistema para la

Memory Hole
memoria ROM de tarjetas ISA. Si se reserva, no se puede utilizar
at 15M Addr.
como cache. Ver el manual de los dispositivos por si la necesitan .
Se puede reservar esta área de la memoria del sistema para la
Memory Hole
memoria ROM de tarjetas ISA. Si se reserva, no se puede utilizar
at 15M-16M
como caché. Ver el manual de los dispositivos por si la necesitan .
Memory Parity Seleccionar ENABLED si los chips de memoria RAM del equipo
Check soportan paridad.
MODEM Use
Especifica la IRQ asignada al MODEM, si lo hay.
IRQ

En ON MODE, el temporizador de ahorro de energía STANDBY
empieza a contar si no se detecta actividad y ha transcurrido el
Monitor Event periodo de tiempo especificado.
in Full On Al habilitar (ENABLED) la monitorización de un dispositivo, la
Mode actividad de éste anula.
Al deshabilitar (DISABLED) la monitorización de un dispositivo, la
actividad de éste no anula el modo de ahorro de energía.
La BIOS soporta las versiones 1.1 y 1.4 de las especificaciones de
MPS Version
multiprocesador Intel. Seleccionar la versión que soporta el sistema
Control for OS
operativo instalado en el equipo.
MPU-401
Seleccionar ENABLED para configurar el interfaz MPU-401.
Configuration
MPU-401 I/O Selecciona una dirección base de entrada / salida para el interfaz
Base Address MPU-401.
N
Ñ
O
Onboard Audio Seleccionar ENABLED para usar las capacidades de audio de la
Chip placa base
Seleccionar ENABLED si el sistema tiene una controladora de
Onboard FDC
diskete en placa base y quiere usarse. Si el equipo no tiene disketera
Controller
o quiere usarse una disketera externa, seleccionar DISABLED.
* Onboard IDE
Controller
El Chipset tiene un interfaz IDE PCI que soporta dos canales IDE.
* On-Chip IDE
Seleccionar PRIMARY para activar sólo el canal primario IDE si se
Controller
instala una tarjeta controladora para el canal secundario. BOTH
activa ambos canales del Chipset. NONE desactiva el interfaz y por
*On-Chip PCI
tanto ambos canales para instalar una tarjeta controladora IDE o PCI
IDE
en una ranura de expansión.
* PCI IDE
Controller
* Onboard IDE
First/Second El Chipset tiene integrado un interfaz IDE que soporta dos canales
Channel IDE. Seleccionar ENABLED para activar el primero y / o el segundo
canal IDE. Seleccionar DISABLED para desactivar un canal, en caso
* On-Chip IDE de instalar una controladora IDE en tarjeta de canal primario y / o
First/Second secundario
Channel
Onboard Seleccionar una dirección lógica de memoria y una interrupción
Parallel Port (IRQ) para el puerto LPT (paralelo).
Onboard PCI Seleccionar ENABLED si la placa base tiene una controladora SCSI
SCSI Chip integrada y va a utilizarse.
Onboard SerialSeleccionar un nombre, una dirección de memoria y la IRQ

Ports (1/2, correspondiente para el primer y el segundo puerto COM (puerto
A/B) serie)
Onboard
Ver Onboard Serial Ports
UART 1/2
Onboard
UART 1/2 Ver UART 2 Mode. Los modos se aplican al puerto seleccionado
Mode
El Chipset tiene integrado un interfaz IDE avanzado (de bus local)
con dos canales IDE. Ya que cada canal soporta dos dispositivos IDE
On-Chip Local (disco duro, CD-Rom, Backup, etc.), el sistema soporta un total de
Bus IDE cuatro dispositivos IDE. Si su sistema tiene dispositivos IDE, la
opción debe ser ENABLED. Si se instala una tarjeta controladora
IDE, unos o ambos canales deben estar DISABLED
Seleccionar OS2 solamente si el sistema operativo instalado en el
OS Select for
ordenador es OS/2 y el equipo tiene más de 64 MB de memoria
DRAM>64MB
RAM.
P
Page Hit
Esta función se utiliza para comprobar la controladora.
Control
Selecciona la combinación correcta de ciclos de reloj según las
Page Mode
especificaciones de la placa base y las especificaciones de la
Read WS
memoria RAM de tipo FPM (Fast Page Mode)
Parallel Port Seleccionar tipo 1.7 o 1.9 para el puerto EPP, de acuerdo con el
EPP Type periférico conectado al puerto paralelo
Selecciona un modo de funcionamiento para el puerto paralelo de la

placa base. Seleccionar NORMAL, COMPATIBLE o SPP a menos
Parallel Port que se esté seguro que tanto el software como el hardware soportan
Mode uno de los otros modos posibles.
Cuando está ENABLED, los accesos del procesador al bus PCI se

Passive pueden realizar durante el PASSIVE RELEASE. Si no, el arbitro sólo
Release acepta otro acceso del bus PCI a memoria RAM. ENABLED mejora
las prestaciones.
PCI 2.1 Seleccionar ENABLED para soportar compatibilidad con la
Compliance especificación PCI 2.1
El método por el cual el bus PCI determina qué dispositivo gana el
acceso al bus. Normalmente el acceso se da al que primero llega.
PCI Arbitration
Cuando se rota la prioridad, cuando un dispositivo accede al bus se
Mode
le asigna la menor prioridad y los demás dispositivos avanzan en la
lista de prioridad.
PCI burst
Seleccionar el número de ciclos de reloj asignados para una
Read/Write
lectura/escritura en ráfagas de un PCI master
WS
PCI Burst Cuando esta opción está ENABLED, el Chipset envía largas ráfagas

Write Combine de datos desde los buffers.
El fabricante de la placa base decide si el reloj PCI está sincronizado
PCI CLK
con el reloj del procesador o es asíncrono.
El Chipset tiene un buffer de escritura de 32 bits para soportar ciclos
PCI Delayed retardados de transacciones. Seleccionar ENABLED para que esté
Transaction de acuerdo con la versión 2.1 del bus PCI. ENABLED mejora las
Cuando está ENABLED cada transacción de escritura va al buffer de
PCI Dynamic escritura y si los datos lo permiten se envían a ráfagas al bus PCI,
Bursting acelerando el equipo al reducir el número de accesos al bus PCI y
enviando más datos en cada paquete de cada vez.
Cuando está ENABLED, el bus PCI interpreta los ciclos de lectura
del procesador como el protocolo PCI de ráfagas, de este modo los
PCI Fast Back
ciclos secuenciales de lectura de memoria del procesador BACK-TO-
to Back Wr
BACK dirigidos al bus PCI se traducen a ciclos de lectura de
memoria en ráfagas al bus PCI.
Este apartado permite seleccionar la IRQ para la controladora IDE
PCI o ISA. Si el equipo no tiene controladoras integradas en placa
PCI IDE IRQ
base, debe seleccionarse la IRQ adecuada a la tarjeta instalada. Las
Map to
IRQ estándar para los canales IDE son IRQ14 para el canal primario
y IRQ15 para el canal secundario.
PCI IRQ Dejar el activador de la IRQ en LEVEL a menos que el dispositivo
Activated by PCI asignado a la IRQ especifique interrupción activada por EDGE.
PCI Master 0 Cuando está ENABLED, las escrituras al bus PCI se ejecutan sin
WS Write estados de espera.
Cuando está ENABLED, los comandos PCI de línea de lectura de
PCI Mem Line memoria buscan líneas completas de cache. Cuando está
Read DISABLED, un comando PCI de línea de lectura de memoria da
lecturas parciales en el bus del procesador.
Cuando está ENABLED, los comandos PCI de memoria buscan

líneas completas de caché junto con la búsqueda adelantada de tres
líneas adicionales de cache. La búsqueda por adelantado no cruza
PCI Mem Line los límites de dirección de 4KB. Cuando está DISABLED, no se
Read Prefetch realiza la búsqueda por adelantado. Este valor no tiene sentido si el
valor PCI MEM LINE READ está DISABLED. ENABLED mejora las
prestaciones del equipo.
PCI Posted Se puede habilitar o deshabilitar la habilidad del Chipset para usar un
Write Buffer buffer para las escrituras enviadas iniciadas en el bus PCI.
PCI Preempt Establece la duración en ciclos de reloj antes de que un comando
Timer PCI de por finalizado el anterior cuando hay una petición pendiente.

Pre-snooping es una técnica por la cual un comando PCI puede
continuar enviando una ráfaga de datos hasta el límite de página de
PCI Pre-Snoop
4K, en vez de hasta un límite de línea de memoria.
Selecciona el número de ciclos de reloj para una lectura en ráfaga.
PCI Read Ni muchos ni pocos, todo depende si trabajamos con bloques
Burst WS grandes de datos o múltiples datos de pequeño tamaño
respectivamente.
Cuando está DISABLED, los ciclos PCI se desconectan si el primer
acceso a datos no se completa en 16 ciclos del reloj PCI. Cuando
PCI Time out
está ENABLED, los ciclos PCI permanecen conectados aunque no
se complete el acceso de datos antes de 16 ciclos del reloj PCI.
PCI to DRAM El sistema soporta escrituras almacenadas en buffer del bus PCI a la
Buffer memoria RAM para aumentar la velocidad.
El Chipset mantiene su propio buffer interno para las escrituras del
bus PCI a la memoria caché externa. Cuando el buffer está
PCI to L2
ENABLED, los ciclos de escritura del bus PCI a la cache externa
Write Buffer
pasan al buffer, de modo que cada dispositivo puede completar sus
ciclos sin esperar al siguiente
Dejar este parámetro DISABLED. Solamente ha de estar ENABLED
PCI/VGA si una tarjeta ISA instalada en el sistema lo requiere, para sincronizar
Palette Snoop la tarjeta descompresora MPEG con la tarjeta gráfica o si se usa un
convertidor VGA / TV.
Cuando este valor está ENABLED, las escrituras del bus PCI al
procesador pasan por el buffer, de modo que el bus PCI puede
continuar escribiendo mientras el procesador está ocupado con otro
PCI-To-CPU
proceso. Cuando está DISABLED, las escrituras no pasan por el
Write Posting
buffer y el bus PCI debe esperar hasta que el procesador esté libre
antes de comenzar otro ciclo de escritura. ENABLED mejora las
prestaciones del equipo.
Es un rasgo de optimización de la memoria RAM: si está ENABLED,
se habilita la escritura continua del bus PCI a memoria RAM. Los
PCI-To-DRAM buffer del chipset almacenan los datos escritos del bus PCI a la
Pipeline memoria. Cuando está DISABLED, las escrituras del bus PCI a la
memoria RAM se limitan a una sola transferencia por cada ciclo de
escritura
PCI Write ENABLED permite que varias escrituras sucesivas al bus PCI se
Burst hagan en modo ráfaga de una sola vez.
PCI Write Establece el número de ciclos de reloj que puede durar una escritura
Burst WS en ráfaga.
PEER CONCURRENCY significa que más de un dispositivo PCI
Peer
puede estar activo a la vez. ENABLED acelera la velocidad del bus
Concurrency
PCI, aumentando las prestaciones del equipo.
Seleccionar ENABLED para habilitar la función de lectura y escritura
Pipeline continua de la caché cuando la memoria caché de segundo nivel del
sistema es de tipo continuo síncrono (pipelined synchronous cache)
Pipeline CachePara una caché secundaria de un sólo banco, seleccionar FASTER.

Timing Si es de dos bancos, seleccionar FASTEST.
Cuando está ENABLED, la controladora pide al procesador una

nueva dirección de memoria antes que todas las transferencias de
Pipelined
datos de los ciclos actuales estén completados, dando lugar a un
Function
aumento de prestaciones.
PM Control by Si se instala en el equipo el sistema avanzado de ahorro de energía
APM (APM), seleccionar YES mejora el ahorro.
Se puede desactivar la monitorización de algunos dispositivos y
algunas IRQ para que no anulen el modo de ahorro de energía. El
PM Events dispositivo desactivador por defecto es el uso del teclado. Cuando
está ON (o se nombre el dispositivo, LPT o COM) la actividad de uno
de los dispositivos de la lista anula el modo de ahorro de energía.
El ahorro de energía se configura como SMI Green mode, que es el
PM Mode
modo requerido por el procesador.
Si se instala en el equipo el sistema avanzado de ahorro de energía

PM wait for
(APM), seleccionar YES mejora el ahorro.
APM
La BIOS puede configurar automáticamente los dispositivos
PnP BIOS compatibles con el estándar PLUG AND PLAY. Si se selecciona
Auto-Config ENABLED, las IRQ disponibles desaparecen, porque la BIOS las
asigna automáticamente.
PNP OS Seleccionar YES si el sistema operativo instalado es PLUG AND
Installed PLAY, como por ejemplo WINDOWS 95.
Cuando este parámetro está ENABLED, las escrituras del bus PCI a
memoria son enviadas con retraso. Este es un retraso intermedio. Si
Posted PCI se activa el buffer para la escritura con retraso del procesador y del
Memory Writes bus PCI a memoria RAM, los datos se intercalan con los datos de
escritura del procesador y son enviados una segunda vez antes de
ser escritos a memoria.
Cuando está ENABLED al pulsar el botón de encendido más de
Power Button cuatro segundos el equipo se apaga. Esto es especialmente útil
Over Ride cuando el equipo se ha quedado colgado. En placas con Chipset
SIS5597
Power Down Se puede desactivar la monitorización de algunas IRQ para que no
Activities anulen el modo de ahorro de energía
Power Down
Se puede desactivar la monitorización de algunas IRQ para que no
and Resume
anulen el modo de ahorro de energía SUSPEND.
Events
Power Esta opción permite escoger el tipo o grado de ahorro de energía
Management entre los modos Doze, Standby, y Suspend.
Esta tabla describe cada uno de los modos:

Max Saving Ahorro máximo. Sólo para procesadores SL
(portátiles)

User Define Establecer individualmente cada modo.
Min Saving Ahorro mínimo.
Cada conexión de un periférico PCI es capaz de activar hasta 4
interrupciones: INT# A, INT# B, INT# C y INT# D. Por defecto a la
Primary & conexión PCI se le asigna INT# A. Asignar INT# B no tiene sentido a
Secondary IDE menos que el periférico necesite dos IRQ. Como el interfaz IDE de la
INT# placa base tiene 2 canales, requiere dos IRQ. Los campos de las
IRQ IDE toman por defecto los valores apropiados, y el canal
primario usa una IRQ menor que el canal secundario.
Primary Frame Selecciona un tamaño para el buffer PCI. El tamaño no debería
Buffer afectar a la memoria local
PS/2 Mouse
Si el sistema tiene un puerto PS/2, pero se instala un ratón de puerto
Function
serie, seleccionar DISABLED para ahorrar una IRQ.
Control
Q
Cuando está actuando el puente de bus PCI-VL como PCI master y
está recibiendo datos del procesador, se habilita un buffer rápido de
Quick Frame procesador a bus PCI cuando este apartado está ENABLED. El uso
Generation del buffer permite al procesador completar una escritura aunque los
datos no hayan sido transferidos totalmente al bus PCI. Esto reduce
el número de ciclos necesarios y acelera el proceso de datos.
ENABLED reduce el tiempo necesario para realizar el chequeo de

arranque (POST). Esto omite ciertos pasos. Es preferible que esté
Quick Power
DISABLED para detectar posibles problemas durante el arranque y
On Self Test
no mientras se trabaja.
R
RAMW# RAMW es una señal que permite escrituras en memoria. El
Assertion fabricante escoge NORMAL o FGASTAR de acuerdo con el tipo de
Timing memoria.
RAS
Cuando está ENABLED, RAS# permanece fijado al final del control
Precharge
de acceso.
Access End
RAS
Precharge El tiempo de precarga es el número de ciclos que necesita RAS para
Time acumular su carga antes del refresco de memoria RAM. Un valor
RAS menor acelera el equipo, pero si se establece tiempo insuficiente, el
Precharge refresco puede ser incompleto y se pueden perder datos.
Period
RAS Pulse El fabricante del equipo debe establecer el número de ciclos de reloj

Width
del procesador asignados para el refresco del latido de RAS, de
RAS Pulse
acuerdo con las especificaciones de la memoria RAM instalada.
Width Refresh
Cuando está DISABLED, se genera un ciclo de refresco de memoria
RAS Timeout cada 15 microsegundos. Cuando está ENABLED, se generan ciclos
de refresco extra.
Cuando se refresca la memoria RAM, las filas y las columnas lo
hacen de modo separado. Este apartado permite determinar el
RAS to CAS tiempo de transición de RAS (row address strobe FILAS) a CAS
Delay Timing (column address strobe - COLUMNAS). Escoger el valor más bajo
posible, pero si se producen errores frecuentes, ir aumentando el
valor poco a poco
El tiempo de precarga es el número de ciclos que necesita RAS para
RAS#
acumular su carga antes del refresco de memoria RAM. Si se
Precharge
establece tiempo insuficiente, el refresco puede ser incompleto y se
Time
pueden perder datos.
RAS# to CAS# Este apartado permite insertar un ciclo de retraso desde el momento
Address Delay en que se asigna RAS# hasta que se asigna CAS#.
Este apartado permite insertar un ciclo de retraso entre las señales
RAS# to CAS# STROBE de CAS y RAS cuando se escribe, lee o refresca la
Delay memoria RAM. DISABLED aumenta las prestaciones; ENABLED
proporciona mayor estabilidad.
El diseñador del equipo debe establecer el número de ciclos del
Read CAS#
procesador que necesita la señal CAS durante una operación de
Pulse Width
lectura de memoria.
Característica de optimización de memoria: si una lectura de
Read-Around- memoria es dirigida a una localización cuya última escritura está en
Write un buffer antes de ser escrita a memoria, la lectura se hace con el
contenido del buffer, y no se envía a memoria RAM.
Seleccionando ENABLED se optimizan la velocidad de memoria
Reduce DRAM RAM acortando el tiempo requerido antes de las operaciones de
Leadoff Cycle lectura o escritura de memoria. La memoria RAM instalada debe
soportar un ciclo reducido.
Selecciona el el periodo de tiempo en nanosegundos para refrescar
Refresh Cycle
la memoria, de acuerdo con las especificaciones de la memoria
Time (ns)
instalada.
Refresh RAS# Selecciona el número de ciclos de reloj que se asignan a RAS# para
Assertion los ciclos de refresco. A menor número mejores prestaciones.
Reload Global Cuando está ENABLED, cualquier operación de los dispositivos
Timer Events listados reinicia el temporizador para el modo STANDBY.
Al seleccionar YES se libera la IRQ6 cuando el equipo no tiene

Report No FDD disquetera (o no se quiere utilizar). Además, debemos deshabilitar la
For WIN 95 ONBOARD FDC CONTROLLER en el apartado de INTEGRATED
PHERIPHERALS de la BIOS
Reset Normalmente este valor está DISABLED. Se selecciona ENABLED

para reiniciar los datos de configuración al salir de la configuración
Configuration
de la BIOS después de haber instalado un dispositivo o haber
Data
cambiado valores debido a un fallo en el encendido del equipo.
La BIOS de tipo PLUG AND PLAY configura automáticamente los
dispositivos que cumplen el estándar PLUG AND PLAY. Si se
Resources
selecciona AUTO, desaparecen los campos de IRQ y DMA, porque
Controlled By
la BIOS los asigna automáticamente.
Resume by
Una llamada al MODEM anula el modo de ahorro de energía.
Ring
RTC Alarm Permite establecer la fecha y la hora para que el equipo despierte
resume del modo suspendido
S
SDRAM Bank Si el equipo tiene 16MB de RAM dejar DISABLED y escoger 2 Bank
Interleave o 4-Bank si tiene 64MB o más
Se puede escoger una combinación de latencia CAS y retardo RAS-
to-CAS en ciclos de 2/2 y 3/3. El fabricante de la placa base debe
SDRAM (CAS
establecer los valores dependiendo de la memoria RAM instalada.
Lat/RAS-to-
No cambiar los valores a menos que se cambie la memoria por una
CAS)
con distintas especificaciones o se cambie el procesador. En
general, un valor menor aumenta las prestaciones.
Cuando se instala memoria RAM síncrona (SDRAM), el número de
SDRAM CAS ciclos de reloj de la latencia CAS depende de la velocidad de la
Latency memoria RAM. En general, un valor menor aumenta las
prestaciones.
Cuando se instala memoria RAM síncrona (SDRAM), el número de
SDRAM CAS ciclos de reloj de la latencia CAS depende de la velocidad de la
Latency Time memoria RAM. En general, un valor menor aumenta las
prestaciones.
SDRAM Cycle
Establece los tiempos de latencia de CAS.
Length
SDRAM RAS
Si está ENABLED todos los ciclos de reloj refrescan todos los
Precharge
bancos de memoria.
Control
Si se establece tiempo insuficiente para que RAS acumule su carga
SDRAM RAS antes del refresco de memoria RAM, el refresco puede ser
Precharge incompleto y se pueden perder datos. FAST aumenta las
Time prestaciones; SLOW proporciona mayor estabilidad. Este apartado
sólo tiene valor cuando el sistema tiene instalada memoria SDRAM.
Este apartado permite insertar un ciclo de retraso entre las señales
STROBE de CAS y RAS cuando se escribe, lee o refresca la
SDRAM RAS
memoria RAM. FAST aumenta las prestaciones; SLOW proporciona
to CAS Delay
mayor estabilidad. Este apartado sólo tiene valor cuando el sistema
tiene instalada memoria SDRAM
SDRAM El Chipset puede especular sobre la dirección de lectura de memoria
Speculative RAM, reduciendo así los tiempos de latencia de lectura. El
Read procesador inicia una petición de lectura que contiene la dirección de

memoria de los datos. La controladora de memoria recibe la
petición. Cuando este apartado está ENABLED, la controladora
inicia el comando de lectura un poco antes de haber acabado de
descodificar la dirección de los datos.
SDRAM Wait Si es necesario el fabricante inserta un estado de espera entre cada
State Control acceso de datos a memoria.
El fabricante selecciona el valor adecuado para las transferencias

SDRAM WR
del buffer de escritura a memoria, de acuerdo con las características
Retire Rate
de esta.
Si se ha establecido una clave, se debe seleccionar si ésta se pedirá
Security Option cada vez que arranque el sistema (SYSTEM)o solamente cada vez
que se acceda a la configuración (SETUP).
Serial Port 1/2 Seleccionar entre la IRQ por defecto o ninguna para los puertos
Interrupt serie COM 1/3 y COM 2/4.
Serial Port 1/2 Seleccionar ENABLED si se conecta un dispositivo Midi a uno de los
Midi puertos
FIRMWARE es el software que reside en un chip con memoria de
sólo lectura (ROM) que está en un dispositivo. La BIOS permite
crear en la memoria RAM una copia del FIRMWARE de la BIOS del
sistema , la BIOS de vídeo y algunas instrucciones de algunos
periféricos como las controladoras SCSI.
SHADOWING copia el FIRMWARE de la ROM a la memoria RAM

del sistema, donde el procesador puede leerla a través del bus de
memoria de 16 o 32 bits.
Si no está SHADOWED, debe leerla a través de un bus de 8 bits.
SHADOWING mejora las prestaciones, pero reduce la cantidad de
Shadow memoria alta (640 KB a 1 MB)que se necesita para cargar los
drivers de los componentes instalados en el sistema.
SHADOWING debe habilitarse en cada sección de memoria por

separado. Muchos fabricantes evitan que estas opciones se puedan
modificar eliminando esto valores de la BIOS.
La BIOS de vídeo se copia al área de memoria C0000-C7FFF. Las

otras áreas pueden estar ocupadas por otros dispositivos. Si un
periférico instalado contiene FIRMAWARE en ROM, hay que saber
el rango exacto de memoria que ocupa para hacer SHADOWING
con el area correcta de memoria RAM.
Shared VGA Especifica la velocidad de memoria de la memoria RAM asignada
Memory Speed como memoria de vídeo.
Single ALE Seleccionar ENABLED para activar una señal única ALE en vez de
Enable múltiples señales durante un ciclo de conversión de bus.
Single Bit Error Si se habilita ECC (código de corrección de errores), en caso de que

la memoria instalada lo soporte, ENABLED indica al sistema que
Report
avise de los errores.
Selecciona STOP CLOCK (parar el reloj) o SLOW CLOCK (reducir la
Sleep Clock
velocidad del reloj) en modo de ahorro de energía.
Después del periodo seleccionado de inactividad, todos los
Sleep Timer
dispositivos excepto el disco duro y el procesador se apagan
Algunos dispositivos PCI usan interrupciones para indicar que
necesitan usar el bus PCI. Otros, como las tarjetas gráficas, no
necesitan una interrupción. Cada ranura PCI puede activar hasta 4
IRQ, INT# A, INT# B, INT# C y INT# D. Por defecto, una ranura PCI
Slot 1/2/3/4
usa INT# A. Asignar INT# B no tine sentido a menos que el
Using INT#
dispositivo requiera dos IRQ. INT# C indica que necesita tres y INT#
D indica que necesita cuatro. Seleccionando AUTO, por defecto,
permite que la controladora PCI asigne automáticamente las
interrupciones.
Si el equipo tiene instalada memoria RAM de refresco lento, si este
Slow Refresh
apartado está ENABLED la frecuencia de refresco se reduce a un
Enable
cuarto de la velocidad por defecto.
Cuando está ENABLED, apagar el sistema con el botón ON / OFF
Soft-Off by pone al equipo en un modo de muy bajo consumo, volviendo
PWR-BTTN inmediatamente a estar disponible al tocar el botón o al recibir una
llamada por el MODEM.
Spread Cuando está ENABLED, la velocidad del bus del procesador se
Spectrum modula o varía dinámicamente para evitar interferencias de radio.
Modulation Obviamente, este valor perjudica a las prestaciones.
SRAM Back-to- ENABLED reduce el tiempo de latencia entre las transferencias de
Back 32 bits, resultando en ráfagas de transferencia de 64 bits.
Estos números son el esquema de ciclos que usa el procesador para

leer datos de la cache. El fabricante de la placa base debe escoger
SRAM Read
los valores de acuerdo con el tamaño y la velocidad de acceso de
Timing
los módulos de memoria caché. A menor número, mejores
prestaciones.
La controladora admite caché síncrona y asíncrona. Escoger el tipo
SRAM Type
de acuerdo con la caché instalada en el equipo.
Si es necesario se puede insertar un estado de espera en el ciclo de
SRAM Write escritura de la caché. El fabricante de la placa debe escoger el
Timing número de estados de espera adecuado. Si se producen errores de
caché, añadir un estado de espera.
Después del periodo de tiempo seleccionado, el disco duro y la
Standby Mode tarjeta gráfica se apagan mientras que los otros dispositivos siguen
funcionando.
Standby Speed Selecciona un divisor para reducir la velocidad real del procesador
(div by) en modo Standby.

Selecciona es periodo de tiempo tras el cual el sistema entra en
Standby Timer
modo STANDBY. Este periodo debe ser más largo que el establecido
Select
para el modo DOZE.
Después del periodo de inactividad seleccionado para cada
Standby
dispositivo (video, disco duro, periféricos), el dispositivo entra en
Timers
modo Standby
Starting Point Controla el tiempo de comienzo de las operaciones de paginación de
of Paging memoria
Después del periodo de inactividad seleccionado, todos los
Suspend Mode
dispositivos excepto el procesador se apagan
Selecciona el tipo de modo SUSPEND:
Power-on suspend (el procesador y el sistema
POS base están encendidos en un modo de muy bajo
Suspend Mode
consumo)
Option
STD Guardar el estado actual de pantalla a disco duro
Guardar el estado actual de pantalla a memoria
STR
RAM
Si la memoria caché es de tipo Pipeline Burst, seleccionando
Sustained T3
ENABLED se permite una escritura sostenida durante tres ciclos de
Write
reloj con buses de 66MHz y 75MHz.
Swap Floppy Este apartado sólo es válido en equipos con dos disqueteras.
Drive ENABLED asigna a la unidad B la letra A y viceversa.
Con el chipset SIS5597, selecciona la función que realiza el botón
de encendido
DETURBO reduce la velocidad del procesador
Switch el sistema entra en modo SUSPEND
BREAK
Function
el sistema entra en modo SUSPEND y para
BREAK/WAKE retornar hay que pulsar de nuevo el botón
Si se instala memoria caché síncrona, aquí podemos especificar si la

SYNC SRAM
caché es síncrona estándar (STANDARD) o de tipo continuo
Support
(PIPELINED).
La velocidad del reloj síncrono del bus AT es la velocidad a la cual el
procesador se comunica con el bus AT de expansión. La velocidad
Synchronous
es una fracción de CLK, la velocidad del bus del procesador. Si un
AT Clock
periférico tiene problemas de velocidad, probar a cambiar a una
velocidad menor (de CLK/3 a CLK/4).
ENABLED permite copiar a memoria caché la ROM BIOS del

System BIOS sistema en la dirección F0000h-FFFFFh, aumentando así las
cacheable prestaciones. Sin embargo, si un programa escribe en este área se
puede producir un error..
T
Tag Compare El punto de muestra Tag puede estar en el primer ciclo T2 (con 0

estados de espera) o en el segundo ciclo T2 (con 1 estado de
Wait States espera). La operación TAG con 0 estados de espera requiere una
memoria caché de 12 nanosegundos o más rápida.
Selecciona un CACHE TAG RAM de 7 bits con un bit DIRTY, o un
Tag Option
TAG de 8 bits.
El sistema usa TAG BITS para determinar el estado de los datos en
Tag RAM Size la cache. El valor de este campo debe coincidir con las
especificaciones de los chips de TAG RAM instalados
La controladora de caché soporta dos métodos para determinar el
estado de datos en la caché. SEPARATE separa la señal TAG de la
Tag/Dirty
señal DIRTY. COMBINE combina las dos señales en una señal única
implement
de 8 bits (si se selecciona 7 bits en la anterior) o 9 bits ( si se
seleccionan 8 bits en la anterior).
Cuando el sistema entra en modo DOZE, el reloj del procesador

Throttle Duty
corre sólo parte del tiempo. Aquí se puede seleccionar el porcentaje
Cycle
de ese tiempo.
El formato es de tipo 24 horas. Por ejemplo, 1 de la tarde es
13:00:00. Ir al campo deseado utilizando el cursor. Pulsar PgUp
Time
(RePag) o PgDn (AvPag) para cambiar el valor, o escribir el valor
deseado
Permite forzar el bus del procesador (66 o 100MHz) entre un 2'5% y
un 5%. No todas las placas lo soportan, pero hay que tener en
Turbo cuenta que supone forzar el procesador. Si funciona supone un
Frequency incremento importante de prestaciones sin los típicos excesos de
buses como 75, 83, 112 o 133MHz. Es como habilitar el bus de
100MHz con un procesador con bus de 100MHz.
ENABLED acorta los ciclos de comienzo y aumenta las prestaciones
Turbo Read
en equipos sin memoria caché, equipos con bus de 50 o 60 MHz o
Leadoff
equipos con un sólo banco de memoria RAM de tipo EDO.
Cuando está ENABLED el rango de memoria de A_0000 a B_0000
Turbo VGA (0 se utiliza para ciertos rasgos de aceleración. Estos rasgos no
WS at A/B) afectan a resoluciones superiores a VGA, y además estos rangos
son utilizados por juegos como DOOM.
Turn-Around Cuando está ENABLED, el Chipset inserta un ciclo de reloj extra al
Insertion retorno de los ciclos de memoria BACK-TO-BACK.
TxD, RxD Consultar la documentación del periférico de infrarrojos para
Active seleccionar el valor adecuado para las señales TxD y RxD
Typematic
Cuando está ENABLED, se puede seleccionar el número de veces
Rate
por segundo que se repite el carácter de una tecla pulsada.
(Chars/Sec)
Cuando está DISABLED, los valores anteriores no se aplican y las
Typematic teclas repiten con la frecuencia marcada por la controladora de
Rate Setting teclado del sistema. Cuando está ENABLED, se puede seleccionar
el retraso y la frecuencia de repetición

U
Selecciona el modo de operación del segundo puerto en serie (COM)
Normal Puerto serie RS-232C
IrDA SIR Puerto serie de infrarrojos compatible IrDA
UART 2 Mode
IrDA MIR Puerto de infrarrojos 1 MB/sec
IrDA FIR Puerto de infrarrojos estándar rápido
Sharp IR Transmisión de datos a 4-Mb/s
UR2 Mode Ver modo de la UART2
Seleccionar ENABLED si el equipo tiene una controladora de Puerto
USB Controller
Serie Universal (USB) y existen dispositivos USB.
USB Keyboard Seleccionar ENABLED si el equipo tiene una controladora de Puerto
Support Serie Universal (USB) y hay un teclado USB instalado.
USB Latency Seleccionar la cantidad mínima de tiempo, en ciclos del reloj PCI,
Time (PCI que la controladora USB puede ocupar el bus PCI. Un valor menor
CLK) mejora las prestaciones del equipo.
Debe consultarse la documentación del periférico de infrarrojos para
Use IR Pins
fijar los valores correctos para las señales TxD y RxD
Used Mem Selecciona la dirección base para el área de memoria usada por
base addr cualquier periférico que requiera memoria alta (de 640 KB a 1 MB).
Selecciona la longitud del área de memoria especificada en el
Used Mem
apartado anterior. Este valor no aparece si no se especifica una
Length
dirección base.
Cuando la cache de la memoria de vídeo se configura para el modo
USWC Write
USWC, seleccionar ENABLED para una caché en modo WRITE-
Post
BACK.
V
VGA Active Cuando está ENABLED, cualquier actividad de vídeo reinicia el
Monitor temporizador para el modo STANDBY
Cuando está ENABLED, se implementa un buffer fijo de vídeo entre
VGA Frame
A000h y BFFFh y también se implementa un buffer de escritura de
Buffer
procesador al bus PCI.
Si está ENABLED, el rango de memoria VGA de A_0000 a B_0000
VGA usa una serie especial de rasgos de aceleración. Estos rasgos no
Performance tienen valor en modos de vídeo más allá del estándar VGA, modos
Mode típicos de WINDOWS, OS/2, UNIX, etc. Esta área de memoria es
muy utilizada por juegos como DOOM.
VGA Shared Especifica el tamaño de la memoria del sistema que se asigna a
Memory Size memoria de vídeo, de 512 KB a 4 MB.
Video Selecciona el tipo del subsistema primario de video del ordenador. la
BIOS suele detectar automáticamente el tipo correcto. La BIOS
soporta un subsistema secundario de vídeo, pero no se selecciona
en la BIOS.
EGA/VGA Enhanced Graphics Adapter / Video Graphics Array.
Para adaptadores de monitor EGA, VGA, SEGA,
SVGA o PGA.

Adaptadora gráfica en color, en modo de 40
CGA 40
columnas
Adaptadora gráfica en color, en modo de 80
CGA 80
columnas
Adaptador monocromo, incluyendo los de alta
MONO
resolución
Si se selecciona ENABLED se permite copiar en caché la BIOS ROM
Video BIOS de vídeo en la dirección C0000h a C7FFFh, aumentando así las
Cacheable prestaciones gráficas. Pero si un programa escribe en este área se
pueden producir errores
Video Buffer Cuando está ENABLED, la BIOS de vídeo (en la dirección C0000h a
Cacheable C7FFFh) se copia a la caché
Video Cuando está ENABLED, cualquier actividad de vídeo anula el modo
Detection de ahorro de energía o pone a cero el temporizador de inactividad.
Seleccionar modo UC (no copiar a cache) o modo USWC (no copiar

Video Memory
a caché, combinar escritura especulativa). USWC puede mejorar las
Cache Mode
prestaciones cuando se accede al buffer de memoria de vídeo.
Selecciona el modo en que se apaga el monitor al pasar de ahorro
Video Off After
medio a ahorro máximo de energía.
Determina la manera en que se apaga el monitor
El sistema apaga los puertos de sincronización
V/H
vertical y horizontal y no escribe datos al buffer de
SYNC+Blank
vídeo.
Video Off Seleccionar esta opción si el monitor soporta el
Method estándar Display Power Management Signaling
DPMS Support (DPMS) VESA. Se debe utilizar el software
suministrado para el sistema de vídeo para
seleccionar los valores adecuados.
Blank Screen El sistema no escribe datos
Selecciona los modos de ahorro de energía cuando se apaga el
monitor:
Always On El monitor permanece encendido
Video Off Suspend --> OffMonitor queda en blanco en el modo SUSPEND.
Option Susp, Stby --> Monitor queda en blanco en el modo SUSPEND y
Off STANDBY
All Modes --> El monitor queda en blanco en todos los modos de
Off ahorro de energía.
Seleccionar ENABLED para permitir que se copie a caché la BIOS

Video RAM ROM de vídeo en la dirección C0000h a C7FFFh, aumentando así
Cacheable las prestaciones gráficas. Pero, si un programa escribe a esta área
de memoria se producirá un error de memoria

Cuando está ENABLED, se recibe un mensaje de aviso si un
programa (especialmente un virus) intenta rescribir el sector de
arranque o la tabla de partición del disco duro. Entonces debe
ejecutarse un programa anti-virus
Virus Warning
NOTA: Muchos programas de diagnóstico que acceden al sector de
arranque pueden disparar este mensaje. En tal caso, conviene
desactivar el aviso. Desactivar esta opción para instalar WINDOWS
95.
W
Wake Up
Habilita las interrupciones (IRQ) deseadas para despertar el sistema
Event in
de un estado de ahorro reducido de energía.
Inactive Mode
Se puede activar o desactivar la monitorización de cada IRQ para
que despierten o no el sistema de un modo de ahorro de energía
DOZE o STANDBY.
Wake Up
Por ejemplo, si se tienen un MODEM en la IRQ3, puede utilizarse
Events
esa IRQ como desactivador del modo de ahorro para que el sistema
reciba el mensaje.
El dispositivo desactivador por defecto es el teclado.

Watch Dog Programa una señal acústica o un reset cuando el programa que se
Timer monitoriza no responde de manera adecuada.
WAVE2 DMA
Selecciona un canal DMA para el dispositivo WAVE2.
Select
WAVE2 IRQ
Selecciona una interrupción (IRQ) para el dispositivo WAVE2.
Select
WDT Active
Selecciona el periodo de control de Watch Dog.
Time
WDT
Configuration Selecciona el puerto I/O de Watch Dog.
Port
WDT Time Out
Selecciona la respuesta de Watch Dog.
Active For
Este apartado controla el rasgo de unión de datos para los ciclos del
buffer. Cuando está ENABLED ,la controladora comprueba las ocho
Word Merge
señales de habilitación del procesador para determinar si los datos
leídos del bus PCI por el procesador pueden ser unidos.
El diseñador del equipo debe establecer el número de ciclos del
Write CAS#
procesador que la señal CAS permanece asignada durante una
Pulse Width
operación de lectura de memoria RAM.
X
Y
Z
ZZ Active in Cuando está ENABLED, la señal ZZ está activa durante el modo

Suspend SUSPEND.
A continuación se detalla la lista completa de codigos de chequoe muy utiles para

el análisis de fallas cuando la Bios se encuentra realizando la lista de verificación
del sistema al encender por primera ves la computadora.
LISTA DE CODIGOS POST
Intel Motherboards (AMI BIOS FX)
La siguiente lista de errors de codigos son usados en la mayoria de las
motherboars Intel con chips AMI BIOS FX. Todos los errores de codigos son
mostrados en formato de numeros hexadecimales.
Descripción de codigos:
00h Give con trol to BIOS ROM in Flash - exe cute boot.
00h Exe cute BIOS boot se quence.
02h Dis able in ter nal cache. Key board con trol ler test.
08h Dis able DMA con trol ler #1, #2. Dis able in ter rupt con trol ler #1, #2.
Re set video dis play.

0Dh Check for sig na ture of manu fac tur ing com pany.
0Dh If de fault jumper is set, go to Load CMOS De fault.
0Eh Check the va lid ity of CMOS - if there is any thing wrong or invalid,
force to de fault.
0Fh Load de fault CMOS set tings.
10h Clear er ror reg is ter, clear CMOS pend ing in ter rupt, check and set
clock rate, check and set base mem ory size 512 KB of 640 KB.
10h If base mem ory size is 640 KB, al lo cate ex tended BIOS data area
(EBDA) - oth er wise, cal cu late the EBDA.
10h Set up over lay en vi ron ment. Up date setup Flags with cur rent op er at ing
en vi ron ment. Ini tial ize in ter rupt vec tor point ing to the er ror han dlers,
Up date setup Flags in EBDA. Ini tial ize CMOS point ers in EBDA.
13h Pro gram all chipset reg is ters.
15h Ini tial ize sys tem timer.

1Bh Go to real mem ory base 64 KB test.
20h 16 Kb base RAM test.
23h Hook made avail able prior to ini tial iz ing the in ter rupt vec tor ta ble.
23h Set up in ter rupt vec tors.
24h Ini tial ize and load in ter rupt vec tors.
25h Video rows ini tiali za tion.
28h Set mono chrome mode.
29h Set color dis play color mode set.
2Ah Clear par ity status if any.
2Bh Ini tiali za tion re quired in ter nal to some chipset be fore video ini tiali za
tion.
Cus tom video ini tiali za tion.
2Ch Test op tional video ROM.
2Dh Ini tial ize reg is ters in ter nal to chipset af ter video ini tiali za tion.
2Eh Check for video ROM.
2Fh Dis play mem ory read/write test.
30h Test video hori zon tal and ver ti cal trac ing.
31h Dis play video mem ory read/write test.
32h Test video hori zon tal and ver ti cal trac ing - Beep if no video con trol ler
in stalled. Check for MDA.
34h Set up video con figu ra tion (col umn x row). Dis play copy right mes sage.
36h Ini tial ize mes sag ing serv ices. Clear the screen.
37h Dis play the first screen sign- on.
39h Up date screen pointer. Dis play setup mes sage. Dis play key board
sign- on. Dis play mouse sign- on.
40h Mem ory test start ing seg ment at 00000h.
43h Cal cu late the mem ory size left to be tested.
4Fh Dis able cach ing, etc. Check if the sys tem mem ory size is larger than
zero. Test and ini tial ize to zero all DRAM. Re- map mem ory par ti tion if
nec es sary. Test one Mb of mem ory. Up date coun ter on screen. Re peat
mem ory test for each MB of mem ory un til done.
52h Chipset Ad just Mem ory Size - Ad just any base of ex tended mem ory size
be cause of chipset.
61h Test DMA mas ter page reg is ters.
62h Test DMA slave page reg is ters.
65h Pro gram DMA con trol lers.
66h Clear DMA write con trol reg is ters.
67h Un mask timer and NMI. Up date mas ter mask reg ister.
80h Run key board de tec tion. Run mouse de tec tion.
80h Read in ter rupt mask - setup disk ette ISR, #2, key board, and timer.
81h 8042 in ter face test - En able key board in ter rupt if key board is de tected.
82h En able in ter rupt.
83h Check and set key board lock bit.
88h Floppy unit ini tiali za tion - Floppy con trol ler and data setup.
8Ch Set up in ter face be tween the BIOS POST and the de vice ini tiali za tion
man age ment (DIM).
8Fh Read in ter rupt mask. Un mask floppy in ter rupt. Setup floppy con trol ler

and data setup.
92h Set up COM port and LPT port ti me out val ues. Dis play wait mes sage if
setup key is pressed.
96h Clear to bot tom of the screen - Per form chipset ini tiali za tion re quired
be fore op tion ROM scans. Give con trol to ROM in Flash.
97h Verify and give con trol to op tional ROM.
98h Per form any chipset ini tiali za tion re quired af ter op tion ROM scans - give
con trol to ROM in Flash.
9Ah Adds MP en tries for buses, I/O APIC, I/O INTRs, and LINTs.
9Dh Timer data area ini tiali za tion - set time and date.
A0h Set up printer base ad dresses.
A0h En able in ter nal cache.
A1h Set COM base ad dresses - key board stuck key check.
A2h Re set float ing point unit.
A3h Log and dis play POST er rors if any. Check if manu fac tur ing mode - if
there are POST errors, dis play setup key and boot key op tions.
A6h Call Setup pro gram if setup was re quested.
A7h Load and wait for the valid pass word - un mask INT- 0A re di rec tion.
Abh Cus tom float ing point unit ini tiali za tion.
Ach Ini tial ize in ter nal float ing point unit.
Adh Up date CMOS with float ing point unit pres ence.
Adh A fa tal er ror re sults in a con tinu ous echo of ‘DEAD’ to port 80h - echo
‘DE’ (wait 1 sec.), echo ‘AD]’ (wait 1 sec.).
Aeh Set typematic rate.
Afh Read key board ID.
B0h Proc ess POST er rors.
B1h Test cache mem ory.
B3h Set up dis play mode (40x25, 80x25).
B4h Jump to Pre OS (pre- operating sys tem) mod ule.
BBh Per form work be fore reg is ters and cir cu lar key board buffer are cleared
just prior to INT 19h. Re ini tial ize mes sage serv ices. Ini tial ize APM.
Per form post SMI ini tiali za tion. Cir cum vents EMM386’s at tempts to
util ize the lower 32 KB area base.
BBh Fix CMOS Read and CMOS Write so that every call does not set
NMI off. Shadow prod uct in for ma tion in the com pati bil ity seg ment.
Give a beep for boot. Han dle chipset spe cific ma nipu la tion be fore boot.
Check key board for data be fore MP ma nipu la tion.
D0h Ini tial ize DS, ES, GS, and FS. Check if key board sys tem bit is set.
Check whether a hard or soft re set has oc curred.
D1h Power on ini tiali za tion - Ini tial ize spe cial chipsets in power on/hard re
set.
Check cache size and type, write re served cache size in for ma tion to
CMOS, de ter mine proc es sor speed (op tional).
D2h Dis able NMI re port ing.
D3h Re set video adapter.
D4h If the mi cro proc es sor is in pro tected mode, load GDT 4G
seg ment – Chipset Pre Init(), Dis able L1 and L2 cache, per form any

ini tiali za tion re quired be fore the main chipset con figu ra tion is done.
D5h Sys tem va lid ity check. Cal cu late check sum.
D6h Pro vides abil ity to do any spe cial chipset ini tiali za tion re quired be fore
key board con trol ler test ing can be gin.
D7h Flush the key board in put buffer.
D8h Is sue key board BAT com mand.
D9h Re trieve 8042 KBC out put buffer.
Dah If key board ini tiali za tion failed, dis play er ror mes sage and halt.
DBh Pro vide abil ity to do any spe cial chipset ini tiali za tion af ter KBC test.
DDh Ini tial ize key board con trol ler com mand byte.
Deh A fa tal er ror re sults in a con tinu ous echo of ‘DEAD’ to port 80h - echo
‘DE’ (wait 1 sec.), echo ‘AD’ (wait 1 sec).
DFh Dis able mas ter/slave DMA con trol lers.
E0h Ini tial ize mas ter/slave pro gram ma ble in ter rupt con trol lers.
E1h Chipset Init - Pre set any de faults needed to chipset reg is ters.
E1h Start the re fresh timer(s) run ning.
E1h Size all L2/L3 Cache (if pres ent/re quired).
E1h Detect EDO mem ory mod ule (SIMM † or DIMM).
E1h Size mem ory par ti tion bounda ries.
E1h Disable all mem ory holes.
E1h The 512- 640 KB must be DRAM mapped.
E1h Gate A20 must be set and left set for POST.
E2h Ini tial ize timer chan nel 2 for speaker.
E3h Ini tial ize timer chan nel 0 for sys tem timer.
E4h Clear pend ing par ity er rors - dis able and clear par ity, re ac ti vate par ity.
E5h En ter flat mode.
E6h Test the first 2 MB of sys tem mem ory.
E7h Get mini mum mem ory par ti tion size and test mem ory.
E8h Re map DIMMs if fail ure de tected and re map ping sup ported.
E8h Dis play er ror mes sage and halt if re map ping not sup ported.
E9h Af ter mem ory test, clear pend ing par ity er rors. Dis able and clear par ity,
set bits to re ac ti vate par ity.
Eah Set up stack for POST, en able en hanced POST, shadow FE00h block.
Ebh Look for the lo ca tion of dis patcher in the pack ing list.
Ebh Call de com pres sion dis patcher Init func tion.
Ech Make F000h DRAM R/W en abled, force use of EDI.
Edh Ac tively dis patch BIOS.
F0h Ini tial ize I/O cards in slots.
F1h En able ex tended NMI sources.
F2h Test ex tended NMI sources.
F3h Dis play EISA er ror mes sage if any. Get key board con trol ler ven dor,
pro gram the key board con troller.
F4h En able ex tended NMI sources.
F5h Ini tial ize mouse.

AMI WinBIOS
La siguiente es una lista de errors de codigo para chips AMI WIN BIOS. Todos los
errores de codigos son mostrados en formato de numeros hexadecimales.
Descripción de codigos:
01 Proc es sor reg is ter test about to start; dis able NMI next.
02 NMI is dis abled; power on de lay start ing.
03 Power on de lay com plete (to check soft re set/power- on).
05 Soft re set/power- on de ter mined; go ing to en able ROM (i.e., dis able
shadow RAM, cache if any).
06 ROM is en abled; cal cu lat ing ROM BIOS check sum.
07 ROM BIOS check sum passed; CMOS shut down reg is ter test next.
08 CMOS shut down reg is ter test done; CMOS check sum cal cu la tion next.
09 CMOS check sum cal cu la tion done; CMOS diag. byte writ ten; CMOS init.
to be gin (if “INIT CMOS IN EVERY BOOT” is set).
0A CMOS init. done (if any); CMOS status reg is ter to init. date/time next.
0B CMOS status reg is ter init. done; any init. be fore key board BAT next.
0C KB con trol ler I/B free; is sue BAT com mand to key board con trol ler next.
0D BAT com mand to key board con trol ler is sued; ver ify BAT com mand next.
0E Key board con trol ler BAT re sult veri fied; any init. af ter KB con troller
BAT next.
0F Init. af ter KB con trol ler BAT done; KB com mand byte to be writ ten next.
10 Key board con trol ler com mand byte writ ten; is sue pin- 23,24 block ing/
un block ing com mand next.
11 Key board con trol ler pin- 23,24 is blocked/un blocked; check press ing of
<INS> key dur ing power- on next.
12 Check ing for press ing of <INS> key dur ing power- on done; dis able DMA
and In ter rupt con trol lers next.
13 DMA con trol ler #1 and #2 and in ter rupt con trol ler #1 and #2 dis abled;
video dis play is dis abled and port B is ini tial ized; chipset init./auto
mem ory de tec tion next.
14 Chipset init./auto mem ory de tec tion over; un com press the POST code if
com pressed BIOS next.
15 POST code un com pressed; 8254 timer test next.
19 8254 timer test over; start mem ory re fresh test next.
1A Mem ory re fresh line is tog gling; check 15 micro- second ON/OFF time
next.
20 Mem ory re fresh pe riod 30 mi cro sec ond test com plete; base 64K mem
-ory/
ad dress line test next.
21 Ad dress line test passed; tog gle par ity next.
22 Tog gle par ity over; se quen tial data R/W test on base 64K mem ory next.

23 Base 64K se quen tial data R/W test passed; set BIOS stack and setup
be fore In ter rupt vec tor init. next.
24 Setup re quired be fore vec tor init. com plete; In ter rupt vec tor init. next.
25 In ter rupt vec tor init. done; read In put port of 8042 for turbo switch (if any)
and clear pass word if POST diag. switch is ON next.
26 In put port of 8042 is read; init. global data for turbo switch next.
27 Global data init. for turbo switch is over; any init. be fore set ting video
mode next.
28 Ini tiali za tion be fore set ting video mode com plete; mono chrome and
color
mode set ting next.
2A Mono chrome and color mode set ting done; tog gle par ity be fore op tional
ROM test next.
2B Tog gle par ity over; give con trol for any setup re quired be fore op tional
video ROM check next.
2C Proc ess ing be fore video ROM con trol done; look for op tional video ROM
and give con trol next.
2D Op tional video ROM con trol done; give con trol to do any procesing af ter
video ROM re turns con trol next.
2E Re turn from proc ess ing af ter the video ROM con trol; if EGA/VGA not
found, then do dis play mem ory R/W test.
2F EGA/VGA not found; dis play mem ory R/W test next.
30 Dis play mem ory R/W test passed; look for the re trace check ing next.
31 Dis play mem ory R/W test or re trace check ing failed; al ter nate dis play
mem ory R/W test next.
32 Al ter nate dis play mem ory R/W test passed; look for the al ter nate dis
play
re trace check ing next.
34 Video dis play check ing over; set dis play mode next.
37 Dis play mode set; dis play the power on mes sage next.
39 New cur sor po si tion read and saved; dis play the Hit <DEL> mes sage
next.
3B Hit <DEL> mes sage dis played; start vir tual mode mem ory test next.
40 Go ing to pre pare the de scrip tor ta bles.
42 De scrip tor ta bles pre pared; en ter in vir tual mode for mem ory test next.
43 En tered in the vir tual mode; en able in ter rupts for di ag nos tics mode
next.
44 In ter rupts en abled (if diag. switch ON); init. data to check mem ory wrap
around at 0:0 next.
45 Data ini tial ized; check for mem ory wrap around at 0:0 and find to tal
sys tem mem ory size next.
46 Mem ory wrap around test done; mem ory size calc. over; write pat terns to
test mem ory next.
47 Pat tern to be tested writ ten in ex tended mem ory; write pat terns in base
640K mem ory next.
48 Pat terns writ ten in base mem ory; de ter mine amount of mem ory be low

1Mb next.
49 Amount of mem ory be low 1Mb found and veri fied; de ter mine amount of
mem ory above 1Mb next.
4B Amount of mem ory above 1Mb found and veri fied; check for soft re set
and clear mem ory be low 1Mb for soft re set next (if power on, go to
POST # 4Eh).
4C Mem ory be low 1Mb cleared (SOFT RE SET); clear mem ory above
1Mb next.
4D Mem ory above 1Mb cleared (SOFT RE SET); save the mem ory size
next (go to POST # 52h).
4E Mem ory test started (NOT SOFT RE SET); dis play the first 64K mem ory
size next.
4F Mem ory size dis play started (will be up dated dur ing mem ory test);
se quen tial and ran dom mem ory test next.
50 Mem ory test ing/init. be low 1Mb com plete; ad just dis played mem ory size
for re lo ca tion/shadow next.
51 Mem ory size dis play ad justed due to re lo ca tion/shadow; mem ory test
above 1Mb next.
52 Mem ory test ing/init. above 1Mb com plete; save mem ory size
in for ma tion next.
53 Mem ory size in for ma tion is saved; CPU reg is ters are saved; en ter real
mode next.
54 Shut down suc cess ful, CPU in real mode; dis able gate A20 line next.
57 A20 ad dress line dis able suc cess ful; ad just mem ory size de pend ing on
reloca tion/shadow next.
58 Mem ory size ad justed for re lo ca tion/shadow; clear Hit <DEL>
mes sage next.
59 Hit <DEL> mes sage cleared; <WAIT...> mes sage dis played; start DMA
and in ter rupt con trol ler test next.
60 DMA page reg is ter test passed; DMA #1 base reg is ter test next.
62 DMA #1 base reg is ter test passed; DMA #2 base reg is ter test next.
65 DMA #2 base reg is ter test passed; pro gram DMA unit 1 and 2 next.
66 DMA unit 1 and 2 pro gram ming over; init. 8259 in ter rupt con troller next.
67 8259 init. over; start key board test next.
80 Key board test started, clear ing out put buffer, check ing for stuck key;
is sue key board re set com mand next.
81 Key board re set er ror/stuck key found; is sue key board con trol ler in
terface
test com mand next.
82 Key board con trol ler in ter face test over; write com mand byte and init.
circular buffer next.
83 Com mand byte writ ten, global data init done; check for lock- key next.
84 Lock- key check over; check for mem ory size mis match with CMOS
85 Mem ory size check done; dis play soft er ror and check for pass word or
by pass setup next.
86 Pass word checked; po gram ming be fore setup next.

87 Pro gram ming be fore setup com plete; un com press SETUP code and
exe cute CMOS setup next.
88 Re turned from CMOS setup pro gram and screen is cleared; pro gram
-ming
after setup next.
89 Pro gram ming af ter setup com plete; dis play power on screen
message next.
8B First screen mes sage dis played; <WAIT...> mes sage dis played; main
and video BIOS shadow next.
8C Main and video BIOS shadow suc cess ful; setup op tions pro gram ming
after CMOS setup next.
8D Setup op tions are pro grammed; mouse check and init. next.
8E Mouse check and init. com plete; hard disk con troller re set next.
8F Hard disk con trol ler re set done; floppy setup next.
91 Floppy setup com plete; hard disk setup next.
94 Hard disk setup com plete; set base and ex tended mem ory size next.
96 Mem ory size ad justed due to mouse sup port, hard disk type- 47; any init.
be fore C800 op tional ROM con trol next.
97 Any init be fore C800 op tional ROM con trol over; op tional ROM check
and con trol next.
98 Op tional ROM con trol done; give con trol to do any re quired proc ess ing
after op tional ROM re turns con trol next.
99 Any init. re quired af ter op tional ROM test over; setup timer data area and
printer base ad dress next.
9A Re turn af ter set ting timer and printer base ad dress; set RS- 232 base
address next.
9B Re turned af ter RS- 232 base ad dress; any init. be fore co proc es sor
test next.
9C Re quired init. be fore co proc es sor test over; init. co proc es sor next.
9D Co proce sor ini tial ized; any init. af ter co proc es sor test next.
9E Init. af ter co proc es sor test com plete; check ex tended key board,
key board ID and Num Lock next.
9F Ex tended key board check done, ID flag set, Num Lock on/off; is sue
key board ID com mand next.
A0 Key board ID com mand is sued; re set key board ID flag next.
A1 Key board ID flag re set; cache mem ory test next.
A2 Cache mem ory test over; dis play any soft er rors next.
A3 Soft er ror dis play com plete; set the key board type matic rate next.
A4 Key board type matic rate set; pro gram mem ory wait states next.
A5 Mem ory wait states pro gram ming over; clear the screen and en able
parity/NMI next.
A7 NMI and par ity en abled; any init. re quired be fore giv ing con trol to
optional ROM at E000 next.
A8 Init. be fore E000 ROM con trol over; E000 ROM to get con trol next.
A9 Returned from E000 ROM con trol; any init. re quired af ter E000 op tional
ROM con trol next.
AA Init. after E000 op tional ROM con trol over; dis play sys tem

configu ra tion next.
B0 System con figu ra tion dis played; un com press SETUP code for hot- key
setup next.
B1 Un com press ing of SETUP code com plete; copy any code to spe cific
area next.
00 Copying of code to spe cific area done; give con trol to INT 19h boot
loader next.
AMI EISA BIOS
Los códigos para AMI EISA BIOS son idénticos a los de Win BIOS con las
siguientes excepciones. Todos los errores de códigos son mostrados en formato
de números hexadecimales.
Descripción de codigo:
F0 Ini tiali za tion of I/O cards in slots in prog ress.

F1 Ex tended NMI sources ena bling in prog ress.
F2 Ex tended NMI test in prog ress.
F3 Dis play any slot init. er ror mes sages
F4 Ex tended NMI sources ena bling in prog ress.
Award ISA/EISA BIOS Ver. 4.x
La siguiente lista de errores de código son usados para Award ISA/EISA BIOS
versión 4.x. Todos los errores de códigos son mostrados en formato de números
hexadecimales.
Nota
Los códigos POST EISA pueden ser enviados al Puerto 300h. Si una falla ocurre
durante el POST en el test 6 a través de FF, el sistema se mantendrá fuera
colocando la secuencia de POST encontrando el puerto. Un mensaje normal de
error puede ser mostrado en la pantalla cuando el video este disponible.
Descripción de código :

01 Proc es sor test #1; Proc es sor status veri fi ca tion; In fi nite loop if test fails
02 Test all CPU reg is ters
03 Cal cu late BIOS check sum
04 Test CMOS RAM in ter face and ver ify bat tery power status
05 Ini tial ize chips: DMA, co proc es sor, timer, page reg is ters; ini tial ize
EISA ex tended reg is ters
06 Test mem ory re fresh tog gle
07 Set up low mem ory, run OEM chipset ini tiali za tion rou tines, clear par ity,
test lower 256K mem ory and par ity
08 Setup in ter rupt vec tor ta ble
09 Test CMOS RAM check sum and load de faults if er ror de tected
0A Ini tial ize key board and set num lock
0B Ini tial ize video in ter face ac cord ing to CMOS
0C Test video mem ory and dis play screen sign- on
0D OEM spe cific — ini tial ize spe cial chipset and cache con trol ler
0F Test DMA con trol ler 0
10 Test DMA con trol ler 1
11 Test DMA page reg is ters
14 Test 8254 timer
15 Verify 8259 in ter rupt con troller chan nel 1
16 Verify 8259 in ter rupt con troller chan nel 2
17 Test stuck 8259 in ter rupt bits
18 Test 8259 func tion al ity
19 Test stuck NMI
1F Set EISA mode — check EISA con figu ra tion mem ory check sum
20 Ini tial ize and en able EISA slot 0 (sys tem board)
21- 2FIni tial ize and en able EISA slots 1 - 15
30 Size base mem ory from 256K to 640K and ver ify in teg rity
31 Test ex tended mem ory above 1 Mb
32 If EISA mode flag is set, test EISA mem ory on bus
3C Ver ify CPU can en ter and exit pro tected mode
3D De tect mouse and ini tialize
3E Ini tial ize cache con trol ler ac cord ing to CMOS
3F Enable shadow RAM ac cord ing to CMOS setup
41 Ini tial ize floppy disk drive con trol ler and drives
42 Ini tial ize hard disk drive con trol ler and drives
43 De tect and ini tial ize se rial ports
44 De tect and ini tial ize par al lel ports
45 De tect and ini tial ize co proc es sor
46 Print the setup mes sage and en able setup
47 Set speed for boot- up pro cess
4E Re boot if manu fac tur ing POST LOOP pin is set
4F Pass word check
50 Write all CMOS RAM val ues back to CMOS RAM and clear screen
51 Pre boot — en able NMI, par ity and cache
52 Ini tial ize any op tion ROMs avail able
53 Ini tial ize time value at ad dress 40 of BIOS RAM area

63 Boot at tempt: set low stack and boot by call ing INT 19
B0 Spu ri ous in ter rupt oc curred in pro tected mode
B1 Un claimed NMI: dis play ‘‘Press F1 to dis able NMI, F2 to boot’’
BF Program chipset: called by POST 7 from CT ta ble
C0 OEM spe cific — turn on/off cache
C1 OEM spe cific — test for mem ory pres ence and size onboard mem ory
C2 OEM spe cific — ini tial ize board and turn on shadow and cache
C3 OEM spe cific — turn on ex tended mem ory DRAM se lect and
initial ize RAM
C4 OEM spe cific — han dle dis play/video switch to pre vent er rors
C5 OEM spe cific — fast gate A20 han dling
C6 OEM spe cific — cache rou tine for set ting re gions
C7 OEM spe cific — shadow video/sys tem BIOS af ter mem ory test
C8 OEM spe cific — han dle spe cial speed switch ing
C9 OEM spe cific — han dle nor mal shadow RAM op era tions
FF Boot up se quence or dis play no boot de vice avail able
Phoenix BIOS 1994 en adelante
La siguiente es una lista de errores de código para chips Phoenix BIOS de 1994
en adelante. Todos los errores de códigos son mostrados en formato de números
hexadecimales.
Descripción de códigos :
02 Verify Real Mode.

04 Get CPU type. CPUID func tion call.
06 Ini tial ize sys tem hard ware.
08 Ini tial ize chipset reg is ter with ini tial POST value.
09 Set in POST flag.
0A Ini tial ize CPU reg ister.
0C Ini tial ize cache to ini tial POST val ues.
0E Ini tial ize I/O CPU reg ister.
0F Ini tial ize the lo cal bus IDE.
10 Ini tial ize Power Man age ment.
11 Load al ter nate reg is ters with Ini tial POST val ues.
12 Re store CPU con trol word dur ing warm boot.
13 Ini tial ize PCI Bus Mas ter ing de vices.
14 Ini tial ize key board con troller.
16 Ini tial ize cache be fore mem ory auto size.

18 8254 timer ini tiali za tion.
19 Check ad dress lines.
1A 8237 DMA con trol ler ini tiali za tion.
1C Re set pro gram ma ble In ter rupt con troller.
20 Test DRAM re fresh.
22 Test 8042 key board con troller.
24 Set ES seg ment reg is ter to 4 GB.
26 En able A20 line.
28 Auto size DRAM.
29 Ini tial ize POST mem ory man ager.
2A Clear 512K base RAM.
2C RAM Fail ure on ad dress line (hex code for ad dress)
2E RAM fail ure on data bits of low mem ory. (code of lo ca tion)
2F En able cache be fore sys tem BIOS shadow.
30 RAM fail ure on data bits of high byte.
32 Test CPU bus- clock fre quency.
33 Ini tial ize Phoe nix Dis patch Man ager.
34 Test CMOS RAM.
35 Ini tial ize al ter nate chipset reg is ters.
36 Warm start shut down.
37 Re ini tial ize the chipset.
38 Shadow sys tem BIOS ROM.
39 Re ini tial ize the cache.
3A Auto size cache.
3C Con fig ure ad vanced chipset reg is ters.
3D Load al ter nate reg is ters with CMOS val ues.
40 Set ini tial CPU speed.
42 Ini tial ize in ter rupt vec tors.
44 Ini tial ize BIOS in ter rupts.
46 Check ROM copy right no tice.
47 Ini tial ize man ager for PCI Op tion ROMs.
48 Check video con figu ra tion against CMOS.
49 Ini tial ize PCI bus and de vices.
4A Ini tial ize all video adapt ers in sys tem.
4B Quiet boot start (op tional).
4C Shadow video BIOS ROM.
4E Dis play copy right no tice.
50 Dis play CPU type and speed.
51 Ini tial ize EISA board.
52 Test key board.
54 Set key click if en abled.
56 En able key board.
58 Test for un ex pected in terrupts.
5A Dis play prompt “Press F2 to en ter SETUP”.
5B Dis able CPU cache.
5C Test RAM be tween 512 to 640K.
60 Test ex tended mem ory.

62 Test ex tended mem ory ad dress lines.
64 Jump to Us er Patch1.
66 Con fig ure ad vanced cache reg is ters.
67 Ini tial ize mul ti proc es sor APIC.
68 En able ex ter nal and CPU cache.
69 Setup SMM area. (Sys tem Mange ment)
6A Dis play ex ter nal cache size.
6B Load cus tom de faults. (op tional)
6C Dis play shadow mes sage.
6E Dis play non- disposable seg ments.
70 Dis play er ror mes sages.
72 Check for con figu ra tion er rors.
74 Test real- time clock.
76 Check for key board er rors.
7C Setup hard ware in ter rupt vec tors.
7E Test co proc es sor if pres ent.
80 Dis able on board I/O ports.
81 Late POST de vice ini ti alza tion.
82 De tect and in stall ex ter nal RS- 232 ports.
83 Con fig ure Non MCD IDE con trol lers.
84 De tect and in stall ex ter nal par al lel ports.
85 Ini tial ize PC com pati ble PnP ISA de vices.
86 Re ini tial ize on board I/O ports.
88 Ini tial ize BIOS Data Area.
8A Ini tial ize Ex tended BIOS Data Area.
8B Test PS/2 mouse port and mouse.
8C Ini tial ize floppy con troller.
8F De ter mine Num ber of ATA drives. (Op tional)
90 Ini tial ize hard disk con troller.
91 Ini tial ize local- bus hard disk con troller.
92 Jump to Us er Patch2.
93 Build MPTABLE for multi- processor boards.
94 Dis able A20 ad dress line.
95 In stall CD ROM for Boot.
96 Clear huge ES seg ment reg is ter.
98 Search for op tion ROMs.
99 Check for SMART drive. (Op tional)
9A Shadow op tion ROMs.
9C Set up Power Man age ment.
9D Ini tial ize se cu rity en gine.
9E En able hard ware in ter rupts.
9F De ter mine number of ATA and SCSI drives.
A0 Set time of day.
A2 Check key lock.
A4 Ini tial ize type matic rate.
A8 Ease F2 prompt.
AA Scan for F2 stroke.

AC En ter SETUP.
AE Clear in- POST flag.
B0 Check for er rors.
B2 POST done - pre pare to boot op er at ing sys tem.
B4 One beep.
B5 Ter mi nate Quiet Boot. (Op tional)
B6 Check pas word (op tion).
B8 Clear global de scrip tor ta ble.
B9 Pre pare Boot.
BA Ini tial ize DMI pa rame ters.
BB Ini tial ize PnP op tion ROMs.
BC Clear par ity check ers.
BD Dis play mul ti boot menu.
BE Clear screen (op tion).
BF Clear vi rus and backup re main ders.
C0 Try to boot with INT 19.
C1 Ini tial ize POST Er ror Man ager (PEM).
C2 Ini tial ize er ror log ging.
C3 Ini tial ize er ror dis play func tion.
C4 Ini tial ize sys tem er ror han dler.
C5 PnP dual CMOS. (Op tional)
C6 Ini tial ize note book dock ing. (Op tional)
C7 Ini tial ize note book dock ing late.
C8 Force check. (Op tional)
C9 Ex tended Check sum. (Op tional)
D0 In ter rupt han dler er ror.
D2 Un known in ter rupt er ror.
D4 Pend ing in ter rupt er ror.
D6 Ini tial ize op tion ROM er ror.
D8 Shut down er ror.
DA Ex tended BLOCK Move.
DC Shut down 10 er ror.
Nota: los siguientes códigos son para bloque de boot en Flash ROM
E0 In ti al ize Chipset.
E1 Ini tial ize the Bridge.
E2 Ini tial ize the CPU.
E3 Ini tial ize sys tem timer.
E4 Ini tial ize sys tem I/O.
E5 Check Force re cov ery boot.
E6 Check sum BIOS ROM.
E7 Go to BIOS.
E8 Set Huge seg ment.
E9 Ini tial ize Multi Proc essor.
EA Ini tial ize OEM spe cial mode.
EB PIC and DMA Init.

EC Ini tial ize mem ory type.
ED Ini tial ize mem ory size.
EE Shadow Boot block.
EF Sys tem mem ory test.
F0 In ter rupt vec tors.
F1 RTC Ini tiali za tion.
F2 Ini tial ize video.
F3 Ini tial ize Sys tem Man age ment Mode.
F4 Beep one beep be fore boot.
F5 Boot to mini DOS.
F6 Clear Huge Seg ment.
F7 Boot to full DOS.

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NONE/NONE Neither posting nor bursting

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