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Le Bloc PIE :
Latence minimale:
Source d’interruption :
La séquence d'opérations d'interruption :
lorsque DSP est en mode temps réel et que la CPU est en cours
d'exécution, le processus de traitement des interruptions standard
est appliqué.
DSP en mode temps réel et arrêté Bit dans IER est 1 et DBGIER est 1
15 1 0
PIEVECT ENPIE
15 12 11 0
Réservé PIEACKx
PIEACKx :
Registre PIEIFRx :
15 8
Réservé
7 6 5 4 3 2 1 0
INTx.8 INTx.7 INTx.6 INTx.5 INTx.4 INTx.3 INTx.2 INTx.1
7 6 5 4 3 2 1 0
INT8 INT7 INT6 INT5 INT4 INT3 INT2 INT1
Registre d'activation d'interruption (IER) et registre
d'activation d'interruption de débogage (DBGIER) :
15 14 13 12 11 10 9 8
RTOSINT DLOGINT INT14 INT13 INT12 INT11 INT10 INT9
7 6 5 4 3 2 1 0
INT8 INT7 INT6 INT5 INT4 INT3 INT2 INT1
Le registre d'activation d'interruption de débogage (DBGIER) est utilisé
uniquement lorsque la CPU est arrêtée en mode d'émulation en temps
réel. Une interruption activée dans le DBGIER est définie comme une
interruption critique du temps. Comme avec l'IER, vous pouvez lire le
DBGIER pour identifier les interruptions activées ou désactivées et écrire
dans le DBGIER pour activer ou désactiver les interruptions. Pour activer
une interruption, définissez son bit correspondant sur 1. Pour désactiver
une interruption, définissez son bit correspondant sur 0.
15 8
réservé
7 3 2 1 0
réservé polarité réservé Enable
15-8 :Les lectures réservées renvoient zéro; les écritures n'ont aucun
effet.
15 8
réservé
7 3 2 1 0
réservé polarité réservé Enable
15−3 : Les lectures réservées renvoient zéro; les écritures n'ont aucun
effet.
2 : Polarité Ce bit de lecture / écriture détermine si des interruptions sont
générées sur le front montant ou sur le front descendant du signal sur la
broche.
0 Interruption générée sur un front descendant (transition de haut
en bas)
1 interruption générée lors d’une transition de bas en haut)